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Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り
、信号によって輝度が変化する電流駆動型表示素子で形成された画素や、その画素を駆動
させる信号線駆動回路や走査線駆動回路を含む表示装置に関する。また、その駆動方法に
関する。また、その表示装置を表示部に有する電子機器に関する。
近年、画素をエレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅ
ｎｃｅ）などの発光素子を用いた自発光型の表示装置、いわゆる発光装置が注目を浴びて
いる。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオー
ド（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））、ＥＬ
素子が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。こ
れらの発光素子は自ら発光するため、液晶ディスプレイに比べて画素の視認性が高く、バ
ックライトが不要である。また、応答速度が速い等の利点がある。なお、発光素子の輝度
は、そこを流れる電流値によって制御されるものが多い。
また、発光素子の発光を制御するトランジスタが画素ごとに設けられたアクティブマト
リクス型表示装置の開発が進められている。アクティブマトリクス型表示装置は、パッシ
ブマトリクス型表示装置では困難な高精細、大画面の表示を可能とするだけでなく、パッ
シブマトリクス型表示装置を上回る低い消費電力で動作するため実用化が期待されている
。
従来のアクティブマトリクス型表示装置の画素の構成を図４５に示す（特許文献１）。
図４５に示した画素は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
：ＴＦＴ）１１、ＴＦＴ１２、容量素子１３、発光素子１４を有し、信号線１５及び走査
線１６に接続されている。なお、ＴＦＴ１２のソースもしくはドレイン電極のいずれか一
方及び容量素子１３の一方の電極には電源電位Ｖｄｄが供給され、発光素子１４の対向電
極にはグランド電位が供給されている。
このとき、発光素子に供給する電流値を制御するＴＦＴ１２、即ち駆動用ＴＦＴの半導
体層にアモルファスシリコンを用いた場合、劣化等によりしきい値電圧（Ｖｔｈ）に変動
が生じる。この場合、異なる画素に信号線１５から同じ電位を印加したにもかかわらず、
発光素子１４に流れる電流は画素ごとに異なり、表示される輝度が画素によって不均一と
なる。なお、駆動用ＴＦＴの半導体層にポリシリコンを用いた場合においても、トランジ
スタの特性が劣化したり、ばらついたりする。
この問題を改善すべく、特許文献２において図４６の画素を用いた動作方法が提案され
ている。図４６に示した画素は、トランジスタ２１、発光素子２４に供給する電流値を制
御する駆動用トランジスタ２２、容量素子２３、発光素子２４を有し、画素は信号線２５
、走査線２６に接続されている。なお、駆動用トランジスタ２２はＮＭＯＳトランジスタ
であり、駆動用トランジスタ２２のソース電極もしくはドレイン電極のいずれか一方には
グランド電位が供給され、発光素子２４の対向電極にはＶｃａが供給される。
この画素の動作におけるタイミングチャートを図４７に示す。図４７において、１フレ
ーム期間は、初期化期間３１、しきい値（Ｖｔｈ）書き込み期間３２、データ書き込み期
間３３及び発光期間３４に分割される。なお、１フレーム期間とは１画面分の画像を表示
する期間に相当し、初期化期間、しきい値（Ｖｔｈ）書き込み期間及びデータ書き込み期
間をまとめてアドレス期間と呼ぶ。
まず、しきい値書き込み期間３２において、駆動用トランジスタ２２のしきい値電圧が
容量素子に書き込まれる。その後、データ書き込み期間３３において、画素の輝度を示す
データ電圧（Ｖｄａｔａ）が容量素子に書き込まれ、Ｖｄａｔａ＋Ｖｔｈが容量素子に蓄
積される。そして、発光期間において駆動用トランジスタ２２はオンとなり、Ｖｃａを変
化させることでデータ電圧によって指定された輝度で発光素子２４が点灯する。このよう
な動作により、駆動用トランジスタのしきい値の変動による輝度のばらつきを低減してい
る。
特許文献３においても、駆動用ＴＦＴのしきい値電圧にデータ電位を加えた電圧がゲー
ト・ソース間電圧となり、ＴＦＴのしきい値電圧が変動した場合であっても発光素子に流
れる電流は変化しないことが開示されている。
特開平８−２３４６８３号公報 特開２００４−２９５１３１号公報 特開２００４−２８００５９号公報
特許文献２及び３に記載されている動作方法はいずれの場合においても、Ｖｃａの電位
を１フレーム期間当たりに数度と変化させることで上述した初期化、しきい値電圧の書き
込み、発光を行っていた。これらの画素において、Ｖｃａが供給されている発光素子の一
方の電極、即ち対向電極は画素領域全体に形成されているため、初期化及びしきい値電圧
の書き込み以外にデータの書き込み動作を行っている画素がたとえ一つでもあると発光素
子を発光させることができない。よって、図４８に示すように、１フレーム期間における
発光期間の割合（即ち、デューティー比）が小さくなってしまう。
デューティー比が低いと発光素子や駆動用トランジスタに流す電流値を大きくする必要
があるため、発光素子にかかる電圧が大きくなり消費電力が大きくなる。また、発光素子
や駆動用トランジスタが劣化しやすくなるため、劣化前と同等の輝度を得るにはさらに大
きな電力を要することになる。
また、対向電極は全画素接続されているため、発光素子は容量の大きい素子として機能
する。よって、対向電極の電位を変えるためには、高い消費電力が必要となる。
上記問題を鑑み、本発明は、消費電力が低く、デューティー比の高い表示装置を提供す
ることを課題とする。また、データ電位によって指定された輝度からのずれが少ない画素
構成、半導体装置、及び表示装置を得ることを課題とする。
なお、発光素子を有する表示装置のみが対象となるわけではなく、本発明はトランジス
タのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することを課題とする。
よって、駆動用トランジスタにより制御された電流を供給する先は、発光素子に限定され
ない。
本発明の一は、トランジスタと、第１のスイッチと、第２のスイッチと、第１の配線と
、第２の配線とを含む画素を有し、前記トランジスタのソース電極及びドレイン電極の一
方は画素電極及び前記第２のスイッチに電気的に接続され、前記トランジスタのソース電
極及びドレイン電極の他方は前記第１の配線に電気的に接続され、前記トランジスタのゲ
ート電極は前記第１のスイッチを介して前記第２の配線に電気的に接続され、前記トラン
ジスタのゲート電極には、前記画素の階調に従った信号が入力されることを特徴とする半
導体装置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、
第３のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素
電極と電気的に接続され、かつ当該ソース電極及びドレイン電極の一方は前記第３のスイ
ッチを介して第３の配線と電気的に接続され、前記トランジスタのソース電極及びドレイ
ン電極の他方は第１の配線と電気的に接続され、前記トランジスタのゲート電極は、前記
第２のスイッチを介して第２の配線と電気的に接続され、かつ当該ゲート電極は前記第１
のスイッチを介して第４の配線と電気的に接続され、前記トランジスタのソース電極及び
ドレイン電極の一方は前記保持容量を介して前記トランジスタのゲート電極と電気的に接
続されていることを特徴とする半導体装置である。
前記第３の配線は前行もしくは次行の第１乃至第３のスイッチを制御する配線のいずれ
かであってもよい。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、
第３のスイッチ、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイン
電極の一方は画素電極と電気的に接続され、かつ当該ソース電極及びドレイン電極の一方
は前記第３のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのソー
ス電極及びドレイン電極の他方は第１の配線と電気的に接続され、前記トランジスタのゲ
ート電極は、前記第４のスイッチ及び前記第２のスイッチを介して第２の配線と電気的に
接続され、かつ当該ゲート電極は前記第４のスイッチ及び第１のスイッチを介して第４の
配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記
保持容量及び前記第４のスイッチを介して前記トランジスタのゲート電極と電気的に接続
されていることを特徴とする半導体装置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、
第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイ
ン電極の一方は画素電極と電気的に接続され、かつ当該ソース電極及びドレイン電極の一
方は前記第３のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのソ
ース電極及びドレイン電極の他方は第１の配線と電気的に接続され、前記トランジスタの
ゲート電極は、前記第２のスイッチを介して第２の配線と電気的に接続され、かつ当該ゲ
ート電極は前記第４のスイッチ及び第１のスイッチを介して第４の配線と電気的に接続さ
れ、前記トランジスタのソース電極及びドレイン電極の一方は前記保持容量及び前記第４
のスイッチを介して前記トランジスタのゲート電極と電気的に接続されていることを特徴
とする半導体装置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、
第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイ
ン電極の一方は画素電極と電気的に接続され、かつ当該ソース電極及びドレイン電極の一
方は前記第３のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのソ
ース電極及びドレイン電極の他方は前記第４のスイッチを介して第１の配線と電気的に接
続され、前記トランジスタのゲート電極は、前記第２のスイッチを介して第２の配線と電
気的に接続され、かつ当該ゲート電極は前記第１のスイッチを介して第４の配線と電気的
に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記保持容量を介
して前記トランジスタのゲート電極と電気的に接続されていることを特徴とする半導体装
置である。
本発明の一は、トランジスタと、保持容量と、第１のスイッチと、第２のスイッチと、
第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイ
ン電極の一方は前記第４のスイッチを介して画素電極と電気的に接続され、かつ当該ソー
ス電極及びドレイン電極の一方は前記第４のスイッチ及び前記第３のスイッチを介して第
３の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は
前記第１の配線と電気的に接続され、前記トランジスタのゲート電極は、前記第２のスイ
ッチを介して第２の配線と電気的に接続され、かつ当該ゲート電極は前記第１のスイッチ
を介して第４の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電
極の一方は前記第４のスイッチ及び前記保持容量を介して前記トランジスタのゲート電極
と電気的に接続されていることを特徴とする半導体装置である。
前記第３の配線は、前記第３のスイッチを制御する配線と同一であってもよい。
前記第３の配線は前行もしくは次行の第１乃至第４のスイッチを制御する配線のいずれ
かであってもよい。
前記トランジスタは、Ｎチャネル型トランジスタであってもよい。また、前記トランジ
スタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記ト
ランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよ
い。
上記発明において、前記第２の配線に供給される電位は前記第３の配線に供給される電
位よりも高い電位であり、その差分は前記トランジスタのしきい値電圧分より大きいこと
を特徴としてもよい。
また、前記トランジスタは、Ｐチャネル型トランジスタであってもよい。その場合、上
記発明において、前記第２の配線に供給される電位は前記第３の配線に供給される電位よ
りも低い電位であり、その差分は前記トランジスタのしきい値電圧の絶対値分より大きい
ことを特徴としてもよい。
本発明の一は、ソース電極及びドレイン電極の一方が第１の配線に電気的に接続され、
ソース電極及びドレイン電極の他方が第３の配線に電気的に接続され、ゲート電極が第２
の配線及び第４の配線に電気的に接続されるトランジスタと、前記トランジスタのゲート
ソース間電圧を保持する保持容量と、前記第２の配線に供給される第１の電位及び前記第
３の配線に供給される第２の電位を前記保持容量に印加することにより、前記保持容量に
第１の電圧を保持させる手段と、前記保持容量の電圧を第２の電圧まで放電させる手段と
、前記第１の電位に第３の電圧を加算した電位を前記第４の配線より前記保持容量に印加
し、前記第２の電圧と第４の電圧とを加算した第５の電圧を前記保持容量に保持させる手
段と、前記第５の電圧に応じた前記トランジスタに設定された電流を負荷に供給する手段
とを有することを特徴とする半導体装置である。
本発明の一は、ソース電極及びドレイン電極の一方が第１の配線に電気的に接続され、
ソース電極及びドレイン電極の他方が第３の配線に電気的に接続され、ゲート電極が第２
の配線及び第４の配線に電気的に接続されるトランジスタと、前記トランジスタのゲート
ソース間電圧を保持する保持容量と、前記第２の配線に供給される第１の電位及び前記第
３の配線に供給される第２の電位を前記保持容量に印加することにより、前記保持容量に
第１の電圧を保持させる手段と、前記保持容量の電圧を前記トランジスタのしきい値電圧
まで放電させる手段と、前記第１の電位に第２の電圧を加算した電位を前記第４の配線よ
り前記保持容量に印加し、前記トランジスタのしきい値電圧と第３の電圧とを加算した第
４の電圧を前記保持容量に保持させる手段と、前記第４の電圧に応じた前記トランジスタ
に設定された電流を負荷に供給する手段とを有することを特徴とする半導体装置である。
前記トランジスタは、Ｎチャネル型トランジスタであってもよい。また、前記トランジ
スタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記ト
ランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよ
い。
上記発明において、前記第１の電位は前記第２の電位よりも高い電位であり、その差分
は前記トランジスタのしきい値電圧分より大きいことを特徴としてもよい。
また、前記トランジスタは、Ｐチャネル型トランジスタであってもよい。この場合、前
記第１の電位は前記第２の電位よりも低い電位であり、その差分は前記トランジスタのし
きい値電圧の絶対値分より大きいことを特徴としてもよい。
また、本発明の一は、上記に記載した半導体装置を有する表示装置である。また、前記
表示装置を表示部に有する電子機器である。
なお、明細書に示すスイッチは、電流の流れを制御できるものなら、電気的スイッチで
も機械的なスイッチでも特に限定されない。トランジスタでもよいし、ダイオードでもよ
いし、それらを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用いる場
合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導
電型）は特に限定されない。ただし、オフ電流が少ない方の極性のトランジスタを用いる
ことが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの
やマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジ
スタのソース電極の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動
作する場合はＮチャネル型を、反対に、ソース電極の電位が、高電位側電源（Ｖｄｄなど
）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲート
ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい
。
なお、本発明において接続されているとは、電気的に接続されていることと同義である
。したがって、間に別の素子やスイッチなどが配置されていてもよい。
なお、負荷は、何でもよい。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機
物及び無機物を含むＥＬ素子）、電子放出素子などの発光素子の他、液晶素子、電子イン
クなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる
。なお、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（
ＦＥＤ）、ＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉ
ｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）などが挙げられる。また電子
インクを用いた表示装置としては電子ペーパーがある。
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体
基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トラ
ンジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトラン
ジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置され
ている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基
板などに配置することが出来る。
なお、上述したように、本発明におけるトランジスタは、どのようなタイプのトランジ
スタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全てが
ガラス基板上に形成されていてもよいし、プラスチック基板や単結晶基板に形成されてい
てもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されてい
てもよい。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別
の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくて
もよい。例えば、回路の一部は、ガラス基板上にＴＦＴを用いて形成し、回路の別の一部
は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で
接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続して
もよい。
本明細書においては、一画素とは色要素を示すものとする。よって、Ｒ（赤）Ｇ（緑）
Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲの色要素やＧの
色要素やＢの色要素のいずれか一をいうものとする。
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み
合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素（例えば
ＲＧＢ）でフルカラー表示を行う場合に、１つの画像の最小要素を表す三つの色要素の画
素がいわゆるデルタ配置されている場合も含むものとする。また、色要素毎にその画素の
大きさが異なっていてもよい。
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど
）を含む回路を有する装置をいう。また、表示装置とは、基板上に負荷を含む複数の画素
やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけではなく、そ
れにフレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付
けられたものも含む。
本発明により、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを
抑制することができる。そのため、発光素子をはじめとする負荷に所望の電流を供給する
ことができる。特に、負荷として発光素子を用いる場合、輝度のばらつきが少なくデュー
ティー比が高い表示装置を提供することができる。
実施の形態１に示す画素構成を説明する図。 図１で示した画素の動作を説明するタイミングチャート。 図１で示した画素の動作を説明する図。 チャネル長変調による電圧−電流特性のモデル図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す画素構成を説明する図。 実施の形態１に示す表示装置を説明する図。 実施の形態１に示す表示装置の書き込み動作を説明する図。 実施の形態２に示す画素構成を説明する図。 実施の形態４に示す画素構成を説明する図。 実施の形態４に示す画素構成を説明する図。 実施の形態４に示す画素構成を説明する図。 実施の形態４に示す画素構成を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す発光素子を説明する図。 実施の形態８に示す光の取り出し方向を説明する図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す画素の部分断面図。 実施の形態５に示す画素構成を説明する図。 実施の形態５に示す画素構成を説明する図。 実施の形態６に示す画素構成を説明する図。 図３１で示した画素の動作を説明するタイミングチャート。 本発明を適用可能な電子機器を説明する図。 携帯電話機の構成例を示す図。 ＥＬモジュールの例を示す図。 ＥＬテレビ受像器の主要な構成を示すブロック図。 実施の形態６に示す画素構成を説明する図。 実施の形態６に示す画素構成を説明する図。 実施の形態７に示す画素構成を説明する図。 図３９で示した画素の動作を説明するタイミングチャート。 図３９で示した画素の動作を説明する図。 実施の形態２に示す画素構成を説明する図。 図１１に示す画素の上面図。 図１１に示す画素の上面図。 従来技術の画素構成を説明する図。 従来技術の画素構成を説明する図。 従来技術に示した画素を動作させるタイミングチャート。 従来技術を用いた際の１フレーム期間における発光期間の割合を説明する図。 デジタル階調方式と時間階調方式とを組み合わせた駆動方式を説明する図。
以下、本発明の一態様について説明する。但し、本発明は多くの異なる態様で実施する
ことが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を
様々に変更し得ることは当業者であれば容易に理解される。従って、本形態の記載内容に
限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じも
のを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本発明の画素の基本構成について、図１を用いて説明する。図１に示す画素は、トラン
ジスタ１１０、第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、
第４のスイッチ１１４、容量素子１１５、発光素子１１６を有する。なお、画素は、信号
線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第４の走査
線１２１、第１の電位供給線１２２、第２の電位供給線１２３及び電源線１２４に接続さ
れている。本実施の形態において、トランジスタ１１０はＮチャネル型トランジスタとし
、そのゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき、導通
状態になるものとする。また、発光素子１１６の画素電極は陽極、対向電極１２５は陰極
とする。なお、トランジスタのゲート・ソース間電圧はＶｇｓ、ドレイン・ソース間電圧
はＶｄｓ、しきい値電圧はＶｔｈ、容量素子に蓄積された電圧はＶｃｓと記し、電源線１
２４、第１の電位供給線１２２、第２の電位供給線１２３及び信号線１１７を、それぞれ
第１の配線、第２の配線、第３の配線、第４の配線とも呼ぶ。
トランジスタ１１０の第１の電極（ソース電極及びドレイン電極の一方）は、発光素子
１１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は電源
線１２４に接続され、ゲート電極は第４のスイッチ１１４及び第２のスイッチ１１２を介
して第１の電位供給線１２２と接続されている。なお、第４のスイッチ１１４は、トラン
ジスタ１１０のゲート電極と第２のスイッチ１１２の間に接続されている。また、第４の
スイッチ１１４と第２のスイッチ１１２との接続箇所をノード１３０とすると、ノード１
３０は第１のスイッチ１１１を介して信号線１１７と接続されている。また、トランジス
タ１１０の第１の電極は第３のスイッチ１１３を介して第２の電位供給線１２３とも接続
されている。
さらに、ノード１３０とトランジスタ１１０の第１の電極との間に容量素子１１５が接
続されている。つまり、容量素子１１５の第１の電極が第４のスイッチ１１４を介しトラ
ンジスタ１１０のゲート電極に、第２の電極がトランジスタ１１０の第１の電極に接続さ
れている。容量素子１１５は、配線、半導体層や電極によって絶縁膜を挟むことで形成し
ても良いし、場合によってはトランジスタ１１０のゲート容量を用いて省略することもで
きる。これらの電圧を保持する手段を保持容量と言う。なお、ノード１３０と、第１のス
イッチ１１１と容量素子１１５の第１の電極とが接続されている配線との接続箇所をノー
ド１３１とし、トランジスタ１１０の第１の電極と、容量素子１１５の第２の電極と発光
素子１１６の画素電極とが接続されている配線との接続箇所をノード１３２とする。
なお、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第４の走査線
１２１に信号を入力することにより、それぞれ第１のスイッチ１１１、第２のスイッチ１
１２、第３のスイッチ１１３、第４のスイッチ１１４のオンオフが制御される。
信号線１１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに
応じた電位が入力される。
次に、図１で示した画素の動作について図２のタイミングチャート及び図３を用いて説
明する。なお、図２において１画面分の画像を表示する期間に相当する１フレーム期間は
、初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割される。
また、初期化期間、しきい値書き込み期間、データ書き込み期間をまとめてアドレス期間
と呼ぶ。１フレーム期間は特に限定はないが、画像をみる人がちらつき（フリッカ）を感
じないように少なくとも１／６０秒以下とすることが好ましい。
なお、発光素子１１６の対向電極１２５及び第１の電位供給線１２２にはＶ１の電位が
、第２の電位供給線１２３にはＶ１−Ｖｔｈ−α（α：任意の正の数）の電位が入力され
る。また、電源線１２４には、Ｖ２の電位が入力される。
ここでは動作を説明するために、発光素子１１６の対向電極１２５の電位は、第１の電
位供給線１２２の電位と同じであるとしたが、発光素子１１６が発光するために少なくと
も必要とする電位差をＶＥＬとすると、対向電極１２５の電位はＶ１−Ｖｔｈ−α―ＶＥ
Ｌの電位より高い値であれば良い。また、電源線１２４の電位Ｖ２は、対向電極１２５の
電位に発光素子１１６が発光するために少なくとも必要とする電位差（ＶＥＬ）を加算し
た値より大きい値であれば良いが、説明上ここでは対向電極１２５の電位をＶ１としたた
め、Ｖ２はＶ１＋ＶＥＬより大きい値であれば良い。
まず、図２（Ａ）及び図３（Ａ）に示すように初期化期間では、第１のスイッチ１１１
をオフとし、第２のスイッチ１１２、第３のスイッチ１１３及び第４のスイッチ１１４を
オンとする。このとき、トランジスタ１１０の第１の電極はソース電極となり、その電位
は第２の電位供給線１２３と等しくなるためＶ１−Ｖｔｈ−αとなる。一方、ゲート電極
の電位はＶ１となる。よって、トランジスタ１１０のゲート・ソース間電圧ＶｇｓはＶｔ
ｈ＋αとなり、トランジスタ１１０は導通状態となる。そして、トランジスタ１１０のゲ
ート電極と第１の電極との間に設けられた容量素子１１５にＶｔｈ＋αが保持される。な
お、第４のスイッチ１１４はオンとした場合について説明したが、オフとしても良い。
次に、図２（Ｂ）及び図３（Ｂ）に示すしきい値書き込み期間では、第３のスイッチ１
１３をオフとする。そのため、トランジスタ１１０の第１の電極即ちソース電極の電位は
次第に上昇しＶ１−Ｖｔｈとなったところ、つまりトランジスタ１１０のゲート・ソース
間電圧Ｖｇｓがしきい値電圧（Ｖｔｈ）となったところで、トランジスタ１１０は非導通
状態となる。よって、容量素子１１５に保持される電圧はＶｔｈとなる。
その後の図２（Ｃ）及び図３（Ｃ）に示すデータ書き込み期間においては、第２のスイ
ッチ１１２及び第４のスイッチ１１４をオフとした後、第１のスイッチ１１１をオンとし
、信号線１１７より輝度データに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。なお、第
４のスイッチ１１４をオフにすることにより、トランジスタ１１０を非導通状態に保つこ
とができる。そのため、データ書き込み時の電源線１２４から供給される電流による、容
量素子１１５の第２の電極の電位の変動を抑制することができる。よって、このとき容量
素子１１５に保持される電圧Ｖｃｓは、容量素子１１５及び発光素子１１６の静電容量を
それぞれＣ１、Ｃ２とすると式（１）のように表すことができる。
Figure 0006280604
ただし、発光素子１１６は容量素子１１５に比べ膜厚が薄いうえ電極面積が大きいため
、Ｃ２＞＞Ｃ１となる。よって、Ｃ２／（Ｃ１＋Ｃ２）≒１より容量素子１１５に保持さ
れる電圧Ｖｃｓは式（２）となる。なお、次の発光期間において発光素子１１６を非発光
としたい場合には、Ｖｄａｔａ≦０の電位を入力する。
Figure 0006280604
次に、図２（Ｄ）及び図３（Ｄ）に示す発光期間では、第１のスイッチ１１１をオフと
し、第４のスイッチ１１４をオンとする。このとき、トランジスタ１１０のゲート・ソー
ス間電圧はＶｇｓ＝Ｖｔｈ＋Ｖｄａｔａとなり、トランジスタ１１０が導通状態になる。
よって、輝度データに応じた電流がトランジスタ１１０及び発光素子１１６に流れ、発光
素子１１６が発光する。
なお、発光素子に流れる電流Ｉは、トランジスタ１１０を飽和領域で動作させた場合、
式（３）で表される。
Figure 0006280604
また、トランジスタ１１０を線形領域で動作させた場合、発光素子に流れる電流Ｉは式
（４）で表される。
Figure 0006280604
ここで、Ｗはトランジスタ１１０のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘ
は蓄積容量を指す。
式（３）及び式（４）より、トランジスタ１１０の動作領域が飽和領域、線形領域のい
ずれの場合においても、発光素子１１６に流れる電流は、トランジスタ１１０のしきい値
電圧（Ｖｔｈ）に依存しない。よって、トランジスタ１１０のしきい値電圧のばらつきに
起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子１１６に供
給することができる。
以上のことから、トランジスタ１１０のしきい値電圧のばらつきに起因した輝度のばら
つきを抑制することができる。また、対向電極の電位を一定として動作させるため消費電
力を低くすることが可能である。
さらに、トランジスタ１１０を飽和領域で動作させた場合においては、発光素子１１６
の劣化による輝度のばらつきも抑制できる。発光素子１１６が劣化すると、発光素子１１
６のＶＥＬは増大し、トランジスタ１１０の第１の電極、即ちソース電極の電位は上昇す
る。このとき、トランジスタ１１０のソース電極は容量素子１１５の第２の電極に、トラ
ンジスタ１１０のゲート電極は容量素子１１５の第１の電極に接続されており、なおかつ
ゲート電極側は浮遊状態となっている。そのため、ソース電位の上昇に伴い、同じ電位だ
けトランジスタ１１０のゲート電位も上昇する。よって、トランジスタ１１０のＶｇｓは
変化しないため、たとえ発光素子が劣化してもトランジスタ１１０及び発光素子１１６に
流れる電流に影響しない。なお、式（３）においても発光素子に流れる電流Ｉはソース電
位やドレイン電位に依存しないことがわかる。
よって、トランジスタ１１０を飽和領域で動作させた場合においては、トランジスタ１
１０のしきい値電圧のばらつき及び発光素子１１６の劣化に起因したトランジスタ１１０
に流れる電流のばらつきを抑制することができる。
なお、トランジスタ１１０を飽和領域で動作させた場合、チャネル長Ｌが短いほど、降
伏現象によりドレイン電圧を著しく増大させると電流が大量に流れやすい。
また、ドレイン電圧をピンチオフ電圧より増大させるとピンチオフ点がソース側に移動
し、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が
増大する。この現象をチャネル長変調と呼ぶ。なお、ピンチオフ点とはチャネルが消滅し
ていきゲート下においてチャネルの厚さが０となる境界箇所であり、ピンチオフ電圧とは
ピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル長Ｌが短いほど
起こり易い。例えば、チャネル長変調による電圧−電流特性のモデル図を図４に示す。な
お、図４において、トランジスタのチャネル長Ｌは（ａ）＞（ｂ）＞（ｃ）である。
以上のことから、トランジスタ１１０を飽和領域で動作させる場合、ドレイン・ソース
間電圧Ｖｄｓに対する電流Ｉはより一定に近い方が好ましい。よって、トランジスタ１１
０のチャネル長Ｌは長い方がより好ましい。たとえば、トランジスタのチャネル長Ｌはチ
ャネル幅Ｗより大きい方が好ましい。また、チャネル長Ｌは１０μｍ以上５０μｍ以下、
より望ましくは１５μｍ以上４０μｍ以下が好ましい。しかし、チャネル長Ｌ及びチャネ
ル幅Ｗはこれに限定されない。
また、初期化期間において発光素子１１６に逆方向のバイアス電圧を印加しているため
、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる。
よって、発光素子の寿命を延ばすことができる。
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制する
ことができるため、そのトランジスタによって制御された電流の供給先は特に限定されな
い。そのため、図１に示した発光素子１１６は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子
又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなどを適
用することができる。
また、トランジスタ１１０は発光素子１１６に供給する電流値を制御する機能を有して
いれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用い
た薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶
半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトラン
ジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半
導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用するこ
とができる。
第１のスイッチ１１１は画素の階調に従った信号を容量素子に入力するタイミングを選
択し、トランジスタ１１０のゲート電極に供給する信号を制御するものであり、第２のス
イッチ１１２はトランジスタ１１０のゲート電極に所定の電位を与えるタイミングを選択
し、トランジスタ１１０のゲート電極に所定の電位を供給するか否かを制御するものであ
り、第３のスイッチ１１３は容量素子１１５に書き込まれた電位を初期化するための所定
の電位を与えるタイミングを選択したり、トランジスタ１１０の第１の電極の電位を低く
するものである。なお、第４のスイッチ１１４はトランジスタ１１０のゲート電極と容量
素子１１５とを接続するか否かを制御するものである。そのため、第１のスイッチ１１１
、第２のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４は、上記機能を
有していれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それ
らを組み合わせた論理回路でもよい。なお、第１乃至第３のスイッチは、上記のタイミン
グで信号もしくは電位を画素に与えることができれば特に必要はない。また、第４のスイ
ッチを設けなくてもよい場合については実施の形態２に示す。
次に、図５に第１のスイッチ１１１、第２のスイッチ１１２、第３のスイッチ１１３、
第４のスイッチ１１４にＮチャネル型のトランジスタを適用した場合について示す。なお
、図１の構成と共通するところは共通の符号を用いてその説明を省略する。
第１のスイッチングトランジスタ５１１が第１のスイッチ１１１に相当し、第２のスイ
ッチングトランジスタ５１２が第２のスイッチ１１２に相当し、第３のスイッチングトラ
ンジスタ５１３が第３のスイッチ１１３に相当し、第４のスイッチングトランジスタ５１
４が第４のスイッチ１１４に相当する。なお、トランジスタ１１０のチャネル長は、第１
のスイッチングトランジスタ５１１、第２のスイッチングトランジスタ５１２、第３のス
イッチングトランジスタ５１３及び第４のスイッチングトランジスタ５１４のいずれのト
ランジスタのチャネル長より長い方が好ましい。
第１のスイッチングトランジスタ５１１はゲート電極が第１の走査線１１８に接続され
、第１の電極が信号線１１７に接続され、第２の電極がノード１３１に接続されている。
また、第２のスイッチングトランジスタ５１２はゲート電極が第２の走査線１１９に接
続され、第１の電極が第１の電位供給線１２２に接続され、第２の電極がノード１３０に
接続されている。
第３のスイッチングトランジスタ５１３はゲート電極が第３の走査線１２０に接続され
、第１の電極がノード１３２に接続され、第２の電極が第２の電位供給線１２３に接続さ
れている。
また、第４のスイッチングトランジスタ５１４はゲート電極が第４の走査線１２１に接
続され、第１の電極がトランジスタ１１０のゲート電極に接続され、第２の電極がノード
１３０に接続されている。
各々のスイッチングトランジスタは、それぞれの走査線に入力される信号がＨレベルの
ときにオンとなり、入力される信号がＬレベルのときにオフとなる。
図５の画素構成においても、図１と同様の動作方法によりトランジスタ１１０のしきい
値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度デ
ータに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制する
ことが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合においては、
発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。
また、Ｎチャネル型のトランジスタのみで画素を構成することができるため、製造工程
の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルフ
ァス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などの非晶質半
導体を用いることができる。例えば、アモルファス半導体としてアモルファスシリコン（
ａ−Ｓｉ：Ｈ）が挙げられる。これら非晶質半導体を用いることにより、さらに製造工程
の簡略化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることがで
きる。
なお、第１のスイッチングトランジスタ５１１、第２のスイッチングトランジスタ５１
２、第３のスイッチングトランジスタ５１３及び第４のスイッチングトランジスタ５１４
は、単なるスイッチとして動作させるため、トランジスタの極性（導電型）は特に限定さ
れない。ただし、オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少
ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしている
ものなどがある。また、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイ
ッチにしてもよい。
また、図１に示した第４のスイッチ１１４は、ノード１３０とノード１３１の間に接続
しても良い。このような構成を図６に示す。なお、図１における第４のスイッチ１１４は
、第４のスイッチ６１４に相当し、図１の構成と共通するところは共通の符号を用いてそ
の説明を省略する。
図６の画素構成においても、図１と同様の動作方法によりトランジスタ１１０のしきい
値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度デ
ータに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制する
ことが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合においては、
発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。
また、図１に示した第４のスイッチ１１４は、ノード１３２からトランジスタ１１０の
第２の電極と電源線１２４との接続箇所までの経路に設けても良い。
このような構成の一つを図７に示す。図７の構成において、図１における第４のスイッ
チ１１４は第４のスイッチ７１４に相当し、トランジスタ１１０の第２の電極と電源線１
２４との間に接続されている。なお、図１の構成と共通するところは共通の符号を用いて
その説明を省略する。
第４のスイッチ７１４により、データ書き込み時においてトランジスタ１１０が導通状
態となった場合においても、第４のスイッチ７１４をオフにすることによりトランジスタ
１１０への電流を遮断することができる。よって、データ書き込み期間における容量素子
１１５の第２の電極の電位の変動を抑制することができる。
したがって、図７の画素構成においても、図１と同様の動作方法によりトランジスタ１
１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よ
って、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつ
きを抑制することが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合
においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。
また、初期化期間において、第４のスイッチ７１４をオフさせた場合には消費電力の低減
が可能である。
また、他の構成の一つを図８に示す。図８の構成において、図１における第４のスイッ
チ１１４は第４のスイッチ８１４に相当し、トランジスタ１１０の第１の電極とノード１
３２との間に接続されている。なお、図１の構成と共通するところは共通の符号を用いて
その説明を省略する。
第４のスイッチ８１４により、データ書き込み時においてトランジスタ１１０が導通状
態となった場合においても、第４のスイッチ８１４をオフにすることによりノード１３２
に流れる電流を遮断することができる。よって、データ書き込み期間における容量素子１
１５の第２の電極の電位の変動を抑制することができる。
したがって、図８の画素構成においても、図１と同様の動作方法によりトランジスタ１
１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よ
って、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつ
きを抑制することが可能となる。また、トランジスタ１１０を飽和領域で動作させた場合
においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。
また、初期化期間において、第４のスイッチ８１４をオフさせた場合には消費電力の低減
が可能である。
なお、第４のスイッチ６１４、第４のスイッチ７１４及び第４のスイッチ８１４におい
ても、第１乃至第３のスイッチと同様、トランジスタやダイオードでもよいし、それらを
組み合わせた論理回路でもよい。
また、図７及び８で示したように第４のスイッチをノード１３２からトランジスタ１１
０の第２の電極と電源線１２４との接続箇所までの経路に設けた場合、発光期間において
第４のスイッチ１１４をオフすることにより強制的に非発光状態を作ることも可能である
。このような動作によって、発光期間を自由に設定できる。また、黒表示を挿入すること
で、残像を見えにくくし、動画特性の向上を図ることも可能である。
続いて、上述した本発明の画素を有する表示装置について図９を用いて説明する。
表示装置は、信号線駆動回路９１１、走査線駆動回路９１２及び画素部９１３を有し、
画素部９１３には、信号線駆動回路９１１から列方向に伸張して配置された複数の信号線
Ｓ１〜Ｓｍ、第１の電位供給線Ｐ１＿１〜Ｐｍ＿１、電源線Ｐ１＿３〜Ｐｍ＿３と、走査
線駆動回路９１２から行方向に伸張して配置された複数の第１の走査線Ｇ１＿１〜Ｇｎ＿
１、第２の走査線Ｇ１＿２〜Ｇｎ＿２、第３の走査線Ｇ１＿３〜Ｇｎ＿３及び第４の走査
線Ｇ１＿４〜Ｇｎ＿４と、信号線Ｓ１〜Ｓｍに対応してマトリクスに配置された複数の画
素９１４とを有する。また、第１の走査線Ｇ１＿１〜Ｇｎ＿１と平行に複数の第２の電位
供給線Ｐ１＿２〜Ｐｎ＿２を有している。そして、各画素９１４は、信号線Ｓｊ（信号線
Ｓ１〜Ｓｍのうちいずれか一）、第１の電位供給線Ｐｊ＿１、電源線Ｐｊ＿３、第１の走
査線Ｇｉ＿１（走査線Ｇ１＿１〜Ｇｎ＿１のうちいずれか一）、第２の走査線Ｇｉ＿２、
第３の走査線Ｇｉ＿３、第４の走査線Ｇｉ＿４、第２の電位供給線Ｐｉ＿２と接続されて
いる。
なお、信号線Ｓｊ、第１の電位供給線Ｐｊ＿１、電源線Ｐｊ＿３、第１の走査線Ｇｉ＿
１、第２の走査線Ｇｉ＿２、第３の走査線Ｇｉ＿３、第４の走査線Ｇｉ＿４、第２の電位
供給線Ｐｉ＿２は、それぞれ図１の信号線１１７、第１の電位供給線１２２、電源線１２
４、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第４の走査線１２
１、第２の電位供給線１２３に相当する。
走査線駆動回路９１２から出力される信号により、動作させる画素の行を選択すると共
に同行に属するそれぞれの画素に対し同時に図２に示した動作を行う。なお、図２のデー
タ書き込み期間においては、選択された行の画素に信号線駆動回路９１１から出力された
ビデオ信号を書き込む。このとき、それぞれの画素に輝度データに応じた電位が各信号線
Ｓ１〜Ｓｍに入力される。
図１０に示すように、例えばｉ行目のデータ書き込み期間を終えるとｉ＋１行目に属す
る画素へ信号の書き込みを行う。なお、図１０には、各行におけるデータ書き込み期間を
表すためにこれを忠実に表すことができる図２の第１のスイッチ１１１の動作のみを抜き
出して記載している。そして、ｉ行目においてデータ書き込み期間を終えた画素は、発光
期間に移り、その画素へ書き込まれた信号にしたがって発光する。
よって、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始
時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが
可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非
常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが
少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、トランジスタのし
きい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信
頼性が向上させることができる。
なお、図９に示した表示装置の構成は一例であって本発明はこれに限定されない。例え
ば、第１の電位供給線Ｐ１＿１〜Ｐｍ＿１は信号線Ｓ１〜Ｓｍと平行に配置されている必
要はなく、第１の走査線Ｇ１＿１〜Ｇｎ＿１に平行に配置されていても良い。
ところで、表示装置の階調を表現する駆動方式には、アナログ階調方式とデジタル階調
方式がある。アナログ階調方式には、発光素子の発光強度をアナログ制御する方式と発光
素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては発光素子の
発光強度をアナログ制御する方式がよく用いられている。一方、デジタル階調方式はデジ
タル制御で発光素子をオンオフさせ、階調を表現している。デジタル階調方式の場合、デ
ジタル信号で処理できるためノイズに強いというメリットがあるが、発光・非発光の２状
態しかないため、このままでは２階調しか表現できない。そこで、別の手法を組み合わせ
て、多階調化を図ることが行われている。多階調化のための手法としては、画素の発光面
積に重みをつけてその選択により階調表示を行う面積階調方式と、発光時間に重みをつけ
てその選択により階調表示を行う時間階調方式とがある。
このデジタル階調方式と時間階調方式とを組み合わせた場合、図４９に示すように、１
フレーム期間を複数のサブフレーム期間（ＳＦｎ）に分割する。各サブフレーム期間は、
初期化期間、しきい値書き込み期間及びデータ書き込み期間を有するアドレス期間（Ｔａ
）と、発光期間（Ｔｓ）とを有する。なお、サブフレーム期間は表示ビット数ｎに応じた
数を１フレーム期間に設ける。また、各サブフレーム期間における発光期間の長さの比を
２（ｎ−１）：２（ｎ−２）：・・・：２：１とし、各発光期間で発光素子の発光、もし
くは非発光を選択し、発光素子が発光している１フレーム期間中の合計時間の差を利用し
て階調表現を行う。１フレーム期間において、発光している合計時間が長ければ輝度が高
く、短ければ輝度が低くなる。なお、図４９においては４ビット階調の例を示しており、
１フレーム期間は４つのサブフレーム期間に分割され、発光期間の組み合わせによって、
２４＝１６階調を表現できる。なお、発光期間の長さの比は、特に２のべき乗の比としな
くても、階調表現は可能である。また、あるサブフレーム期間をさらに分割していても良
い。
なお、上記のように時間階調方式を用いて多階調化を図る場合、下位ビットの発光期間
の長さは短いため、発光期間の終了後直ちに次のサブフレーム期間のデータ書き込み動作
を開始しようとすると、前のサブフレーム期間のデータ書き込み動作と重複してしまい、
正常な動作ができなくなる。そのため、図７及び図８で示したように第４のスイッチをノ
ード１３２からトランジスタ１１０の第２の電極と電源線１２４との接続箇所までの間に
設け、発光期間において第４のスイッチをオフし強制的に非発光状態を作ることで、全行
に要するデータ書き込み期間より短い発光も表現することができる。よって、アナログ階
調において特に有効であることはもちろん、上記のようなデジタル階調方式と時間階調方
式とを組み合わせた方式においても有効である。
なお、しきい値電圧のばらつきには、画素間における各トランジスタのしきい値電圧の
違いのほか、１つのトランジスタに注目した場合において経時的なしきい値電圧の変化も
含むものとする。さらに、各トランジスタのしきい値電圧の違いは、トランジスタの作製
時におけるトランジスタ特性の違いによるものも含まれるものとする。なお、ここでいう
トランジスタは発光素子等の負荷に電流を供給する機能を有するトランジスタを指す。
（実施の形態２）
本実施形態では、実施の形態１とは異なる構成の画素を図１１に示す。なお、実施の形
態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する
部分の詳細な説明は省略する。
図１１に示す画素は、トランジスタ１１０、第１のスイッチ１１１、第２のスイッチ１
１２、第３のスイッチ１１３、容量素子１１５、発光素子１１６を有する。なお、画素は
、信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、第１
の電位供給線１２２、第２の電位供給線１２３及び電源線１２４に接続されている。
トランジスタ１１０の第１の電極（ソース電極及びドレイン電極の一方）は、発光素子
１１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は電源
線１２４に接続され、ゲート電極は第２のスイッチ１１２を介して第１の電位供給線１２
２と接続されている。また、トランジスタ１１０のゲート電極は、第１のスイッチ１１１
を介して信号線１１７とも接続されており、第１の電極は第３のスイッチ１１３を介して
第２の電位供給線１２３とも接続されている。
さらに、トランジスタ１１０のゲート電極と第１の電極との間に容量素子１１５が接続
されている。つまり、容量素子１１５の第１の電極がトランジスタ１１０のゲート電極に
、容量素子１１５の第２の電極がトランジスタ１１０の第１の電極に接続されている。容
量素子１１５は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、
トランジスタ１１０のゲート容量を用いて省略することもできる。
つまり、図１１に示す画素は、図１に示す画素が有する第４のスイッチ１１４が設けら
れていない構成である。図１１に示す画素においても、図２のタイミングチャートに従い
、動作させる。
図１の画素とは異なり、図２（Ｃ）のデータ書き込み期間において、信号線１１７より
輝度データに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する際、トランジスタ１１０が導通
状態となり、容量素子１１５の第２の電極の電位が上昇してしまう。よって、容量素子１
１５に保持される電圧ＶｃｓはＶｔｈ＋Ｖｄａｔａより小さくなってしまう。このような
場合には、容量素子１１５の第２の電極の電位の変動を加味した電位（Ｖ１＋Ｖ´ｄａｔ
ａ）を信号線１１７より入力すれば良い。
ただし、容量素子１１５と発光素子１１６との静電容量の違いによっては、必ずしも信
号線より入力する電位をＶ１＋Ｖ´ｄａｔａｔする必要はなく、容量素子１１５の第２の
電極の電位の変動が容量素子１１５に保持されるべき電圧にさほど影響を及ぼさない程度
であれば、実施の形態１と同様、信号線より入力する電位をＶ１＋Ｖｄａｔａとしても良
い。
実施の形態１に示したように、第１のスイッチ１１１は画素の階調に従った信号を容量
素子に入力するタイミングを選択し、トランジスタ１１０のゲート電極に供給する信号を
制御するものであり、第２のスイッチ１１２はトランジスタ１１０のゲート電極に所定の
電位を与えるタイミングを選択し、トランジスタ１１０のゲート電極に所定の電位を供給
するか否かを制御するものであり、第３のスイッチ１１３は容量素子１１５に書き込まれ
た電位を初期化するための所定の電位を与えるタイミングを選択したり、トランジスタ１
１０の第１の電極の電位を低くするものである。そのため、第１のスイッチ１１１、第２
のスイッチ１１２、第３のスイッチ１１３は、上記機能を有していれば特に限定されない
。たとえば、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でも
よい。なお、第１乃至第３のスイッチは、上記のタイミングで信号もしくは電位を画素に
与えることができれば特に必要はない。例えば、画素の階調に従った信号をトランジスタ
１１０のゲート電極に入力することができる場合には、図４２に示すように第１のスイッ
チ１１１を設けなくても良い。図４２に示す画素は、トランジスタ１１０、第２のスイッ
チ１１２、第３のスイッチ１１３、画素電極４２４０を有する。そして、トランジスタ１
１０の第１の電極（ソース電極及びドレイン電極の一方）は画素電極４２４０と第３のス
イッチ１１３とに接続され、ゲート電極は第２のスイッチ１１２を介して第１の電位供給
線１２２に接続されている。なお、トランジスタ１１０のゲート容量４２１５を保持容量
として利用しているため、図１１における容量素子１１５を特に設ける必要なない。この
ような画素においても、図１１と同様に各スイッチを動作させ、それぞれの電極に所望の
電位を供給することで、トランジスタ１１０のしきい値電圧のばらつきに起因した電流値
のばらつきを抑制することができる。よって、画素電極４２４０に所望の電流を供給する
ことができる。
また、第１の電位供給線１２２は、第１の走査線１１８等と平行に設けられていても良
い。このような場合の図１１の上面図の一形態を図４３に示す。なお、図４３において、
各スイッチは、スイッチングトランジスタとして記載した。図１１における第１のスイッ
チ１１１、第２のスイッチ１１２、第３のスイッチ１１３は、それぞれ第１のスイッチン
グトランジスタ４３０１、第２のスイッチングトランジスタ４３０２、第３のスイッチン
グトランジスタ４３０３に相当とする。
導電層４３１０は、第１の走査線１１８と第１のスイッチングトランジスタ４３０１の
ゲート電極として機能する部分を含み、導電層４３１１は信号線１１７と第１のスイッチ
ングトランジスタ４３０１の第１の電極として機能する部分とを含む。また、導電層４３
１２は第１のスイッチングトランジスタ４３０１の第２の電極として機能する部分と、容
量素子１１５の第１の電極として機能する部分と、第２のスイッチングトランジスタ４３
０２の第１の電極として機能する部分とを含む。導電層４３１３は第２のスイッチングト
ランジスタ４３０２のゲート電極として機能する部分を含み、配線４３１４を介して第２
の走査線１１９と接続されている。導電層４３１５は、第１の電位供給線１２２と第２の
スイッチングトランジスタ４３０２の第２の電極として機能する部分とを含む。導電層４
３１６はトランジスタ１１０のゲート電極として機能する部分を含み、配線４３１７を介
して導電層４３１２と接続されている。導電層４３１８は電源線１２４とトランジスタ１
１０の第２の電極として機能する部分とを含む。導電層４３１９は、トランジスタ１１０
の第１の電極として機能する部分を含み、発光素子の画素電極４３４４と接続されている
。また、導電層４３２０は第３のスイッチングトランジスタ４３０３の第１の電極として
機能する部分を含み、画素電極４３４４と接続されている。導電層４３２１は、第３のス
イッチングトランジスタ４３０３の第２の電極として機能する部分を含み、第２の電位供
給線１２３と接続されている。また、導電層４３２２は、第３の走査線１２０と第３のス
イッチングトランジスタ４３０３のゲート電極として機能する部分を含む。
なお、各々の導電層のうち第１のスイッチングトランジスタ４３０１のゲート電極、第
１の電極及び第２の電極として機能する部分は半導体層４３３３と重なって形成されてい
る部分であり、第２のスイッチングトランジスタ４３０２のゲート電極、第１の電極及び
第２の電極として機能する部分は半導体層４３３４と重なって形成されている部分であり
、第３のスイッチングトランジスタ４３０３のゲート電極、第１の電極及び第２の電極と
して機能する部分は半導体層４３３５と重なって形成されている部分である。また、トラ
ンジスタ１１０のゲート電極、第１の電極及び第２の電極として機能する部分は半導体層
４３３６と重なって形成されている導電層部分である。容量素子１１５は、導電層４３１
２と画素電極４３４４が重なっている部分に形成されている。
導電層４３１０、導電層４３１３、導電層４３１６、導電層４３２２、第２の走査線１
１９及び第２の電位供給線１２３は、同一材料で同じ層で作製することができる。また、
半導体層４３３３、半導体層４３３４、半導体層４３３５及び半導体層４３３６や、導電
層４３１１、導電層４３１２、導電層４３１５、導電層４３１８、導電層４３１９、導電
層４３２０及び導電層４３２１はそれぞれ同一材料で同じ層で作製することができる。ま
た、画素電極４３４４と同一材料で同じ層に、配線４３１４、配線４３１７、配線４３２
３及び配線４３２４を作製することができる。なお、第１の電位供給線１２２は、配線４
３２４を用いて隣の画素の第一の電位供給線と接続されている。
次に、第１の電位供給線１２２が図４３とは異なる層で作製された画素の上面図を図４
４に示す。なお、図４４において、図４３と同様のものに関しては共通の符号を用いて示
す。
第１の電位供給線４４２２を第２の走査線１１９等と同一材料で同じ層で作製している
。また、第２のスイッチングトランジスタ４３０２の第２の電極として機能する部分４４
０１は、導電層４３１２等と同一材料で同じ層に作製し、画素電極４３４４と同じ層かつ
同一材料で作製した配線４４０２を介して第１の電位供給線４４２２と接続している。こ
のように、画素を示す上面図は図４３及び４４のものに限られない。
また、図９の表示装置に本実施形態で示した画素を適用することができる。実施の形態
１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始
時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが
可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非
常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが
少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、トランジスタのし
きい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信
頼性が向上させることができる。
本実施形態は、上述した図１以外に他の実施の形態に示した画素構成とも自由に組み合
わせることができる。つまり、他の実施形態に示した画素においても第４のスイッチを省
略することができる。
（実施の形態３）
本実施形態では、実施の形態１とは異なる構成の画素を図１６に示す。なお、図１と同
様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳
細な説明は省略する。
図１６（Ａ）に示す画素は、トランジスタ１１０、第１のスイッチ１１１、第２のスイ
ッチ１１２、第４のスイッチ１１４、容量素子１１５、発光素子１１６及び整流素子１６
１３を有する。なお、画素は、信号線１１７、第１の走査線１１８、第２の走査線１１９
、第４の走査線１２１、第１の電位供給線１２２、第３の走査線１６２０及び電源線１２
４に接続されている。
図１６（Ａ）に示した画素は、図１における第３のスイッチ１１３に整流素子１６１３
を用いた構成となっており、容量素子１１５の第２の電極、トランジスタ１１０の第１の
電極及び発光素子１１６の画素電極が、整流素子１６１３を介して第３の走査線１６２０
に接続されている。つまり、整流素子１６１３はトランジスタ１１０の第１の電極から第
３の走査線１６２０に電流が流れるように接続されている。もちろん、実施の形態１に示
したように第１のスイッチ１１１、第２のスイッチ１１２及び第４のスイッチ１１４につ
いては、トランジスタ等を用いてもよい。また、整流素子１６１３には、図１６（Ｂ）に
示すショットキー・バリア型１６５１、ＰＩＮ型１６５２、ＰＮ型１６５３のダイオード
の他、ダイオード接続されているトランジスタ１６５４、１６５５等を用いることができ
る。ただし、トランジスタ１６５４及びトランジスタ１６５５は、電流を流す方向によっ
てトランジスタの極性を適宜選択する必要がある。
整流素子１６１３は、第３の走査線１６２０にＨレベルの信号が入力されたときには電
流が流れず、Ｌレベルの信号が入力されたときには整流素子１６１３に電流が流れる。よ
って、図１６（Ａ）の画素を図１と同様に動作させる際には、初期化期間において第３の
走査線１６２０にＬレベルの信号を入力し、それ以外の期間においてはＨレベルの信号を
入力する。ただし、Ｌレベルの信号は整流素子１６１３にただ電流が流れるだけではなく
容量素子１１５の第２の電極の電位をＶ１−Ｖｔｈ−α（α：任意の正の数）にまで下げ
る必要があるため、Ｖ１−Ｖｔｈ−α−β（α：任意の正の数）の電位であることとする
。なお、βは整流素子１６１３の順方向におけるしきい値電圧を指す。
上記事項を考慮し、図１６の画素構成においても図１と同様に動作させることによりト
ランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制すること
ができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、
輝度のばらつきを抑制することが可能となる。また、トランジスタ１１０を飽和領域で動
作させた場合においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制するこ
とができる。さらに、整流素子１６１３を用いることで、配線数を減らすことが可能とな
り、開口率を向上させることができる。
さらに、本実施形態で示した画素を図９の表示装置に適用することができる。実施の形
態１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開
始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光すること
が可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を
非常に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少
なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
また、本実施形態は、上述した図１以外にその他の実施の形態に示した画素構成とも自
由に組み合わせることができる。例えば、第４のスイッチ１１４がノード１３０とノード
１３１との間やトランジスタ１１０の第１の電極とノード１３２との間に接続されている
場合や、トランジスタ１１０の第２の電極が第４のスイッチ１１４を介して電源線１２４
と接続されている場合である。また、実施の形態２に示したように第４のスイッチを設け
ない画素であっても良い。つまり、整流素子１６１３は、他の実施形態に示した画素にも
適用することが可能である。
（実施の形態４）
本実施形態では、実施の形態１とは異なる構成の画素を図１２乃至１５に示す。なお、
実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
図１２に示す画素１２００はトランジスタ１１０、第１のスイッチ１１１、第２のスイ
ッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４、容量素子１１５、発光素子
１１６を有する。なお、画素は、信号線１１７、第１の走査線１２１８、第２の走査線１
１９、第３の走査線１２０、第４の走査線１２１、第１の電位供給線１２２、電源線１２
４及び次行の第１の走査線１２１８に接続されている。
実施の形態１に示した図１の画素ではトランジスタ１１０の第１の電極は第３のスイッ
チ１１３を介して第２の電位供給線１２３に接続していたのに対し、図１２では次行の第
１の走査線１２１８に接続することができる。これは、第２の電位供給線１２３に限らず
、初期化期間においてトランジスタ１１０の第１の電極に所定の電位を供給できれば良い
からである。そのため、初期化期間において所定の電位をトランジスタ１１０の第１の電
極に供給できれば供給する配線は絶えず一定の電位である必要はない。よって、第２の電
位供給線のかわりに次行の第１の走査線１２１８を用いることができる。このように、次
行と配線を共有することで配線数を減らすことが可能となり、開口率を向上させることが
できる。
なお、図１２に示した画素構成においても、実施の形態１と同様の動作をさせることに
より、トランジスタ１１０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制
することができる。よって、輝度データに対応した電流を発光素子１１６に供給すること
ができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定とし
て動作させるため消費電力を低くすることが可能である。なお、トランジスタ１１０の動
作領域は特に限定されないが、飽和領域の場合の方が効果は顕著にあらわれる。さらに、
トランジスタ１１０を飽和領域で動作させた場合には、発光素子１１６の劣化に起因した
トランジスタ１１０に流れる電流のばらつきを抑制することができる。
ただし、第１の走査線１２１８において第１のスイッチ１１１をオフさせる信号はＶ１
−Ｖｔｈ−α（α：任意の正の数）の電位となる。そのため、Ｖ１−Ｖｔｈ−α（α：任
意の正の数）の電位でオフとなる第１のスイッチ１１１を使用する必要がある。また、画
素１２００が属する行の初期化期間は配線を共有した行のデータ書き込み期間と重ならな
いように動作させる必要がある。
なお、第３のスイッチ１１３にＮチャネル型トランジスタを用いた場合、第３の走査線
１２０において第３のスイッチ１１３をオフさせる電位は、第１の走査線１２１８におい
て第１のスイッチ１１１をオフさせる信号であるＶ１−Ｖｔｈ−αの電位より下げてもよ
く、この場合トランジスタがオフとなる際のゲート・ソース間電圧を負の値とすることが
可能となる。よって、第３のスイッチ１１３がオフした際の電流漏れを少なくすることが
できる。
また、図１３の画素１３００に示すように図１の第２の電位供給線１２３を次行の第２
の走査線１３１９と共有しても良い。画素１３００においても、実施の形態１と同様の動
作をさせることができる。なお、第２の走査線１３１９にＶ１−Ｖｔｈ−α（α：任意の
正の数）の電位が入力された際にオフとなる、第２のスイッチ１１２を使用することが好
ましい。この場合、画素１３００が属する行の初期化期間は配線を共有した行のしきい値
書き込み期間と重ならないように動作させる必要がある。
なお、第３のスイッチ１１３にＮチャネル型トランジスタを用いた場合、第３の走査線
１２０において第３のスイッチ１１３をオフさせる信号は、第２の走査線１３１９におい
て第２のスイッチ１１２をオフさせる信号であるＶ１−Ｖｔｈ−αの電位より下げてもよ
く、この場合第３のスイッチ１１３がオフした際の電流漏れを少なくすることができる。
また、図１４の画素１４００に示すように図１の第２の電位供給線１２３を前行の第３
の走査線１４２０と共有しても良い。画素１４００においても、実施の形態１と同様の動
作をさせることができる。ただし、第３の走査線１４２０において第３のスイッチ１１３
をオフさせる信号はＶ１−Ｖｔｈ−α（α：任意の正の数）の電位となる。そのため、Ｖ
１−Ｖｔｈ−α（α：任意の正の数）の電位でオフとなる第３のスイッチ１１３を使用す
る必要がある。また、画素１４００が属する行の初期化期間は配線を共有した行の初期化
期間と重ならないように動作させる必要があるが、初期化期間がデータ書き込み期間より
短く設定されている場合には特に問題はない。
また、図１２乃至１４の画素において実施の形態２に示したように動作させた場合には
第４のスイッチ１１４は特に設けなくても良い。
また、図１５の画素１５００に示すように図１の第２の電位供給線１２３を次行の第４
の走査線１５２１と共有しても良い。画素１５００においても、実施の形態１と同様の動
作をさせることができる。なお、第４の走査線１５２１においてＨレベルの信号が入力さ
れた場合にオフとなり、Ｖ１−Ｖｔｈ−α（α：任意の正の数）であるＬレベルの信号が
入力された場合にオンとなる、第４のスイッチ１１４を用いることが好ましい。この場合
、画素１５００が属する行の初期化期間は配線を共有した行のデータ書き込み期間と重な
らないように動作させる必要がある。また、初期化期間において第４のスイッチ１１４を
オフとさせる場合には、配線を共有した行の初期化期間と重ならないように動作させる必
要がある。
なお、本実施形態では図１の第２の電位供給線１２３が次行もしくは前行の走査線と共
有する場合について示したが、初期化期間にＶ１−Ｖｔｈ−α（α：任意の正の数）の電
位を供給することが可能な配線であればそれ以外でも良い。
さらに、本実施形態で示した画素を図９の表示装置に適用することができる。なお、表
示装置において、図１２乃至図１５に記載した画素ごとの動作の制約及び各行におけるデ
ータ書き込み期間が重複しない範囲内で、各行自由に初期化開始時期を設定することがで
きる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレ
ーム期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむ
ね１００％にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が
高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
なお、第４のスイッチ１１４は、ノード１３０とトランジスタ１１０のゲート電極との
間に接続されたものに限らず、ノード１３０とノード１３１との間やトランジスタ１１０
の第１の電極とノード１３２との間に接続されていてもよい。また、トランジスタ１１０
の第２の電極が第４のスイッチ１１４を介して電源線１２４と接続されていてもよい。
上記に限らず、本実施の形態は、他の実施形態に示した画素構成とも自由に組み合わせ
ることができる。
（実施の形態５）
本実施形態では、実施の形態１とは異なる構成の画素について図２９に示す。なお、実
施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を
有する部分の詳細な説明は省略する。
図２９に示す画素は、、トランジスタ２９１０、第１のスイッチ１１１、第２のスイッ
チ１１２、第３のスイッチ１１３、第４のスイッチ１１４、容量素子１１５、発光素子１
１６を有する。なお、画素は、信号線１１７、第１の走査線１１８、第２の走査線１１９
、第３の走査線１２０、第４の走査線１２１、第１の電位供給線１２２、第２の電位供給
線１２３及び電源線１２４に接続されている。
本実施形態におけるトランジスタ２９１０は、トランジスタを２つ直列に接続したマル
チゲート型トランジスタであり、実施の形態１のトランジスタ１１０と同じ位置に設けら
れている。ただし、直列に接続されるトランジスタの数は特に限定されない。
図１の画素と同様に図２９に示した画素を動作させることにより、トランジスタ２９１
０のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よっ
て、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつき
を抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電
力を低くすることが可能である。なお、トランジスタ２９１０の動作領域は特に限定され
ないが、飽和領域の場合の方が効果は顕著にあらわれる。
さらに、トランジスタ２９１０を飽和領域で動作させた場合には、発光素子１１６の劣
化に起因したトランジスタ２９１０に流れる電流のばらつきを抑制することができる。
本実施形態におけるトランジスタ２９１０のチャネル長Ｌは、直列に接続された２つの
トランジスタのチャネル幅が等しい場合、各トランジスタのチャネル長の合計として作用
する。よって、飽和領域においてドレイン・ソース間電圧Ｖｄｓにかかわらず、より一定
に近い電流値を得られやすい。特に、トランジスタ２９１０は長いチャネル長Ｌを有する
トランジスタの作製が困難な場合に有効である。なお、２つのトランジスタの接続部は抵
抗として機能する。
なお、トランジスタ２９１０は発光素子１１６に供給する電流値を制御する機能を有し
ていれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用
いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結
晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトラ
ンジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機
半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用する
ことができる。
また、図２９に示した画素は、図１に示した画素と同様、第１のスイッチ１１１、第２
のスイッチ１１２、第３のスイッチ１１３、第４のスイッチ１１４はトランジスタ等を用
いることができる。
なお、第４のスイッチ１１４は、ノード１３０とトランジスタ１１０のゲート電極との
間に接続されたものに限らず、ノード１３０とノード１３１との間やトランジスタ１１０
の第１の電極とノード１３２との間に接続されていてもよい。また、トランジスタ１１０
の第２の電極が第４のスイッチ１１４を介して電源線１２４と接続されていてもよい。
また、実施の形態２に示したように動作させた場合には第４のスイッチ１１４は特に設
けなくても良い。
さらに、図９の表示装置に本実施形態で示した画素を適用することができる。実施の形
態１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開
始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光すること
が可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を
非常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつき
が少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
なお、トランジスタ２９１０は直列に接続されたトランジスタに限らず、図３０のトラ
ンジスタ３０１０に示すような並列にトランジスタが接続された構成であっても良い。ト
ランジスタ３０１０により、より大きな電流を発光素子１１６に供給することができる。
また、並列に接続した２つのトランジスタによってトランジスタの特性が平均化されるた
め、トランジスタ３０１０を構成するトランジスタ本来の特性ばらつきをより小さくする
ことができる。よって、ばらつきが小さいとトランジスタのしきい値電圧のばらつきに起
因する電流値のばらつきをより抑制しやすくすることができる。
上記に限らず、本実施の形態は、他の実施形態に示した画素構成とも自由に組み合わせ
ることができる。つまり、トランジスタ２９１０もしくはトランジスタ３０１０は、他の
実施の形態に示した画素構成にも適用することが可能である。
（実施の形態６）
本実施形態では、本発明の画素において、発光素子に供給する電流値を制御するトラン
ジスタを期間毎に切り替えることにより、トランジスタの経時的な劣化を平均化する画素
構成について図３１を用いて説明する。
図３１に示す画素は、第１のトランジスタ３１０１、第２のトランジスタ３１０２、第
１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のスイ
ッチ３１１４、第５のスイッチ３１０３、第６のスイッチ３１０４、容量素子３１１５、
発光素子３１１６を有する。なお、画素は、信号線３１１７、第１の走査線３１１８、第
２の走査線３１１９、第３の走査線３１２０、第４の走査線３１２１、第１の電位供給線
３１２２、第２の電位供給線３１２３及び電源線３１２４に接続されている。さらに図３
１には図示していないが、画素は、第５のスイッチ３１０３及び第６のスイッチ３１０４
のオン、オフを制御する、第５及び第６の走査線にも接続されている。本実施形態におい
て、第１のトランジスタ３１０１及び第２のトランジスタ３１０２はＮチャネル型トラン
ジスタとし、それぞれのトランジスタはゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧
を上回ったとき、導通状態になるものとする。また、発光素子３１１６の画素電極は陽極
、対向電極３１２５は陰極とする。なお、トランジスタのゲート・ソース間電圧はＶｇｓ
、容量素子に蓄積された電圧はＶｃｓと記す。また、第１のトランジスタ３１０１のしき
い値電圧をＶｔｈ１、第２のトランジスタ３１０２のしきい値電圧をＶｔｈ２と記す。電
源線３１２４、第１の電位供給線３１２２、第２の電位供給線３１２３及び信号線３１１
７を、それぞれ第１の配線、第２の配線、第３の配線、第４の配線とも呼ぶ。
第１のトランジスタ３１０１の第１の電極（ソース電極及びドレイン電極の一方）は、
第５のスイッチ３１０３を介して発光素子３１１６の画素電極に接続され、第２の電極（
ソース電極及びドレイン電極の他方）は電源線３１２４に接続され、ゲート電極は第４の
スイッチ３１１４及び第２のスイッチ３１１２を介して第１の電位供給線３１２２と接続
されている。なお、第４のスイッチ３１１４は、第１のトランジスタ３１０１のゲート電
極と第２のスイッチ３１１２の間に接続されている。また、第４のスイッチ３１１４と第
２のスイッチ３１１２との接続箇所をノード３１３０とすると、ノード３１３０は第１の
スイッチ３１１１を介して信号線３１１７と接続されている。また、第１のトランジスタ
３１０１の第１の電極は第５のスイッチ３１０３及び第３のスイッチ３１１３を介して第
２の電位供給線３１２３とも接続されている。
第２のトランジスタ３１０２の第１の電極（ソース電極及びドレイン電極の一方）は、
第６のスイッチ３１０４を介して発光素子３１１６の画素電極に接続され、第２の電極（
ソース電極及びドレイン電極の他方）は電源線３１２４に接続され、ゲート電極は第４の
スイッチ３１１４を介してノード３１３０と接続されている。また、第２のトランジスタ
３１０２の第１の電極は第６のスイッチ３１０４及び第３のスイッチ３１１３を介して第
２の電位供給線３１２３とも接続されている。なお、第１のトランジスタ３１０１のゲー
ト電極と第２のトランジスタ３１０２のゲート電極とは接続されている。また、第１のト
ランジスタ３１０１の第１の電極と第２のトランジスタ３１０２の第１の電極とは、第５
のスイッチ３１０３及び第６のスイッチ３１０４を介して接続されており、第５のスイッ
チ３１０３と第６のスイッチ３１０４との接続箇所をノード３１３３とする。
さらに、ノード３１３３とノード３１３０との間に容量素子３１１５が接続されている
。つまり、容量素子３１１５の第１の電極は第４のスイッチ３１１４を介し接続された第
１のトランジスタ３１０１と第２のトランジスタ３１０２のゲート電極に、容量素子３１
１５の第２の電極は第５のスイッチ３１０３を介して第１のトランジスタ３１０１の第１
の電極及び第６のスイッチ３１０４を介して第２のトランジスタ３１０２の第１の電極に
接続されている。容量素子３１１５は、配線、半導体層や電極によって絶縁膜を挟むこと
で形成しても良いし、場合によっては接続された第１のトランジスタ３１０１と第２のト
ランジスタ３１０２のゲート容量を用いて省略することもできる。なお、容量素子３１１
５の第１の電極と、第１のスイッチ３１１１とノード３１３０とが接続された配線との接
続箇所をノード３１３１とし、ノード３１３３と容量素子３１１５の第２の電極とが接続
された配線と発光素子３１１６の画素電極との接続箇所をノード３１３２とする。
第１の走査線３１１８、第２の走査線３１１９、第３の走査線３１２０、第４の走査線
３１２１に信号を入力することにより、それぞれ第１のスイッチ３１１１、第２のスイッ
チ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４のオンオフが制御される
。図３１においては、第５のスイッチ３１０３及び第６のスイッチ３１０４のオンオフを
制御する走査線は省略している。
信号線３１１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データ
に応じた電位が入力される。
次に、図３１で示した画素の動作について図３２のタイミングチャートを用いて説明す
る。なお、図３２において１画面分の画像を表示する期間に相当する１フレーム期間は、
初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割される。
なお、発光素子３１１６の対向電極３１２５及び第１の電位供給線３１２２にはＶ１の
電位が、第２の電位供給線３１２３にはＶ１−Ｖｔｈ−α（α：任意の正の数）の電位が
入力される。Ｖｔｈは、Ｖｔｈ１もしくはＶｔｈ２の大きい方の値とする。また、電源線
３１２４には、Ｖ２の電位が入力される。ここでは動作を説明するために、発光素子３１
１６の対向電極３１２５の電位は、第１の電位供給線３１２２の電位と同じであるとした
が、発光素子３１１６が発光するために少なくとも必要とする電位差をＶＥＬとすると、
対向電極３１２５の電位はＶ１−Ｖｔｈ−α―ＶＥＬの電位より高い値であれば良い。ま
た、電源線３１２４の電位Ｖ２は、対向電極３１２５の電位に発光素子１１６が発光する
ために少なくとも必要とする電位差（ＶＥＬ）を加算した値より大きい値であれば良いが
、説明上ここでは対向電極３１２５の電位をＶ１としたため、Ｖ２はＶ１＋ＶＥＬより大
きい値であれば良い。
まず、図３２（Ａ）に示すように初期化期間では、第１のスイッチ３１１１及び第６の
スイッチ３１０４をオフとし、第２のスイッチ３１１２、第３のスイッチ３１１３、第４
のスイッチ３１１４及び第５のスイッチ３１０３をオンとする。このとき、第１のトラン
ジスタ３１０１の第１の電極はソース電極となり、その電位は第２の電位供給線３１２３
と等しくなるためＶ１−Ｖｔｈ−αとなる。一方、ゲート電極の電位はＶ１となる。よっ
て、第１のトランジスタ３１０１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋αとなり第１
のトランジスタ３１０１は導通状態となる。そして、第１のトランジスタ３１０１のゲー
ト電極と第１の電極との間に設けられた容量素子３１１５にＶｔｈ＋αが保持される。な
お、第４のスイッチ３１１４をオンとした場合について説明したが、オフとしても良い。
次に、図３２（Ｂ）に示すしきい値書き込み期間では、第３のスイッチ３１１３をオフ
とする。そのため、第１のトランジスタ３１０１の第１の電極即ちソース電極の電位は次
第に上昇しＶ１−Ｖｔｈ１となったところ、つまり第１のトランジスタ３１０１のゲート
・ソース間電圧Ｖｇｓがしきい値電圧（Ｖｔｈ１）となったところで、第１のトランジス
タ３１０１は非導通状態となる。よって、容量素子３１１５に保持される電圧はＶｔｈ１
となる。
その後の図３２（Ｃ）に示すデータ書き込み期間においては、第２のスイッチ３１１２
及び第４のスイッチ３１１４をオフとした後、第１のスイッチ３１１１をオンとし、信号
線３１１７より輝度データに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。なお、第４の
スイッチ３１１４をオフにすることにより、第１のトランジスタ３１０１を非導通状態に
保つことができる。そのため、データ書き込み時の電源線３１２４から供給される電流に
よる容量素子３１１５の第２の電極の電位の変動を抑制することができる。よって、この
とき容量素子３１１５に保持される電圧Ｖｃｓは、Ｖｔｈ１＋Ｖｄａｔａとなる。なお、
次の発光期間において発光素子３１１６を非発光としたい場合には、Ｖｄａｔａ≦０の電
位を入力する。
次に、図３２（Ｄ）に示す発光期間では、第１のスイッチ３１１１をオフとし、第４の
スイッチ３１１４をオンとする。このとき、第１のトランジスタ３１０１のゲート・ソー
ス間電圧はＶｇｓ＝Ｖｔｈ１＋Ｖｄａｔａとなり、第１のトランジスタ３１０１が導通状
態になる。よって、輝度データに応じた電流が第１のトランジスタ３１０１及び発光素子
３１１６に流れ、発光素子１１６が発光する。
このような動作により、発光素子３１１６に流れる電流は、第１のトランジスタ３１０
１の動作領域が飽和領域、線形領域のいずれの場合においても、第１のトランジスタ３１
０１のしきい値電圧（Ｖｔｈ１）に依存しない。
さらに、図３２（Ｅ）に示す次の１フレーム期間における初期化期間では、第５のスイ
ッチ３１０３をオフとし、第２のスイッチ３１１２、第３のスイッチ３１１３、第４のス
イッチ３１１４及び第６のスイッチ３１０４をオンとする。このとき、第２のトランジス
タ３１０２の第１の電極はソース電極となり、その電位は第２の電位供給線３１２３と等
しくなるためＶ１−Ｖｔｈ−αとなる。一方、ゲート電極の電位はＶ１となる。よって、
第２のトランジスタ３１０２のゲート・ソース間電圧ＶｇｓはＶｔｈ＋αとなり、第２の
トランジスタ３１０２は導通状態となる。そして、第２のトランジスタ３１０２のゲート
電極と第１の電極との間に設けられた容量素子３１１５にＶｔｈ＋αが保持される。なお
、第４のスイッチ３１１４をオンとした場合について説明したが、オフとしても良い。
次に、図３２（Ｆ）に示すしきい値書き込み期間では、第３のスイッチ３１１３をオフ
とする。そのため、第２のトランジスタ３１０２の第１の電極即ちソース電極の電位は次
第に上昇しＶ１−Ｖｔｈ２となったところ、つまり第２のトランジスタ３１０２のゲート
・ソース間電圧Ｖｇｓがしきい値電圧（Ｖｔｈ２）となったところで、第２のトランジス
タ３１０２は非導通状態となる。よって、容量素子３１１５に保持される電圧はＶｔｈ２
となる。
その後の図３２（Ｇ）に示すデータ書き込み期間においては、第２のスイッチ３１１２
及び第４のスイッチ３１１４をオフとした後、第１のスイッチ３１１１をオンとし、信号
線３１１７より輝度データに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。なお、第４の
スイッチ３１１４をオフにすることにより、第２のトランジスタ３１０２を非導通状態に
保つことができる。そのため、データ書き込み時の電源線３１２４から供給される電流に
よる、容量素子３１１５の第２の電極の電位の変動を抑制することができる。よって、こ
のときに、容量素子３１１５に保持される電圧Ｖｃｓは、Ｖｔｈ２＋Ｖｄａｔａとなる。
次に、図３２（Ｈ）に示す発光期間では、第１のスイッチ３１１１をオフとし、第４の
スイッチ３１１４をオンとする。このとき、第２のトランジスタ３１０２のゲート・ソー
ス間電圧はＶｇｓ＝Ｖｔｈ２＋Ｖｄａｔａとなり、第２のトランジスタ３１０２が導通状
態になる。よって、輝度データに応じた電流が第２のトランジスタ３１０２及び発光素子
３１１６に流れ、発光素子３１１６が発光する。
また、第２のトランジスタ３１０２の動作領域が飽和領域、線形領域のいずれの場合に
おいても、発光素子３１１６に流れる電流はしきい値電圧（Ｖｔｈ２）に依存しない。
よって、第１のトランジスタ３１０１、第２のトランジスタ３１０２のいずれのトラン
ジスタを用いて発光素子に供給する電流を制御してもトランジスタのしきい値電圧のばら
つきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子３１
１６に供給することができる。なお、第１のトランジスタ３１０１、第２のトランジスタ
３１０２を切り替えて用いることにより一つのトランジスタに加わる負荷を軽くすること
によりトランジスタの経時的なしきい値の変化を小さいものとすることができる。
以上のことから、第１のトランジスタ３１０１、第２のトランジスタ３１０２のしきい
値電圧に起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定
とするため消費電力を低くすることが可能である。
さらに、第１のトランジスタ３１０１、第２のトランジスタ３１０２を飽和領域で動作
させた場合においては、発光素子３１１６の劣化による各々のトランジスタに流れる電流
のばらつきも抑制できる。
なお、第１のトランジスタ３１０１、第２のトランジスタ３１０２を飽和領域で動作さ
せた場合、これらトランジスタのチャネル長Ｌは長い方がより好ましい。
また、初期化期間において発光素子３１１６に逆方向のバイアス電圧を印加しているた
め、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる
。よって、発光素子の寿命を延ばすことができる。
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制する
ことができるため、そのトランジスタによって制御された電流の供給先は特に限定されな
い。そのため、図３１に示した発光素子３１１６は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ
素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなど
を適用することができる。
また、第１のトランジスタ３１０１、第２のトランジスタ３１０２は発光素子３１１６
に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定さ
れない。そのため、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコ
ンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基
板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トラン
ジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジ
スタ、その他のトランジスタを適用することができる。
第１のスイッチ３１１１は画素の階調に従った信号を容量素子に入力するタイミングを
選択するものであり、第２のスイッチ３１１２は第１のトランジスタ３１０１もしくは第
２のトランジスタ３１０２のゲート電極に所定の電位を与えるタイミングを選択するもの
であり、第３のスイッチ３１１３は容量素子３１１５に書き込まれた電位を初期化するた
めの所定の電位を与えるタイミングを選択するものであり、第４のスイッチは第１のトラ
ンジスタ３１０１もしくは第２のトランジスタ３１０２のゲート電極と容量素子３１１５
との接続を遮断するためのものである。そのため、第１のスイッチ３１１１、第２のスイ
ッチ３１１２、第３のスイッチ３１１３、第４のスイッチ３１１４は、上記機能を有して
いれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組
み合わせた論理回路でもよい。また、第５のスイッチ３１０３及び第６のスイッチ３１０
４についても特に限定されず、たとえばトランジスタやダイオードでもよいし、それらを
組み合わせた論理回路でもよい。
第１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、第４の
スイッチ３１１４、第５のスイッチ３１０３、第６のスイッチ３１０４にＮチャネル型の
トランジスタを用いた場合、Ｎチャネル型のトランジスタのみで画素を構成することがで
きるため、製造工程の簡略化を図ることができる。また、画素を構成するトランジスタの
半導体層にアモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともい
う）などの非晶質半導体を用いることができる。例えば、アモルファス半導体としてアモ
ルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。これら非晶質半導体を用いることによ
り、さらに製造工程の簡略化が可能である。したがって、製造コストの削減や歩留まりの
向上を図ることができる。
なお、第１のスイッチ３１１１、第２のスイッチ３１１２、第３のスイッチ３１１３、
第４のスイッチ３１１４、第５のスイッチ３１０３、第６のスイッチ３１０４にトランジ
スタを用いた場合、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電
流が少ないトランジスタを用いることが望ましい。
また、第１のトランジスタ３１０１と第５のスイッチ３１０３及び第２のトランジスタ
３１０２と第６のスイッチ３１０４は、図３７に示すようにそれぞれ入れ替わっていても
良い。つまり、第１のトランジスタ３１０１及び第２のトランジスタ３１０２の第１の電
極は容量素子３１１５を介して第１のトランジスタ３１０１及び第２のトランジスタ３１
０２のゲート電極に接続されている。また、第１のトランジスタ３１０１の第２の電極は
第５のスイッチ３１０３を介して電源線３１２４と接続され、第２のトランジスタ３１０
２の第２の電極は第６のスイッチ３１０４を介して電源線３１２４と接続されている。
また、図３１及び図３７ではトランジスタとスイッチをセットにして、つまり第１のト
ランジスタ３１０１と第５のスイッチ３１０３、第２のトランジスタ３１０２と第６のス
イッチ３１０４をセットにして並列数が２の場合について記載したが、並列に配置する数
は特に限定されない。
なお、第４のスイッチ３１１４は、ノード３１３０と第１のトランジスタ３１０１及び
第２のトランジスタ３１０２のゲート電極との間に接続されたものに限らず、ノード３１
３０とノード３１３１との間やノード３１３３とノード３１３２との間に接続されていて
もよい。
また、図３８に示すように第４のスイッチ３１１４は特に設けなくてもよい。本実施形
態に示した画素では、第５のスイッチ３１０３及び第６のスイッチ３１０４の両方をデー
タ書き込み期間にオフさせることにより、第４のスイッチ３１１４を有さなくても電源線
３１２４からノード３１３３に供給される電流を遮断することができる。よって、容量素
子３１１５の第２の電極の電位の変動を抑制することができるため、特に第４のスイッチ
３１１４を必要とすることなく容量素子３１１５にＶｔｈ１＋ＶｄａｔａもしくはＶｔｈ
２＋Ｖｄａｔａの電圧を保持させることが可能である。したがって、輝度データに応じた
より正確な電流を発光素子３１１６に供給することができる。もちろん、図３１に示すよ
うな第５のスイッチ３１０３及び第６のスイッチ３１０４がそれぞれ第１のトランジスタ
３１０１、第２のトランジスタ３１０２の第１の電極とノード３１３３との間に接続され
ている際にも同様のことが言える。
また、発光期間において第５のスイッチ３１０３及び第６のスイッチ３１０４の両方を
オフさせることにより、強制的に非発光状態を作ることも可能である。このような動作に
よって、発光期間を自由に設定することができる。また、黒表示を挿入することで、残像
を見えにくくし、動画特性の向上を図ることも可能である。
また、図９の表示装置に本実施形態で示した画素を適用することで、実施の形態１と同
様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を
設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能で
あるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大
きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少なくデュ
ーティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
なお、実施の形態４と同様、第２の電位供給線３１２３は他の行の配線と共有すること
ができる。また、第１のトランジスタ３１０１及び第２のトランジスタ３１０１のそれぞ
れに、トランジスタが直列に接続されたマルチゲート型トランジスタや並列に配置された
トランジスタを用いても良い。これらに限らず、本実施の形態は、実施の形態１乃至５に
示した画素構成に適用することが可能である。
（実施の形態７）
本実施形態では、発光素子に供給する電流値を制御するトランジスタにＰチャネル型ト
ランジスタを適用した場合について図３９を用いて説明する。
図３９に示す画素は、トランジスタ３９１０、第１のスイッチ３９１１、第２のスイッ
チ３９１２、第３のスイッチ３９１３、第４のスイッチ３９１４、容量素子３９１５、発
光素子３９１６を有する。なお、画素は、信号線３９１７、第１の走査線３９１８、第２
の走査線３９１９、第３の走査線３９２０、第４の走査線３９２１、第１の電位供給線３
９２２、第２の電位供給線３９２３及び電源線３９２４に接続されている。本実施の形態
において、トランジスタ３９１０はＰチャネル型トランジスタとし、そのゲート・ソース
間電圧の絶対値（｜Ｖｇｓ｜）がしきい値電圧（｜Ｖｔｈ｜）を上回ったとき（Ｖｇｓが
Ｖｔｈを下回ったとき）、導通状態になるものとする。また、発光素子３９１６の画素電
極は陰極、対向電極３９２５は陽極とする。なお、トランジスタのゲート・ソース間電圧
の絶対値を｜Ｖｇｓ｜、しきい値電圧の絶対値を｜Ｖｔｈ｜と記し、電源線３９２４、第
１の電位供給線３９２２、第２の電位供給線３９２３及び信号線３９１７を、それぞれ第
１の配線、第２の配線、第３の配線、第４の配線とも呼ぶ。
トランジスタ３９１０の第１の電極（ソース電極及びドレイン電極の一方）は、発光素
子３９１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は
電源線３９２４に接続され、ゲート電極は第４のスイッチ３９１４及び第２のスイッチ３
９１２を介して第１の電位供給線３９２２と接続されている。なお、第４のスイッチ３９
１４は、トランジスタ３９１０のゲート電極と第２のスイッチ３９１２の間に接続されて
いる。また、第４のスイッチ３９１４と第２のスイッチ３９１２との接続箇所をノード３
９３０とすると、ノード３９３０は第１のスイッチ３９１１を介して信号線３９１７と接
続されている。また、トランジスタ３９１０の第１の電極は第３のスイッチ３９１３を介
して第２の電位供給線３９２３とも接続されている。
さらに、ノード３９３０とトランジスタ３９１０第１の電極との間に容量素子３９１５
が接続されている。つまり、容量素子３９１５の第１の電極が第４のスイッチ３９１４を
介しトランジスタ３９１０のゲート電極に、第２の電極がトランジスタ３９１０の第１の
電極に接続されている。容量素子３９１５は、配線、半導体層や電極によって絶縁膜を挟
むことで形成しても良いし、場合によってはトランジスタ３９１０のゲート容量を用いて
省略することもできる。また、ノード３９３０と、第１のスイッチ３９１１と容量素子３
９１５の第１の電極とが接続されている配線との接続箇所をノード３９３１とし、トラン
ジスタ３９１０の第１の電極と、容量素子３９１５の第２の電極と発光素子３９１６の画
素電極とが接続されている配線との接続箇所をノード３９３２とする。
なお、第１の走査線３９１８、第２の走査線３９１９、第３の走査線３９２０、第４の
走査線３９２１に信号を入力することにより、それぞれ第１のスイッチ３９１１、第２の
スイッチ３９１２、第３のスイッチ３９１３、第４のスイッチ３９１４のオンオフが制御
される。
信号線３９１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データ
に応じた電位が入力される。
次に、図３９で示した画素の動作について図４０のタイミングチャート及び図４１を用
いて説明する。なお、図４０において１画面分の画像を表示する期間に相当する１フレー
ム期間は、初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割
される。また、初期化期間、しきい値書き込み期間、データ書き込み期間をまとめてアド
レス期間と呼ぶ。１フレーム期間は特に限定はないが、画像をみる人がちらつき（フリッ
カ）を感じないように少なくとも１／６０秒以下とすることが好ましい。
なお、発光素子３９１６の対向電極３９２５及び第１の電位供給線３９２２にはＶ１の
電位が、第２の電位供給線３９２３にはＶ１＋｜Ｖｔｈ｜＋α（α：任意の正の数）の電
位が入力される。また、電源線３９２４には、Ｖ２の電位が入力される。
ここでは動作を説明するために、発光素子３９１６の対向電極３９２５の電位は、第１
の電位供給線３９２２の電位と同じであるとしたが、発光素子３９１６が発光するために
少なくとも必要とする電位差をＶＥＬとすると、対向電極３９２５の電位はＶ１＋｜Ｖｔ
ｈ｜＋α＋ＶＥＬの電位より低い値であれば良い。また、電源線３９２４の電位Ｖ２は、
対向電極３９２５の電位から発光素子３９１６が発光するために少なくとも必要とする電
位差（ＶＥＬ）を引いた値より小さい値であれば良いが、説明上ここでは対向電極３９２
５の電位をＶ１としたため、Ｖ２はＶ１―ＶＥＬより小さい値であれば良いということに
なる。
まず、図４０（Ａ）及び図４１（Ａ）に示すように初期化期間では、第１のスイッチ３
９１１をオフとし、第２のスイッチ３９１２、第３のスイッチ３９１３及び第４のスイッ
チ３９１４をオンとする。このとき、トランジスタ３９１０の第１の電極はソース電極と
なり、その電位は第２の電位供給線３９２３と等しくなるためＶ１＋｜Ｖｔｈ｜＋αとな
る。一方、ゲート電極の電位はＶ１となる。よって、トランジスタ３９１０のゲート・ソ
ース間電圧の絶対値｜Ｖｇｓ｜は｜Ｖｔｈ｜＋αとなり、トランジスタ３９１０は導通状
態となる。そして、トランジスタ３９１０のゲート電極と第１の電極との間に設けられた
容量素子３９１５に｜Ｖｔｈ｜＋αが保持される。なお、第４のスイッチ３９１４をオン
とした場合について説明したが、オフとしても良い。
次に、図４０（Ｂ）及び図４１（Ｂ）に示すしきい値書き込み期間では、第３のスイッ
チ３９１３をオフとする。そのため、トランジスタ３９１０の第１の電極即ちソース電極
の電位は次第に下降しＶ１＋｜Ｖｔｈ｜となったところで、トランジスタ３９１０は非導
通状態となる。よって、容量素子３９１５に保持される電圧は｜Ｖｔｈ｜となる。
その後の図４０（Ｃ）及び図４１（Ｃ）に示すデータ書き込み期間においては、第２の
スイッチ３９１２及び第４のスイッチ３９１４をオフとした後、第１のスイッチ３９１１
をオンとし、信号線３９１７より輝度データに応じた電位（Ｖ１−Ｖｄａｔａ）を入力す
る。なお、第４のスイッチ３９１４をオフにすることにより、トランジスタ３９１０を非
導通状態に保つことができる。そのため、データ書き込み時の電源線３９２４から供給さ
れる電流による、容量素子３９１５の第２の電極の電位の変動を抑制することができる。
よって、このとき容量素子３９１５に保持される電圧Ｖｃｓは、容量素子３９１５及び発
光素子３９１６の静電容量をそれぞれＣ１、Ｃ２とすると式（５）のように表すことがで
きる。
Figure 0006280604
ただし、発光素子３９１６は容量素子３９１５に比べ膜厚が薄いうえ電極面積が大きい
ため、Ｃ２＞＞Ｃ１となる。よって、Ｃ２／（Ｃ１＋Ｃ２）≒１より容量素子３９１５に
保持される電圧Ｖｃｓは式（６）となる。なお、次の発光期間において発光素子３９１６
を非発光としたい場合には、Ｖｄａｔａ≦０の電位を入力する。
Figure 0006280604
次に、図４０（Ｄ）及び図４１（Ｄ）に示す発光期間では、第１のスイッチ３９１１を
オフとし、第４のスイッチ３９１４をオンとする。このとき、トランジスタ３９１０のゲ
ート・ソース間電圧はＶｇｓ＝−Ｖｄａｔａ−｜Ｖｔｈ｜となり、トランジスタ３９１０
が導通状態になる。よって、輝度データに応じた電流がトランジスタ３９１０及び発光素
子３９１６に流れ、発光素子３９１６が発光する。
なお、発光素子に流れる電流Ｉは、トランジスタ３９１０を飽和領域で動作させた場合
、式（７）で表される。
Figure 0006280604
トランジスタ３９１０はＰチャネル型のトランジスタであるため、Ｖｔｈ＜０である。
よって、式（７）は式（８）に変形できる。
Figure 0006280604
また、トランジスタ３９１０を線形領域で動作させた場合、発光素子に流れる電流Ｉは
式（９）で表される。
Figure 0006280604
Ｖｔｈ＜０より、式（９）は式（１０）に変形できる。
Figure 0006280604
ここで、Ｗはトランジスタ３９１０のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏ
ｘは蓄積容量を指す。
式（８）及び式（１０）より、トランジスタ３９１０の動作領域が飽和領域、線形領域
のいずれの場合においても、発光素子３９１６に流れる電流は、トランジスタ３９１０の
しきい値電圧（Ｖｔｈ）に依存しない。よって、トランジスタ３９１０のしきい値電圧の
ばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子
３９１６に供給することができる。
以上のことから、トランジスタ３９１０のしきい値電圧のばらつきに起因した輝度のば
らつきを抑制することができる。また、対向電極の電位を一定として動作させるため消費
電力を低くすることが可能である。
さらに、トランジスタ３９１０を飽和領域で動作させた場合においては、発光素子３９
１６の劣化による輝度のばらつきも抑制できる。発光素子３９１６が劣化すると、発光素
子３９１６のＶＥＬは増大し、トランジスタ３９１０の第１の電極、即ちソース電極の電
位は減少する。このとき、トランジスタ３９１０のソース電極は容量素子３９１５の第２
の電極に、トランジスタ３９１０のゲート電極は容量素子３９１５の第１の電極に接続さ
れており、なおかつゲート電極側は浮遊状態となっている。そのため、ソース電位の減少
に伴い、同じ電位だけトランジスタ３９１０のゲート電位も減少する。よって、トランジ
スタ３９１０のＶｇｓは変化しないため、たとえ発光素子が劣化してもトランジスタ３９
１０及び発光素子３９１６に流れる電流に影響しない。なお、式（８）においても発光素
子に流れる電流Ｉはソース電位やドレイン電位に依存しないことがわかる。
よって、トランジスタ３９１０を飽和領域で動作させた場合においては、トランジスタ
３９１０のしきい値電圧のばらつき及び発光素子３９１６の劣化に起因したトランジスタ
３９１０に流れる電流のばらつきを抑制することができる。
なお、トランジスタ３９１０を飽和領域で動作させた場合、降伏現象やチャネル長変調
による電流量の増加を抑制するために、トランジスタ３９１０のチャネル長Ｌは長い方が
より好ましい。
また、初期化期間において発光素子３９１６に逆方向のバイアス電圧を印加しているた
め、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる
。よって、発光素子の寿命を延ばすことができる。
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制する
ことができるため、そのトランジスタによって制御された電流の供給先は特に限定されな
い。そのため、図３９に示した発光素子３９１６は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ
素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなど
を適用することができる。
また、トランジスタ３９１０は発光素子３９１６に供給する電流値を制御する機能を有
していれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を
用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単
結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるト
ランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有
機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用す
ることができる。
第１のスイッチ３９１１は画素の階調に従った信号を容量素子に入力するタイミングを
選択し、トランジスタ３９１０のゲート電極に供給する信号を制御するものであり、第２
のスイッチ３９１２はトランジスタ３９１０のゲート電極に所定の電位を与えるタイミン
グを選択し、トランジスタ３９１０のゲート電極に所定の電位を供給するか否かを制御す
るものであり、第３のスイッチ３９１３は容量素子３９１５に書き込まれた電位を初期化
するための所定の電位を与えるタイミングを選択したり、トランジスタ３９１０の第１の
電極の電位を高くするものである。なお、第４のスイッチはトランジスタ３９１０のゲー
ト電極と容量素子３９１５とを接続するか否かを制御するものである。そのため、第１の
スイッチ３９１１、第２のスイッチ３９１２、第３のスイッチ３９１３、第４のスイッチ
３９１４は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダイ
オードでもよいし、それらを組み合わせた論理回路でもよい。
なお、トランジスタを用いた場合、トランジスタの極性（導電型）は特に限定されない
。ただし、オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少ないト
ランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているものな
どがある。また、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチに
してもよい。
たとえば、第１のスイッチ３９１１、第２のスイッチ３９１２、第３のスイッチ３９１
３、第４のスイッチ３９１４にＰチャネル型のトランジスタを適用した場合、それぞれの
スイッチのオンオフを制御する走査線にはオンさせたいときにはＬレベルの信号が、オフ
させたいときにはＨレベルの信号が入力される。
この場合、Ｐチャネル型のトランジスタのみで画素を構成することができるため、製造
工程の簡略化を図ることができる。
さらに、図９の表示装置に本実施形態で示した画素を適用することでき、実施の形態１
と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時
期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可
能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常
に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少なく
デューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
なお、本実施形態は、その他の実施の形態に示した画素構成とも自由に組み合わせるこ
とができる。例えば、第４のスイッチ３９１４がノード３９３０とノード３９３１との間
やトランジスタ３９１０の第１の電極とノード３９３２との間に接続されている場合や、
トランジスタ３９１０の第２の電極が第４のスイッチ３９１４を介して電源線３９２４と
接続されている場合などがある。また、実施の形態２に示したように第４のスイッチを設
けない画素であっても良い。これらに限らず、トランジスタ３９１０は、他の実施形態に
示した画素にも適用することが可能である。
（実施の形態８）
本実施形態では、本発明の画素の部分断面図の一形態について図１７を用いて説明する
。なお、本実施形態における部分断面図に示されているトランジスタは、発光素子に供給
する電流値を制御する機能を有するトランジスタである。
まず、絶縁表面を有する基板１７１１上に下地膜１７１２を形成する。絶縁表面を有す
る基板１７１１としては、ガラス基板、石英基板、プラスチック基板（ポリイミド、アク
リル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテル
スルホン等）、セラミックス基板等の絶縁性基板の他、金属基板（タンタル、タングステ
ン、モリブデン等）や半導体基板等の表面に絶縁膜を形成したものも用いることができる
。ただし、少なくともプロセス中に発生する熱に耐えうる基板を使用する必要がある。
下地膜１７１２としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮ
ｙ）等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。なお、下地
膜１７１２は、スパッタ法、ＣＶＤ法等を用いて形成すればよい。本実施形態では下地膜
１７１２を単層としているが、もちろん２以上の複数層でも構わない。
次に、下地膜１７１２上にトランジスタ１７１３を形成する。トランジスタ１７１３は
、少なくとも半導体層１７１４と、半導体層１７１４上に形成されたゲート絶縁膜１７１
５と、半導体層１７１４上にゲート絶縁膜１７１５を介して形成されたゲート電極１７１
６から構成されており、半導体層１７１４は、ソース領域及びドレイン領域を有する。
半導体層１７１４は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）の他、シリコン、シリコ
ン・ゲルマニウム（ＳｉＧｅ）等を主成分とする非晶質半導体、非晶質状態と結晶状態と
が混在したセミアモルファス半導体、及び非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶
粒を観察することができる微結晶半導体から選ばれたいずれかの非結晶性状態を有する膜
（即ち、非結晶性半導体膜）やポリシリコン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用い
ることができる。なお、０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶状
態はいわゆるマイクロクリスタルと呼ばれている。なお、半導体層１７１４に非結晶性半
導体膜を用いる場合には、スパッタ法、ＣＶＤ法等を用いて形成すれば良く、結晶性半導
体膜を用いる場合には、例えば非結晶性半導体膜を形成した後さらに結晶化すれば良い。
また、必要があればトランジスタのしきい値を制御するために上記主成分の他に、微量な
不純物元素（リン、ヒ素、ボロン等）が含まれていても良い。
次に、半導体層１７１４を覆ってゲート絶縁膜１７１５を形成する。ゲート絶縁膜１７
１５には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いて単層または複数の膜
を積層させて形成する。なお、成膜方法には、ＣＶＤ法、スパッタ法等を用いることがで
きる。
続いて、半導体層１７１４の上方にゲート絶縁膜１７１５を介してそれぞれゲート電極
１７１６を形成する。ゲート電極１７１６は単層で形成してもよいし、複数の金属膜を積
層して形成してもよい。なお、ゲート電極は、タンタル（Ｔａ）、タングステン（Ｗ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃ
ｒ）等から選ばれた金属元素の他にも、前記元素を主成分とする合金材料若しくは化合物
材料で形成することができる。例えば、第１の導電層として窒化タンタル（ＴａＮ）を用
い、第２の導電層としてタングステン（Ｗ）を用いた、第１の導電膜と第２の導電膜から
なるゲート電極としてもよい。
次に、ゲート電極１７１６またはレジストを形成しパターニングしたものをマスクとし
て用い、半導体層１７１４にｎ型またはｐ型の導電性を付与する不純物を選択的に添加す
る。このようにして、半導体層１７１４に、チャネル形成領域および不純物領域（ソース
領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域を含む）が形成される。また、添加され
る不純物元素の導電型によりＮチャネル型トランジスタ、またはＰチャネル型トランジス
タとを区別して作製することができる。
なお、図１７は、ＬＤＤ領域１７２０を自己整合的に作製するために、ゲート電極１７
１６を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸
化窒化シリコン膜を形成した後、エッチバックしてサイドウォール１７１７を形成する。
その後、半導体層１７１４に導電性を付与する不純物を添加することにより、ソース領域
１７１８、ドレイン領域１７１９及びＬＤＤ領域１７２０を形成することができる。その
ため、ＬＤＤ領域１７２０はサイドウォール１７１７の下部に位置する。なお、サイドウ
ォール１７１７は、ＬＤＤ領域１７２０を自己整合的に形成するために設けるのであって
、必ずしも設けなくともよい。なお、導電性を付与する不純物としてはリン、ヒ素、ボロ
ン等が用いられる。
次に、ゲート電極１７１６を覆って、第１の層間絶縁膜１７３０として第１の絶縁膜１
７２１、第２の絶縁膜１７２２を積層し形成する。第１の絶縁膜１７２１、第２の絶縁膜
１７２２としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮｙ）等の
無機絶縁膜、もしくは低誘電率の有機樹脂膜（感光性や非感光性の有機樹脂膜）を用いる
ことができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサンは、シリコ
ン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料であり、置換基としては、
有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基にフルオロ基
を含んでいても良い。
なお、第１の絶縁膜１７２１、第２の絶縁膜１７２２に同一材料の絶縁膜を用いても良
い。本実施形態では第１の層間絶縁膜１７３０を２層の積層構造としたが、１層としても
良いし、３層以上の積層構造としても良い。
なお、第１の絶縁膜１７２１、第２の絶縁膜１７２２は、スパッタ法、ＣＶＤ法、スピ
ンコーティング法等を用いて形成すればよく、有機樹脂膜やシロキサンを含む膜を用いる
場合には塗布法を用いて形成すればよい。
その後、第１の層間絶縁膜１７３０上にソース電極及びドレイン電極１７２３を形成す
る。なお、ソース電極及びドレイン電極１７２３は、それぞれコンタクトホールを介して
ソース領域１７１８、ドレイン領域１７１９に接続されている。
なお、ソース電極及びドレイン電極１７２３は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）
、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウ
ム（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデ
ン（Ｍｏ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、珪素（
Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）等の金属又は
その合金、若しくはその金属窒化物、又はこれらの積層膜を用いることができる。
次に、ソース電極及びドレイン電極１７２３を覆って第２の層間絶縁膜１７３１を形成
する。第２の層間絶縁膜１７３１としては、無機絶縁膜や、樹脂膜、又はこれらの積層を
用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又
はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド
、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第２の層間絶縁膜１７３１上には画素電極１７２４を形成する。次に、画素電極１７２
４の端部を覆うように絶縁物１７２５を形成する。絶縁物１７２５は、後に形成される発
光物質を含む層１７２６の成膜を良好なものとするため、絶縁物１７２５の上端部または
下端部が曲率を有する曲面となるように形成することが好ましい。例えば、絶縁物１７２
５の材料としてポジ型の感光性アクリルを用いた場合、絶縁物１７２５の上端部のみに曲
率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１
７２５として、感光性の光によってエッチャントに不溶解性となるネガ型、あるいは光に
よってエッチャントに溶解性となるポジ型のいずれも使用することができる。さらには、
絶縁物１７２５の材料として有機物に限らず酸化珪素、酸窒化珪素等の無機物も用いるこ
とできる。
次に、画素電極１７２４及び絶縁物１７２５上に発光物質を含む層１７２６及び対向電
極１７２７を形成する。
なお、画素電極１７２４と対向電極１７２７とにより発光物質を含む層１７２６が挟ま
れた領域では発光素子１７２８が形成されている。
次に、発光素子１７２８の詳細について図１８を用いて説明する。なお、図１７におけ
る画素電極１７２４及び対向電極１７２７は、それぞれ図１８の画素電極１８０１、対向
電極１８０２に相当する。また、図１８（ａ）においては、画素電極を陽極、対向電極を
陰極とする。
図１８（ａ）に示すように、画素電極１８０１と対向電極１８０２との間には、発光層
１８１３の他、正孔注入層１８１１、正孔輸送層１８１２、電子輸送層１８１４、電子注
入層１８１５等も設けられている。これらの層は、画素電極１８０１の電位が対向電極１
８０２の電位よりも高くなるように電圧を印加したときに、画素電極１８０１側から正孔
が注入され対向電極１８０２側から電子が注入されるように積層されている。
このような発光素子において、画素電極１８０１から注入された正孔と、対向電極１８
０２から注入された電子とは、発光層１８１３において再結合し、発光物質を励起状態に
する。そして、励起状態の発光物質が基底状態に戻るときに発光する。なお、発光物質と
は、ルミネセンス（エレクトロルミネセンス）が得られる物質であれば良い。
発光層１８１３を形成する物質について特に限定はなく、発光物質のみから形成された
層であっても良いが、濃度消光を生じる場合には発光物質が有するエネルギーギャップよ
りも大きいエネルギーギャップを有する物質（ホスト）からなる層中に発光物質が分散す
るように混合された層であることが好ましい。これによって、発光物質の濃度消光を防ぐ
ことができる。なお、エネルギーギャップとは最低空分子軌道（ＬＵＭＯ：Ｌｏｗｅｓｔ
Ｕｎｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位と最高被占分子軌
道（ＨＯＭＯ：Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａ
ｌ）準位とのエネルギー差をいう。
また、発光物質についても特に限定はなく、所望の発光波長の発光をし得る物質を用い
ればよい。例えば、赤色系の発光を得たいときには、４−ジシアノメチレン−２−イソプ
ロピル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル
］−４Ｈ−ピラン（略称：ＤＣＪＴＩ）、４−ジシアノメチレン−２−メチル−６−［２
−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン
（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔｅｒｔ−ブチル−６−［２−（１，
１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：
ＤＣＪＴＢ）やペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキ
シ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン等、６
００ｎｍから６８０ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いるこ
とができる。また、緑色系の発光を得たいときは、Ｎ，Ｎ’−ジメチルキナクリドン（略
称：ＤＭＱｄ）、クマリン６やクマリン５４５Ｔ、トリス（８−キノリノラト）アルミニ
ウム（略称：Ａｌｑ）、Ｎ，Ｎ’−ジフェニルキナクリドン（略称：ＤＰＱｄ）等、５０
０ｎｍから５５０ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いること
ができる。また、青色系の発光を得たいときは、９，１０−ビス（２−ナフチル）−ｔｅ
ｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、９，９’−ビアントリル、９，１
０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アント
ラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノ
ラト−ガリウム（ＢＧａｑ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフ
ェノラト−アルミニウム（ＢＡｌｑ）等、４２０ｎｍから５００ｎｍに発光スペクトルの
ピークを有する発光を呈する物質を用いることができる。
発光物質を分散状態にするために用いる物質についても特に限定はなく、例えば、９，
１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ
）等のアントラセン誘導体、または４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略
称：ＣＢＰ）等のカルバゾール誘導体の他、ビス［２−（２−ヒドロキシフェニル）ピリ
ジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキ
サゾラト］亜鉛（略称：ＺｎＢＯＸ）等の金属錯体等を用いることができる。
画素電極１８０１を形成する陽極材料は特に限定はされないが、仕事関数の大きい（仕
事関数４．０ｅＶ以上）金属、合金、電気伝導性化合物、及びこれらの混合物などを用い
ることが好ましい。このような陽極材料の具体例としては、金属材料の酸化物として、イ
ンジウム錫酸化物（略称：ＩＴＯ）、酸化珪素を含有するＩＴＯ、酸化インジウムに２〜
２０［ｗｔ％］の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成されるインジウ
ム亜鉛酸化物（略称：ＩＺＯ）の他、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タ
ングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ
）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（例えば、ＴｉＮ）等を
挙げることができる。
一方、対向電極１８０２を形成する物質としては、仕事関数の小さい（仕事関数３．８
ｅＶ以下）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることができ
る。このような陰極材料の具体例としては、周期表の１族または２族に属する元素、すな
わちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属またはマグネシウム（Ｍｇ）
、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、及びこれらを含
む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）が挙げられる。また、対向電極１８０２と発光層１８
１３との間に、電子注入性に優れた層を当該対向電極と積層して設けることにより、仕事
関数の大小に関わらず、Ａｌ、Ａｇ、ＩＴＯや酸化珪素を含有するＩＴＯ等の画素電極１
８０１の材料として挙げた材料も含めた様々な導電性材料を対向電極１８０２として用い
ることができる。また、後述する電子注入層１８１５に、特に電子を注入する機能に優れ
た材料を用いることにより同様の効果を得ることができる。
なお、発光した光を外部に取り出すために、画素電極１８０１と対向電極１８０２のい
ずれか一方または両方がＩＴＯ等の透明電極、または可視光が透過出来るような数〜数十
ｎｍの厚さで形成された電極であることが好ましい。
画素電極１８０１と発光層１８１３との間には、図１８（ａ）に示すように正孔輸送層
１８１２を有する。正孔輸送層とは、画素電極１８０１から注入された正孔を発光層１８
１３へ輸送する機能を有する層である。このように、正孔輸送層１８１２を設け、画素電
極１８０１と発光層１８１３とを離すことによって、発光が金属に起因して消光すること
を防ぐことができる。
なお、正孔輸送層１８１２には、正孔輸送性の高い物質を用いて形成することが好まし
く、特に１×１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質を用いて形成すること
が好ましい。なお、正孔輸送性の高い物質とは、電子よりも正孔の移動度が高い物質をい
う。正孔輸送層１８１２を形成するのに用いることができる物質の具体例としては、４，
４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）
、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略
称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルア
ミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−
Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、４，４’−ビス｛Ｎ
−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニ
ル（略称：ＤＮＴＰＤ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベン
ゼン（略称：ｍ−ＭＴＤＡＢ）、４，４’，４’’−トリス（Ｎ−カルバゾリル）トリフ
ェニルアミン（略称：ＴＣＴＡ）、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニ
ン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等が挙げられる。ま
た、正孔輸送層１８１２は、以上に述べた物質から成る層を二以上組み合わせて形成した
多層構造の層であってもよい。
また、対向電極１８０２と発光層１８１３との間には、図１８（ａ）に示すように電子
輸送層１８１４を有していてもよい。ここで、電子輸送層とは、対向電極１８０２から注
入された電子を発光層１８１３へ輸送する機能を有する層である。このように、電子輸送
層１８１４を設け、対向電極１８０２と発光層１８１３とを離すことによって、発光が金
属に起因して消光することを防ぐことができる。
電子輸送層１８１４について特に限定はなく、トリス（８−キノリノラト）アルミニウ
ム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａ
ｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：Ｂ
ｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミ
ニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯
体等によって形成されたものを用いることができる。この他、ビス［２−（２−ヒドロキ
シフェニル）−ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２
−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオ
キサゾール系、チアゾール系配位子を有する金属錯体等によって形成されたものであって
もよい。また、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１
，３，４−オキサジアゾール（略称：ＰＢＤ）や、１，３−ビス［５−（ｐ−ｔｅｒｔ−
ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ
−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリ
ル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニ
ル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾ
ール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュ
プロイン（略称：ＢＣＰ）等を用いて形成されたものであってもよい。電子輸送層１８１
４は、以上に記載したような正孔の移動度よりも電子の移動度が高い物質を用いて形成す
ることが好ましい。また、電子輸送層１８１４は、１０−６ｃｍ２／Ｖｓ以上の電子移動
度を有する物質を用いて形成することがより好ましい。なお、電子輸送層１８１４は、以
上に述べた物質から成る層を二以上組み合わせて形成した多層構造であってもよい。
さらに、画素電極１８０１と正孔輸送層１８１２との間には、図１８（ａ）に示すよう
に、正孔注入層１８１１を有していてもよい。ここで、正孔注入層とは、陽極として機能
する電極から正孔輸送層１８１２へ正孔の注入を促す機能を有する層である。
正孔注入層１８１１について特に限定はなく、モリブデン酸化物（ＭｏＯｘ）やバナジ
ウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）
、マンガン酸化物（ＭｎＯｘ）等の金属酸化物によって形成されたものを用いることがで
きる。この他、フタロシアニン（略称：Ｈ２Ｐｃ）や銅フタロシアニン（ＣｕＰｃ）等の
フタロシアニン系の化合物、４，４−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ
）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）等の芳香族アミン
系の化合物、或いはポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）
水溶液（ＰＥＤＯＴ／ＰＳＳ）等の高分子等によっても正孔注入層１８１１を形成するこ
とができる。
また、前記金属酸化物と、正孔輸送性の高い物質とを混合したものを、画素電極１８０
１と正孔輸送層１８１２との間に設けても良い。このような層は、厚膜化しても駆動電圧
の上昇を伴わないため、層の膜厚を調整することでマイクロキャビティ効果や光の干渉効
果を利用した光学設計を行うことができる。そのため、色純度に優れ、視野角に依存する
色変化などが小さい高品質な発光素子を作製することができる。また、画素電極１８０１
の表面に成膜時に発生する凹凸や電極表面に残った微少な残渣の影響で画素電極１８０１
と対向電極１８０２がショートすることを防ぐ膜厚を選ぶことができる。
また、対向電極１８０２と電子輸送層１８１４との間には、図１８（ａ）に示すように
、電子注入層１８１５を有していてもよい。ここで、電子注入層とは、陰極として機能す
る電極から電子輸送層１８１４へ電子の注入を促す機能を有する層である。なお、電子輸
送層を特に設けない場合は、陰極として機能する電極と発光層との間に電子注入層を設け
、発光層への電子の注入を補助してもよい。
電子注入層１８１５について特に限定はなく、フッ化リチウム（ＬｉＦ）、フッ化セシ
ウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ２）等のようなアルカリ金属又はアルカリ土
類金属の化合物を用いて形成されたものを用いることができる。この他、Ａｌｑまたは４
，４−ビス（５−メチルベンズオキサゾル−２−イル）スチルベン（ＢｚＯｓ）等のよう
に電子輸送性の高い物質と、マグネシウムまたはリチウム等のようにアルカリ金属又はア
ルカリ土類金属とを混合したものも、電子注入層１８１５として用いることができる。
なお、正孔注入層１８１１、正孔輸送層１８１２、発光層１８１３、電子輸送層１８１
４、電子注入層１８１５は、それぞれ、蒸着法、インクジェット法、または塗布法等、い
ずれの方法で形成しても構わない。また、画素電極１８０１または対向電極１８０２につ
いても、スパッタ法または蒸着法等、いずれの方法を用いて形成しても構わない。
また、発光素子の層構造は、図１８（ａ）に記載したものに限定されず、図１８（ｂ）
に示すように陰極として機能する電極から順に作製してもよい。つまり、画素電極１８０
１を陰極とし、画素電極１８０１上に電子注入層１８１５、電子輸送層１８１４、発光層
１８１３、正孔輸送層１８１２、正孔注入層１８１１、対向電極１８０２の順で積層して
も良い。なお、対向電極１８０２は陽極として機能する。
なお、発光素子は、発光層が一層のものについて記載したが、複数の発光層を有するも
のであってもよい。複数の発光層を設け、それぞれの発光層からの発光を混合することで
、白色光を得ることができる。たとえば２層の発光層を有する発光素子の場合、第１の発
光層と第２の発光層との間には、間隔層や、正孔を発生する層及び電子を発生する層を設
けることが好ましい。このような構成により、外部に射出したそれぞれの発光は、視覚的
に混合され、白色光として視認される。よって、白色光を得ることができる。
また、発光は、図１７において画素電極１７２４または対向電極１７２７のいずれか一
方または両方を通って外部に取り出される。従って、画素電極１７２４または対向電極１
７２７のいずれか一方または両方は、透光性を有する物質で成る。
対向電極１７２７のみが透光性を有する物質からなる場合、図１９（ａ）に示すように
、発光は対向電極１７２７を通って基板と逆側から取り出される。また、画素電極１７２
４のみが透光性を有する物質からなる場合、図１９（ｂ）に示すように発光は画素電極１
７２４を通って基板側から取り出される。画素電極１７２４および対向電極１７２７がい
ずれも透光性を有する物質からなるものである場合、図１９（ｃ）に示すように、発光は
画素電極１７２４および対向電極１７２７を通って、基板側および基板と逆側の両方から
取り出される。
次に、トランジスタ１７１３に非結晶性の半導体膜を半導体層に用いた順スタガ構造の
トランジスタについて説明する。画素の部分断面図を図２０に示す。なお、図２０では、
順スタガ構造のトランジスタを記すと共に、画素が有する容量素子についても合わせて説
明する。
図２０に示すように、基板２０１１上に下地膜２０１２が形成されている。さらに下地
膜２０１２上に画素電極２０１３が形成されている。また、画素電極２０１３と同層に同
じ材料からなる第１の電極２０１４が形成されている。
さらに、下地膜２０１２上に配線２０１５及び配線２０１６が形成され、画素電極２０
１３の端部は配線２０１５で覆われている。配線２０１５及び配線２０１６の上部にＮ型
の導電型を有するＮ型半導体層２０１７及びＮ型半導体層２０１８が形成されている。ま
た、配線２０１５と配線２０１６の間であって、下地膜２０１２上に半導体層２０１９が
形成されている。そして、半導体層２０１９の一部はＮ型半導体層２０１７及びＮ型半導
体層２０１８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ
−Ｓｉ：Ｈ）等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の
半導体膜で形成されている。また、半導体層２０１９上にゲート絶縁膜２０２０が形成さ
れている。また、ゲート絶縁膜２０２０と同層の同じ材料からなる絶縁膜２０２１が第１
の電極２０１４上にも形成されている。
さらに、ゲート絶縁膜２０２０上に、ゲート電極２０２２が形成され、トランジスタ２
０２５が形成されている。また、ゲート電極２０２２と同層に同じ材料でなる第２の電極
２０２３が第１の電極２０１４上に絶縁膜２０２１を介して形成され、絶縁膜２０２１が
第１の電極２０１４と第２の電極２０２３とで挟まれた構成の容量素子２０２４が形成さ
れている。また、画素電極２０１３の端部、トランジスタ２０２５及び容量素子２０２４
を覆って、層間絶縁膜２０２６が形成されている。
層間絶縁膜２０２６及びその開口部に位置する画素電極２０１３上に発光物質を含む層
２０２７及び対向電極２０２８が形成され、発光物質を含む層２０２７が画素電極２０１
３と対向電極２０２８とで挟まれた領域で発光素子２０２９が形成されている。
また、図２０（ａ）に示す第１の電極２０１４を図２０（ｂ）に示すように配線２０１
５及び２０１６と同層の同一材料で形成し、絶縁膜２０２１が第１の電極２０３０と第２
の電極２０２３とで挟まれた構成の容量素子２０３１としても良い。また、図２０におい
て、トランジスタ２０２５にＮチャネル型トランジスタを用いたが、Ｐチャネル型トラン
ジスタでも良い。
基板２０１１、下地膜２０１２、画素電極２０１３、ゲート絶縁膜２０２０、ゲート電
極２０２２、層間絶縁膜２０２６、発光物質を含む層２０２７及び対向電極２０２８に用
いられる材料は、図１７説明した基板１７１１、下地膜１７１２、画素電極１７２４、ゲ
ート絶縁膜１７１５、ゲート電極１７１６、層間絶縁膜１７３０及び１７３１、発光物質
を含む層１７２６及び対向電極１７２７と同様の材料をそれぞれ用いることができる。ま
た、配線２０１５、配線２０１６は、図１７におけるソース電極及びドレイン電極１７２
３と同様の材料を用いれば良い。
次に、半導体層に非結晶性の半導体膜を用いたトランジスタの他の構成として、基板と
半導体層の間にゲート電極が挟まれた構造、つまり半導体層の下にゲート電極が位置する
ボトムゲート型のトランジスタを有する画素の部分断面図を図２１に示す。
基板２１１１上に下地膜２１１２が形成されている。さらに下地膜２１１２上にゲート
電極２１１３が形成されている。また、ゲート電極２１１３と同層に同じ材料からなる第
１の電極２１１４が形成されている。ゲート電極２１１３の材料には図１７におけるゲー
ト電極１７１６に使用される材料の他、リンが添加された多結晶シリコンや金属とシリコ
ンの化合物であるシリサイドでもよい。
また、ゲート電極２１１３及び第１の電極２１１４を覆うようにゲート絶縁膜２１１５
が形成されている。
ゲート絶縁膜２１１５上に、半導体層２１１６が形成されている。また、半導体層２１
１６と同層に同じ材料からなる半導体層２１１７が第１の電極２１１４上に形成されてい
る。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非晶質半導体、セ
ミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜で形成されている。
半導体層２１１６上にはＮ型の導電型を有するＮ型半導体層２１１８及びＮ型半導体層
２１１９が形成され、半導体層２１１７上にはＮ型半導体層２１２０が形成されている。
Ｎ型半導体層２１１８及びＮ型半導体層２１１９上にはそれぞれ配線２１２１、配線２
１２２が形成され、トランジスタ２１２９が形成された。また、Ｎ型半導体層２１２０上
には配線２１２１及び配線２１２２と同層の同一材料からなる導電層２１２３が形成され
、この導電層２１２３と、Ｎ型半導体層２１２０と、半導体層２１１７とで第２の電極を
構成している。なお、この第２の電極と第１の電極２１１４とでゲート絶縁膜２１１５が
挟まれた構成の容量素子２１３０が形成されている。
また、配線２１２１の一方の端部は延在し、その延在した配線２１２１上部に接して画
素電極２１２４が形成されている。
また、画素電極２１２４の端部、トランジスタ２１２９及び容量素子２１３０を覆うよ
うに絶縁物２１２５が形成されている。
画素電極２１２４及び絶縁物２１２５上には発光物質を含む層２１２６及び対向電極２
１２７が形成され、画素電極２１２４と対向電極２１２７とで発光物質を含む層２１２６
が挟まれた領域では発光素子２１２８が形成されている。
容量素子２１３０の第２の電極の一部となる半導体層２１１７及びＮ型半導体層２１２
０は特に設けなくても良い。つまり、第２の電極を導電層２１２３とし、第１の電極２１
１４と導電層２１２３とでゲート絶縁膜２１１５が挟まれた構造の容量素子としてもよい
。
また、トランジスタ２１２９にＮチャネル型トランジスタを用いたが、Ｐチャネル型ト
ランジスタでも良い。
なお、図２１（ａ）において、配線２１２１を形成する前に画素電極２１２４を形成す
ることで、図２１（ｂ）に示すような画素電極２１２４と同層の同一材料からなる第２の
電極２１３１と第１の電極２１１４とでゲート絶縁膜２１１５が挟まれた構成の容量素子
２１３２を形成することができる。
逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル
保護構造のトランジスタでも良い。次に、チャネル保護構造のトランジスタの場合につい
て図２２を用いて説明する。なお、図２２において、図２１と同様のものに関しては共通
の符号を用いて示す。
図２２（ａ）に示すチャネル保護型構造のトランジスタ２２０１は図２１（ａ）に示し
たチャネルエッチ構造のトランジスタ２１２９とは半導体層２１１６においてチャネルが
形成される領域上にエッチングのマスクとなる絶縁物２２０２が設けられている点で異な
る。
同様に、図２２（ｂ）に示すチャネル保護型構造のトランジスタ２２０１は図２１（ｂ
）に示したチャネルエッチ構造のトランジスタ２１２９とは半導体層２１１６においてチ
ャネルが形成される領域上にエッチングのマスクとなる絶縁物２２０２が設けられている
点で異なる。
本発明の画素を構成するトランジスタの半導体層に非結晶性の半導体膜を用いることで
、製造コストを削減することができる。なお、各材料には図１７において説明したものを
用いることができる。
また、トランジスタの構造や容量素子の構成は上述したものに限られず、さまざまな構
造もしくは構成のトランジスタや容量素子を用いることができる。
また、トランジスタの半導体層にはアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非晶質
半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜の他、ポリシリ
コン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用いても良い。
図２３に、半導体層に結晶性半導体膜を用いたトランジスタを有する画素の部分断面図
を示し、以下に説明する。なお、図２３に示すトランジスタ２３１８は、図２９で示した
マルチゲート型のトランジスタである。
図２３に示すように、基板２３０１上に下地膜２３０２が形成され、その上に半導体層
２３０３が形成されている。なお、半導体層２３０３は、結晶性半導体膜を所望の形状に
パターニングし形成する。
結晶性半導体膜の作製方法の一例を以下に記す。まず、基板２３０１上にスパッタ法、
ＣＶＤ法等によりアモルファスシリコン膜を成膜する。成膜材料は、アモルファスシリコ
ン膜に限定する必要はなく、非晶質半導体、セミアモルファス半導体、微結晶半導体等の
非結晶性半導体膜であれば良い。また、非晶質シリコンゲルマニウム膜などの非晶質構造
を含む化合物半導体膜を用いても良い。
そして、成膜したアモルファスシリコン膜を熱結晶化法、レーザー結晶化法、またはニ
ッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶化し、結晶性半導体膜を得る。
なお、これらの結晶化方法を組み合わせて結晶化しても良い。
熱結晶化法により結晶性半導体膜を形成する場合には、加熱炉、レーザ照射、若しくは
ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、又はこれらを組み合わせ
て用いることができる。
また、レーザー結晶化法により結晶性半導体膜を形成する場合には、連続発振型のレー
ザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を
用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレー
ザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（
Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、
Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、
Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とする
レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレ
ーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用
いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波
から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例
えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３
高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０
１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）必要である。そし
て、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３
、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ
３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａ
のうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、ま
たはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作や
モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせるこ
とも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜
がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される
。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固
液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結
晶粒を得ることができる。
また、ニッケルなどの触媒元素を用いた熱結晶化法により結晶性半導体膜を形成する場
合には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好
ましい。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
この部分的に結晶化された結晶性半導体膜を所望の形状にパターニングして島状の半導体
膜を形成する。この半導体膜をトランジスタの半導体層２３０３に用いる。
また、結晶性半導体層は、トランジスタ２３１８のチャネル形成領域２３０４及びソー
ス領域又はドレイン領域となる不純物領域２３０５に用いられる他、容量素子２３１９の
下部電極となる半導体層２３０６及び不純物領域２３０８にも用いられる。なお、不純物
領域２３０８は特に設ける必要はない。また、チャネル形成領域２３０４及び半導体層２
３０６にはチャネルドープが行われていても良い。
次に、半導体層２３０３及び容量素子２３１９の下部電極上にはゲート絶縁膜２３０９
が形成されている。さらに、半導体層２３０３上にはゲート絶縁膜２３０９を介してゲー
ト電極２３１０が、容量素子２３１９の半導体層２３０６上にはゲート絶縁膜２３０９を
介してゲート電極２３１０と同層に同じ材料からなる上部電極２３１１が形成されている
。このようにして、トランジスタ２３１８及び容量素子２３１９が作製される。
次に、トランジスタ２３１８及び容量素子２３１９を覆って層間絶縁膜２３１２が形成
され、層間絶縁膜２３１２上にはコンタクトホールを介して不純物領域２３０５と接する
配線２３１３が形成されている。そして、配線２３１３に接して層間絶縁膜２３１２上に
は画素電極２３１４が形成され、画素電極２３１４の端部及び配線２３１３を覆って絶縁
物２３１５が形成されている。さらに、画素電極２３１４上に発光物質を含む層２３１６
及び対向電極２３１７が形成され、画素電極２３１４と対向電極２３１７とで発光物質を
含む層２３１６が挟まれた領域では発光素子２３２０が形成されている。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用いたボトムゲ
ート型のトランジスタを有する画素の部分断面を図２４に示す。
基板２４０１上に下地膜２４０２が形成され、その上にゲート電極２４０３が形成され
ている。また、ゲート電極２４０３と同層に同じ材料からなる容量素子２４２３の第１の
電極２４０４が形成されている。
また、ゲート電極２４０３及び第１の電極２４０４を覆うようにゲート絶縁膜２４０５
が形成されている。
また、ゲート絶縁膜２４０５上に、半導体層が形成されている。なお、半導体膜は、非
晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性半導体膜を熱結晶化法
、レーザー結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶
化し、所望の形状にパターニングして半導体層を形成する。
なお、半導体層を用いてトランジスタ２４２２のチャネル形成領域２４０６、ＬＤＤ領
域２４０７及びソース領域又はドレイン領域となる不純物領域２４０８、並びに容量素子
２４２３の第２の電極となる領域２４０９、不純物領域２４１０及び不純物領域２４１１
が形成される。なお、不純物領域２４１０及び不純物領域２４１１は特に設けなくても良
い。また、チャネル形成領域２４０６及び領域２４０９は不純物が添加されていても良い
。
なお、容量素子２４２３はゲート絶縁膜２４０５が第１の電極２４０４及び半導体層か
ら形成された領域２４０９等からなる第２の電極で挟まれた構成である。
次に、半導体層を覆って第１の層間絶縁膜２４１２が形成され、第１の層間絶縁膜２４
１２上にコンタクトホールを介して不純物領域２４０８と接する配線２４１３が形成され
ている。
また、第１の層間絶縁膜２４１２には開口部２４１５が形成されている。トランジスタ
２４２２、容量素子２４２３及び開口部２４１５を覆うように第２の層間絶縁膜２４１６
が形成され、第２の層間絶縁膜２４１６上にコンタクトホールを介して、配線２４１３と
接続された画素電極２４１７が形成されている。また、画素電極２４１７の端部を覆って
絶縁物２４１８が形成されている。そして、画素電極２４１７上に発光物質を含む層２４
１９及び対向電極２４２０が形成され、画素電極２４１７と対向電極２４２０とで発光物
質を含む層２４１９が挟まれた領域では発光素子２４２１が形成されている。なお、発光
素子２４２１の下部に開口部２４１５が位置している。つまり、発光素子２４２１からの
発光を基板側から取り出すときには第１の層間絶縁膜２４１２に開口部２４１５を有する
ため透過率を高めることができる。
本発明の画素を構成するトランジスタの半導体層に結晶性半導体膜を用いることで、例
えば、図９における走査線駆動回路９１２及び信号線駆動回路９１１を画素部９１３と一
体形成することが容易になる。
なお、半導体層に結晶性半導体膜を用いたトランジスタにおいても構造は上述したもの
に限られず、さまざまな構造をとることができる。なお、容量素子においても同様である
。また、本実施形態において、特に断りがない限り図１７における材料を適宜使用するこ
とができる。
また、本実施形態で示したトランジスタは、実施の形態１乃至７に記載した画素におい
て発光素子に供給する電流値を制御するトランジスタとして利用することができる。よっ
て、実施の形態１乃至７に記載したように画素を動作させることで、トランジスタのしき
い値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度
データに対応した電流を発光素子に供給することができ、輝度のばらつきを抑制すること
が可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くするこ
とが可能である。
また、このような画素を図６の表示装置に適用することにより、各画素は自身のアドレ
ス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（
即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることもできる。よ
って、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
（実施の形態９）
本実施の形態では、本発明の表示装置の一形態について図２５を用いて説明する。
図２５（ａ）は、表示装置を示す上面図、図２５（ｂ）は図２５（ａ）中Ａ−Ａ’線断
面図（Ａ−Ａ’で切断した断面図）である。表示装置は、基板２５１０上に図中において
点線で示された信号線駆動回路２５０１、画素部２５０２、第１の走査線駆動回路２５０
３、第２の走査線駆動回路２５０６を有する。さらに、封止基板２５０４、シール材２５
０５を有し、これらで囲まれた表示装置の内側は、空間２５０７となっている。
なお、配線２５０８は第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６
及び信号線駆動回路２５０１に入力される信号を伝送するための配線であり、外部入力端
子となるＦＰＣ（フレキシブルプリントサーキット）２５０９からビデオ信号、クロック
信号、スタート信号等を受け取る。ＦＰＣ２５０９と表示装置との接続部上にはＩＣチッ
プ（メモリ回路や、バッファ回路などが形成された半導体チップ）２５１８及び２５１９
がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣし
か図示していないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていて
もよい。本発明の表示装置とは、表示装置本体だけでなく、ＦＰＣもしくはＰＷＢが取り
付けられた状態も含むものとする。また、ＩＣチップなどが実装されたものを含むものと
する。
断面構造について図２５（ｂ）を用いて説明する。基板２５１０上には画素部２５０２
とその周辺駆動回路（第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６及
び信号線駆動回路２５０１）が形成されているが、ここでは、信号線駆動回路２５０１と
、画素部２５０２が示されている。
なお、信号線駆動回路２５０１はＮチャネル型トランジスタ２５２０、２５２１のよう
に同一導電型のトランジスタで構成されている。もちろん、Ｐチャネル型トランジスタや
同一導電型のトランジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を
形成しても良い。また、本実施形態では、基板上に周辺駆動回路を一体形成した表示パネ
ルを示しているが、必ずしもその必要はなく、周辺駆動回路の全てもしくは一部をＩＣチ
ップなどに形成し、ＣＯＧなどで実装しても良い。
画素部２５０２は、実施の形態１乃至７に記載した画素が用いられている。なお、図２
５（ｂ）にはスイッチとして機能するトランジスタ２５１１と、発光素子に供給する電流
値を制御するトランジスタ２５１２と、発光素子２５２８が示されている。なお、トラン
ジスタ２５１２の第１の電極は発光素子２５２８の画素電極２５１３と接続されている。
また、画素電極２５１３の端部を覆って絶縁物２５１４が形成されている。ここでは、絶
縁物２５１４はポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物２５１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物２５１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物２５１４の上端部のみに曲率半径（０．２μｍ〜３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物２５１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
また、画素電極２５１３上には、発光物質を含む層２５１６および対向電極２５１７が
形成される。発光物質を含む層２５１６には、少なくとも発光層が設けられていれば、そ
の他の層については特には限定されず、適宜選択することができる。
さらにシール材２５０５を用いて封止基板２５０４と基板２５１０とを貼り合わせるこ
とにより、基板２５１０、封止基板２５０４、およびシール材２５０５で囲まれた空間２
５０７に発光素子２５２８が備えられた構造になっている。なお、空間２５０７には、不
活性気体（窒素やアルゴン等）が充填される場合の他、シール材２５０５で充填される構
成も含むものとする。
なお、シール材２５０５にはエポキシ系樹脂を用いることが好ましい。また、これらの
材料はできるだけ水分や酸素を透過しない材料であることが望ましい。封止基板２５０４
に用いる材料としては、ガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
画素部２５０２に実施の形態１乃至７に記載した画素を用い動作させることで、画素間
もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティ
ー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の電位を
一定とし動作させるため消費電力を低くすることが可能である。
図２５示すように、信号線駆動回路２５０１、画素部２５０２、第１の走査線駆動回路
２５０３及び第２の走査線駆動回路２５０６を一体形成することで、表示装置の低コスト
化が図れる。また、この場合において、信号線駆動回路２５０１、画素部２５０２、第１
の走査線駆動回路２５０３及び第２の走査線駆動回路２５０６に用いられるトランジスタ
を同一導電型とすることで作製工程の簡略化が図れるためさらなる低コスト化を図ること
ができる。
以上のようにして、本発明の表示装置を得ることができる。なお、上述した構成は一例
であって本発明の表示装置の構成はこれに限定されない。
なお、表示装置の構成としては、図２６に示すように信号線駆動回路２６０１をＩＣチ
ップ上に形成して、ＣＯＧ等で表示装置に実装した構成としても良い。なお、図２６（ａ
）における基板２６００、画素部２６０２、第１の走査線駆動回路２６０３、第２の走査
線駆動回路２６０４、ＦＰＣ２６０５、ＩＣチップ２６０６、ＩＣチップ２６０７、封止
基板２６０８、シール材２６０９はそれぞれ図２５（ａ）における基板２５１０、画素部
２５０２、第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６、ＦＰＣ２５
０９、ＩＣチップ２５１８、ＩＣチップ２５１９、封止基板２５０４、シール材２５０５
に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いて
ＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導
体チップとすることで、より高速動作且つ低消費電力化を図ることが可能である。
なお、第１の走査線駆動回路２６０３や第２の走査線駆動回路２６０４を画素部２６０
２と一体形成することで、低コスト化が図れる。そして、この第１の走査線駆動回路２６
０３、第２の走査線駆動回路２６０４及び画素部２６０２は同一導電型のトランジスタで
構成することでさらなる低コスト化が図れる。そのとき、第１の走査線駆動回路２６０３
及び第２の走査線駆動回路２６０４にブートトラップ回路を用いることにより出力電位が
低くなってしまうことを防止することができる。また、第１の走査線駆動回路２６０３及
び第２の走査線駆動回路２６０４を構成するトランジスタの半導体層にアモルファスシリ
コンを用いた場合、劣化によりしきい値が変動するため、これを補正する機能を有するこ
とが好ましい。
なお、画素部２６０２に実施の形態１乃至７に記載した画素を用い動作させることで、
画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデュ
ーティー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の
電位を一定とし動作させるため消費電力を低くすることが可能である。また、ＦＰＣ２６
０５と基板２６００との接続部において機能回路（メモリやバッファ）が形成されたＩＣ
チップを実装することで基板面積を有効利用することができる。
また、図２５（ａ）の信号線駆動回路２５０１、第１の走査線駆動回路２５０３及び第
２の走査線駆動回路２５０６に相当する信号線駆動回路２６１１、第１の走査線駆動回路
２６１３及び第２の走査線駆動回路２６１４を、図２６（ｂ）に示すようにＩＣチップ上
に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図２６（ｂ）に
おける基板２６１０、画素部２６１２、ＦＰＣ２６１５、ＩＣチップ２６１６、ＩＣチッ
プ２６１７、封止基板２６１８、シール材２６１９はそれぞれ図２５（ａ）における基板
２５１０、画素部２５０２、ＦＰＣ２５０９、ＩＣチップ２５１８、ＩＣチップ２５１９
、封止基板２５０４、シール材２５０５に相当する。
また、画素部２６１２のトランジスタの半導体層に非結晶性の半導体膜、例えばアモル
ファスシリコン（ａ−Ｓｉ：Ｈ）を用いることにより低コスト化を図ることができる。さ
らに、大型の表示パネルを作製することも可能となる。
また、画素の行方向及び列方向に第１の走査線駆動回路、第２の走査線駆動回路及び信
号線駆動回路を設けなくても良い。例えば、図２７（ａ）に示すようにＩＣチップ上に形
成された周辺駆動回路２７０１が図２６（ｂ）に示す第１の走査線駆動回路２６１３、第
２の走査線駆動回路２６１４及び信号線駆動回路２６１１の機能を有するようにしても良
い。なお、図２７（ａ）における基板２７００、画素部２７０２、ＦＰＣ２７０４、ＩＣ
チップ２７０５、ＩＣチップ２７０６、封止基板２７０７、シール材２７０８はそれぞれ
図２５（ａ）の基板２５１０、画素部２５０２、ＦＰＣ２５０９、ＩＣチップ２５１８、
ＩＣチップ２５１９、封止基板２５０４、シール材２５０５に相当する。
なお、図２７（ａ）の表示装置の配線の接続を説明する模式図を図２７（ｂ）に示す。
なお、図２７（ｂ）には、基板２７１０、周辺駆動回路２７１１、画素部２７１２、ＦＰ
Ｃ２７１３、ＦＰＣ２７１４が図示されている。
ＦＰＣ２７１３及びＦＰＣ２７１４は周辺駆動回路２７１１に外部からの信号及び電源
電位を入力する。そして、周辺駆動回路２７１１からの出力は、画素部２７１２の有する
画素に接続された行方向及び列方向の配線に入力される。
また、発光素子に白色の発光素子を用いる場合、封止基板にカラーフィルターを設ける
ことでフルカラー表示を実現することができる。このような表示装置にも本発明を適用す
ることが可能である。図２８に、画素部の部分断面図の一例を示す。
図２８に示すように、基板２８００上に下地膜２８０２が形成され、その上に発光素子
に供給する電流値を制御するトランジスタ２８０１が形成され、トランジスタ２８０１の
第１の電極に接して画素電極２８０３が形成され、その上に発光物質を含む層２８０４と
対向電極２８０５が形成されている。
なお、画素電極２８０３と対向電極２８０５とで発光物質を含む層２８０４が挟まれて
いるところが発光素子となる。なお、図２８においては白色光を発光するものとする。そ
して、発光素子の上部には赤色のカラーフィルター２８０６Ｒ、緑色のカラーフィルター
２８０６Ｇ、青色のカラーフィルター２８０６Ｂが設けられており、フルカラー表示を行
うことができる。また、これらのカラーフィルターを隔離するためにブラックマトリクス
（ＢＭともいう）２８０７が設けられている。
本実施形態の表示装置は実施の形態１乃至７だけではなく、実施の形態８に記載した構
成とも適宜組み合わせることが可能である。また、表示装置の構成は上記に限らず、本発
明を他の構成の表示装置においても適用することができる。
（実施の形態１０）
本発明の表示装置は様々な電子機器に適用することができる。具体的には、電子機器の
表示部に適用することができる。なお、電子機器として、ビデオカメラ、デジタルカメラ
、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、
オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュー
タ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体
的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し
、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図３３（Ａ）はディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３
、スピーカー部３３０４、ビデオ入力端子３３０５等を含む。
なお、表示部３３０３には実施の形態１乃至７に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するディスプレイを得ることができる。
また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが
可能である。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信
用、広告表示用などの全ての情報表示用表示装置が含まれる。
なお、近年、ディスプレイの大型化のニーズが強くなっているなか、ディスプレイの大
型化に伴い価格の上昇が問題となっている。そのため、いかに製造コストの削減を図り、
高品質な製品を少しでも低価格に抑えるかが課題となる。
本発明の画素は、同一導電型のトランジスタで作製することができるため、工程数を減
らし製造コストを削減することができる。また、画素を構成するトランジスタの半導体層
に非結晶性の半導体膜、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いることで、
工程を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路
をＩＣチップ上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で表示パネルに実装
すると良い。なお、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作
速度の低い走査線駆動回路は画素部と共に同一導電型のトランジスタで構成される回路で
一体形成しても良い。
図３３（Ｂ）はカメラであり、本体３３１１、表示部３３１２、受像部３３１３、操作
キー３３１４、外部接続ポート３３１５、シャッター３３１６等を含む。
なお、表示部３３１２には実施の形態１乃至７に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するカメラを得ることができる。また、
本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能で
ある。
また、近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして
、高性能なものをいかに低価格に抑えるかが重要となる。
本発明の画素は、同一導電型のトランジスタで作製することができるため、工程数を減
らし製造コストを削減することができる。また、画素を構成するトランジスタの半導体層
に非結晶性の半導体膜、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いることで、
工程を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路
をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装すると良い。なお、動作速度の高
い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路は画素
部と共に同一導電型のトランジスタで構成される回路で一体形成しても良い。
図３３（Ｃ）はコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、
キーボード３３２４、外部接続ポート３３２５、ポインティングデバイス３３２６等を含
む。なお、表示部３３２３には実施の形態１乃至７に記載した画素が用いられている。本
発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ
、さらにデューティー比が高い高品質な表示部を有するコンピュータを得ることができる
。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすること
が可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトラ
ンジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる
。
図３３（Ｄ）はモバイルコンピュータであり、本体３３３１、表示部３３３２、スイッ
チ３３３３、操作キー３３３４、赤外線ポート３３３５等を含む。なお、表示部３３３２
には実施の形態１乃至７に記載した画素が用いられている。本発明により、画素間もしく
は画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が
高い高品質な表示部を有するモバイルコンピュータを得ることができる。また、本発明で
は、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。ま
た、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体
層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３４１、筐体３３４２、表示部Ａ３３４３、表示部Ｂ３３４４、記録媒体
（ＤＶＤ等）読み込み部３３４５、操作キー３３４６、スピーカー部３３４７等を含む。
表示部Ａ３３４３は主として画像情報を表示し、表示部Ｂ３３４４は主として文字情報を
表示することができる。なお、表示部Ａ３３４３や表示部Ｂ３３４４には実施の形態１乃
至７に記載した画素が用いられている。本発明により、画素間もしくは画素における経時
的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部
を有する画像再生装置を得ることができる。また、本発明では、対向電極の電位を一定と
し動作させるため消費電力を低くすることが可能である。また、画素部を構成するトラン
ジスタに同一導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用
いることで低コスト化を図ることができる。
図３３（Ｆ）はゴーグル型ディスプレイであり、本体３３５１、表示部３３５２、アー
ム部３３５３を含む。なお、表示部３３５２には実施の形態１乃至７に記載した画素が用
いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑
制することができ、さらにデューティー比が高い高品質な表示部を有するゴーグル型ディ
スプレイを得ることができる。また、本発明では、対向電極の電位を一定とし動作させる
ため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一
導電型のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低
コスト化を図ることができる。
図３３（Ｇ）はビデオカメラであり、本体３３６１、表示部３３６２、筐体３３６３、
外部接続ポート３３６４、リモコン受信部３３６５、受像部３３６６、バッテリー３３６
７、音声入力部３３６８、操作キー３３６９、接眼部３３６０等を含む。なお、表示部３
３６２には実施の形態１乃至７に記載した画素が用いられている。本発明により、画素間
もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティ
ー比が高い高品質な表示部を有するビデオカメラを得ることができる。また、本発明では
、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また
、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層
に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｈ）は携帯電話機であり、本体３３７１、筐体３３７２、表示部３３７３、音
声入力部３３７４、音声出力部３３７５、操作キー３３７６、外部接続ポート３３７７、
アンテナ３３７８等を含む。なお、表示部３３７３には実施の形態１乃至７に記載した画
素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつ
きを抑制することができ、さらにデューティー比が高い高品質な表示部を有する携帯電話
機を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消
費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型
のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト
化を図ることができる。
このように本発明は、あらゆる電子機器に適用することが可能である。
（実施の形態１１）
本実施の形態において、本発明の表示装置を表示部に有する携帯電話の構成例について図
３４を用いて説明する。
表示パネル３４１０はハウジング３４００に脱着自在に組み込まれる。ハウジング３４
００は表示パネル３４１０のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル３４１０を固定したハウジング３４００はプリント基板３４０１に嵌入され
モジュールとして組み立てられる。
表示パネル３４１０はＦＰＣ３４１１を介してプリント基板３４０１に接続される。プ
リント基板３４０１には、スピーカー３４０２、マイクロフォン３４０３、送受信回路３
４０４、ＣＰＵ及びコントローラなどを含む信号処理回路３４０５が形成されている。こ
のようなモジュールと、入力手段３４０６、バッテリ３４０７を組み合わせ、筐体３４０
９及び筐体３４１２に収納する。なお、表示パネル３４１０の画素部は筐体３４１２に形
成された開口窓から視認できように配置する。
表示パネル３４１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）をトランジスタを用いて基板上に一体形成し、他の一部の周辺駆動回
路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩ
ＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル３４１０に実装しても良
い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路を
ＩＣチップ上に形成し、そのＩＣチップをＣＯＧなどで表示パネルに実装しても良い。
なお、画素部には、実施の形態１乃至７に記載した画素を用いる。本発明により、画素
間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューテ
ィー比が高い高品質な表示部を有する表示パネル３４１０を得ることができる。また、本
発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能であ
る。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの
半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
また、本実施形態に示した構成は携帯電話の一例であって、このような構成の携帯電話
に限られず様々な構成の携帯電話に適用することができる。
（実施の形態１２）
本実施形態では、表示パネルと、回路基板を組み合わせたＥＬモジュールについて図３
５及び図３６を用いて説明する。
図３５に示すように、表示パネル３５０１は画素部３５０３、走査線駆動回路３５０４
及び信号線駆動回路３５０５を有している。回路基板３５０２には、例えば、コントロー
ル回路３５０６や信号分割回路３５０７などが形成されている。なお、表示パネル３５０
１と回路基板３５０２は接続配線３５０８によって接続されている。接続配線３５０８に
はＦＰＣ等を用いることができる。
表示パネル３５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）をトランジスタを用いて基板上に一体形成し、一部の周辺駆動回路（
複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチ
ップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル３５０１に実装しても良い。
あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）
やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路をＩＣ
チップ上に形成し、そのＩＣチップをＣＯＧなどで表示パネルに実装しても良い。
なお、画素部には、実施の形態１乃至７に記載した画素を用いる。本発明により、画素
間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューテ
ィー比が高い高品質な表示パネル３５０１を得ることができる。また、本発明では、対向
電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素
部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非結
晶性の半導体膜を用いることで低コスト化を図ることができる。
このようなＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図３６
は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ３６０１は映像信
号と音声信号を受信する。映像信号は、映像信号増幅回路３６０２と、そこから出力され
る信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３６０３と、そ
の映像信号を駆動回路の入力仕様に変換するためのコントロール回路３５０６により処理
される。コントロール回路３５０６は、走査線側と信号線側にそれぞれ信号を出力する。
デジタル駆動する場合には、信号線側に信号分割回路３５０７を設け、入力デジタル信号
をｍ個に分割して供給する構成としても良い。
チューナ３６０１で受信した信号のうち、音声信号は音声信号増幅回路３６０４に送ら
れ、その出力は音声信号処理回路３６０５を経てスピーカー３６０６に供給される。制御
回路３６０７は受信局（受信周波数）や音量の制御情報を入力部３６０８から受け、チュ
ーナ３６０１や音声信号処理回路３６０５に信号を送出する。
実施の形態９に記載した図３３（Ａ）の筐体３３０１に、図３５のＥＬモジュールを組
みこんで、テレビ受像機を完成させることができる。
もちろん、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面
積の表示媒体として様々な用途に適用することができる。
１１０ トランジスタ
１１１ 第１のスイッチ
１１２ 第２のスイッチ
１１３ 第３のスイッチ
１１４ 第４のスイッチ
１１５ 容量素子
１１６ 発光素子
１１７ 信号線
１１８ 第１の走査線
１１９ 第２の走査線
１２０ 第３の走査線
１２１ 第４の走査線
１２２ 第１の電位供給線
１２３ 第２の電位供給線
１２４ 電源線
１２５ 対向電極
５１１ 第１のスイッチングトランジスタ
５１２ 第２のスイッチングトランジスタ
５１３ 第３のスイッチングトランジスタ
５１４ 第４のスイッチングトランジスタ
６１４ 第４のスイッチ
７１４ 第４のスイッチ
８１４ 第４のスイッチ
９１１ 信号線駆動回路
９１２ 走査線駆動回路
９１３ 画素部
９１４ 画素
１２００ 画素
１２１８ 第１の走査線
１３００ 画素
１３１９ 第２の走査線
１４００ 画素
１４２０ 第３の走査線
１５００ 画素
１５２１ 第４の走査線
１６１３ 整流素子
１６２０ 第３の走査線
１６５１ ショットキー・バリア型ダイオード
１６５２ ＰＩＮ型ダイオード
１６５３ ＰＮ型ダイオード
１６５４ トランジスタ
１６５５ トランジスタ
２９１０ トランジスタ
３０１０ トランジスタ
３１０１ トランジスタ
３１０２ トランジスタ
３１０３ 第５のスイッチ
３１０４ 第６のスイッチ
３１１１ 第１のスイッチ
３１１２ 第２のスイッチ
３１１３ 第３のスイッチ
３１１４ 第４のスイッチ
３１１５ 容量素子
３１１６ 発光素子
３１１７ 信号線
３１１８ 第１の走査線
３１１９ 第２の走査線
３１２０ 第３の走査線
３１２１ 第４の走査線
３１２２ 第１の電位供給線
３１２３ 第２の電位供給線
３１２３ 対向電極
３１２４ 電源線
３１２５ 対向電極
３９１０ トランジスタ
３９１１ 第１のスイッチ
３９１２ 第２のスイッチ
３９１３ 第３のスイッチ
３９１４ 第４のスイッチ
３９１５ 容量素子
３９１６ 発光素子
３９１７ 信号線
３９１８ 第１の走査線
３９１９ 第２の走査線
３９２０ 第３の走査線
３９２１ 第４の走査線
３９２２ 第１の電位供給線
３９２３ 第２の電位供給線
３９２４ 電源線
３９２５ 対向電極
４２１５ ゲート容量
４２４０ 画素電極
４２５０ 画素電極
４３０１ 第１のスイッチングトランジスタ
４３０２ 第２のスイッチングトランジスタ
４３０３ 第３のスイッチングトランジスタ

Claims (2)

  1. トランジスタと、第１のスイッチと、第２のスイッチと、第３のスイッチと、容量素子と、発光素子と、を画素に有し、
    前記トランジスタのしきい値電圧に応じた電圧が前記容量素子に保持される第１の期間と、輝度データに応じた電位が前記第１のスイッチを介して入力される、前記第１の期間後の第２の期間と、を有する表示装置であって、
    前記トランジスタは、Ｎチャネル型であり、
    前記トランジスタのソース又はドレインの一方は、前記発光素子の陽極と電気的に接続され、
    前記容量素子の第１の電極は、前記トランジスタのゲートと電気的に接続され、
    前記容量素子の第２の電極は、前記トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のスイッチの第１の端子は、信号線と電気的に接続され、
    前記第１のスイッチの第２の端子は、前記トランジスタのゲートと直接接続され、
    前記第２のスイッチの第１の端子は、電源線と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のスイッチの第１の端子は、電位供給線と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記トランジスタのソース又はドレインの一方と電気的に接続され、
    前記トランジスタは、チャネル長がチャネル幅よりも大きい表示装置。
  2. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、発光素子と、を画素に有し、
    前記第１のトランジスタのしきい値電圧に応じた電圧が前記容量素子に保持される第１の期間と、輝度データに応じた電位が前記第２のトランジスタを介して入力される、前記第１の期間後の第２の期間と、を有する表示装置であって、
    前記第１のトランジスタは、Ｎチャネル型であり、
    前記第２のトランジスタは、Ｎチャネル型であり、
    前記第３のトランジスタは、Ｎチャネル型であり、
    前記第４のトランジスタは、Ｎチャネル型であり、
    前記第１のトランジスタのソース又はドレインの一方は、前記発光素子の陽極と電気的に接続され、
    前記容量素子の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、信号線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと直接接続され、
    前記第２のトランジスタのゲートは、第１の走査線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、電源線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのゲートは、第２の走査線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、電位供給線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第４のトランジスタのゲートは、第３の走査線と電気的に接続され、
    前記第１のトランジスタは、チャネル長がチャネル幅よりも大きい表示装置。
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