JPH07297406A - 縦型薄膜半導体装置 - Google Patents
縦型薄膜半導体装置Info
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- JPH07297406A JPH07297406A JP6105022A JP10502294A JPH07297406A JP H07297406 A JPH07297406 A JP H07297406A JP 6105022 A JP6105022 A JP 6105022A JP 10502294 A JP10502294 A JP 10502294A JP H07297406 A JPH07297406 A JP H07297406A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【目的】 素子寸法を大きくすることなく大電流を流す
ことが可能な縦型薄膜半導体装置を提供する。 【構成】 基板面と垂直方向にドレイン電極１１、１２
及びソース電極１４が積層されてなる縦型ＴＦＴ装置で
ある。特に、そのドレイン電極１１、１２が基板１０の
面に接して形成されており、このドレイン電極１１、１
２の面積がソース電極１４の面積より広くなっている。
ことが可能な縦型薄膜半導体装置を提供する。 【構成】 基板面と垂直方向にドレイン電極１１、１２
及びソース電極１４が積層されてなる縦型ＴＦＴ装置で
ある。特に、そのドレイン電極１１、１２が基板１０の
面に接して形成されており、このドレイン電極１１、１
２の面積がソース電極１４の面積より広くなっている。
Description
【０００１】
【産業上の利用分野】本発明は大電流用の薄膜半導体装
置に関し、特に基板面と垂直方向にドレイン電極及びソ
ース電極が積層されてなる縦型薄膜半導体装置に関す
る。
置に関し、特に基板面と垂直方向にドレイン電極及びソ
ース電極が積層されてなる縦型薄膜半導体装置に関す
る。
【０００２】
【従来の技術】薄膜半導体（以下ＴＦＴと称する）とし
ては、コプレーナ構造である横型ＴＦＴが一般的であ
る。しかしながらこの種の横型多結晶ＴＦＴを例えば電
源用として大電流に耐えられる構成とするためには、チ
ャネル幅を数ｍｍ程度と大きくとる必要がある。チャネ
ル幅をこのように大きくとると、素子サイズがどうして
も大きくなってしまうため、大電流用ＴＦＴとして実際
に用いることは不適である。即ち、コプレーナ構造のＴ
ＦＴで大電流用の半導体装置を構成することは、その特
性上及び素子寸法上から実現が難しい。
ては、コプレーナ構造である横型ＴＦＴが一般的であ
る。しかしながらこの種の横型多結晶ＴＦＴを例えば電
源用として大電流に耐えられる構成とするためには、チ
ャネル幅を数ｍｍ程度と大きくとる必要がある。チャネ
ル幅をこのように大きくとると、素子サイズがどうして
も大きくなってしまうため、大電流用ＴＦＴとして実際
に用いることは不適である。即ち、コプレーナ構造のＴ
ＦＴで大電流用の半導体装置を構成することは、その特
性上及び素子寸法上から実現が難しい。
【０００３】基板面と垂直方向にドレイン電極及びソー
ス電極を積層してなる公知の縦型ＴＦＴとしては、特開
昭５８−６３１７３号に記載された多結晶ＴＦＴがあ
る。このＴＦＴは、シリコンを真空蒸着することにより
多結晶半導体層を基板表面から一様な柱状構造で成長さ
せると共に金属層を真空蒸着し、これら金属及び半導体
層を基板に垂直に多結晶に沿ってエッチングすることに
よって形成される。
ス電極を積層してなる公知の縦型ＴＦＴとしては、特開
昭５８−６３１７３号に記載された多結晶ＴＦＴがあ
る。このＴＦＴは、シリコンを真空蒸着することにより
多結晶半導体層を基板表面から一様な柱状構造で成長さ
せると共に金属層を真空蒸着し、これら金属及び半導体
層を基板に垂直に多結晶に沿ってエッチングすることに
よって形成される。
【０００４】
【発明が解決しようとする課題】この公知の縦型ＴＦＴ
は、結晶性が良く欠陥の少ない柱軸に平行な方向にキャ
リアを移動させることによって高いキャリア移動度を得
るものであるが、大電流を流すことは全くできない。ま
た、この公知技術によると、ＴＦＴとして動作させるに
充分なチャネル長を得るためにはかなりの膜厚が必要と
なり、製造に時間がかかる及び素子寸法が大きくなる等
の問題を生じる。
は、結晶性が良く欠陥の少ない柱軸に平行な方向にキャ
リアを移動させることによって高いキャリア移動度を得
るものであるが、大電流を流すことは全くできない。ま
た、この公知技術によると、ＴＦＴとして動作させるに
充分なチャネル長を得るためにはかなりの膜厚が必要と
なり、製造に時間がかかる及び素子寸法が大きくなる等
の問題を生じる。
【０００５】本発明の目的は、素子寸法を大きくするこ
となく大電流を流すことが可能な縦型薄膜半導体装置を
提供するものである。
となく大電流を流すことが可能な縦型薄膜半導体装置を
提供するものである。
【０００６】
【課題を解決するための手段及び作用】本発明によれ
ば、基板面と垂直方向にドレイン電極及びソース電極が
積層されてなる縦型ＴＦＴ装置は、そのドレイン電極が
基板面に接して形成されており、このドレイン電極の面
積がソース電極の面積より広くなっている。
ば、基板面と垂直方向にドレイン電極及びソース電極が
積層されてなる縦型ＴＦＴ装置は、そのドレイン電極が
基板面に接して形成されており、このドレイン電極の面
積がソース電極の面積より広くなっている。
【０００７】縦型ＴＦＴにおいて発熱が生じるドレイン
電極が基板面に接しておりしかもその面積がソース電極
より広くなっているので、ドレイン電流の集中化が防止
でき発熱がその分小さくなる。従って、素子寸法が小さ
くても大電流を流すことが可能となる。
電極が基板面に接しておりしかもその面積がソース電極
より広くなっているので、ドレイン電流の集中化が防止
でき発熱がその分小さくなる。従って、素子寸法が小さ
くても大電流を流すことが可能となる。
【０００８】本発明では、ドレイン電極が不純物添加シ
リコン層と金属又は金属シリサイド層との２層構造であ
ることが好ましい。このようにドレイン電極の一方の層
を放熱特性の優れた金属又は金属シリサイド層で形成す
ることによりこの部分での蓄熱が大幅に減り、さらに大
電流を流すことが可能となる。
リコン層と金属又は金属シリサイド層との２層構造であ
ることが好ましい。このようにドレイン電極の一方の層
を放熱特性の優れた金属又は金属シリサイド層で形成す
ることによりこの部分での蓄熱が大幅に減り、さらに大
電流を流すことが可能となる。
【０００９】さらに本発明では、ドレイン電極上には、
活性シリコン層及びソース電極が略円錐台形状となるよ
うに基板面と垂直方向に順次積層されていることが好ま
しい。この場合、ゲート電極がこの略円錐台形状の層の
側面に沿って形成されていることが好ましい。これによ
り、円錐台の側面に沿って傾斜した形でチャネルが形成
されることとなり、その分チャネル長を稼ぐことができ
る。また略円錐台形状とすることによってドレイン電極
等が略円形状となり、電流の集中し易い角部がなくなる
のでその意味でも発熱を抑えることができる。
活性シリコン層及びソース電極が略円錐台形状となるよ
うに基板面と垂直方向に順次積層されていることが好ま
しい。この場合、ゲート電極がこの略円錐台形状の層の
側面に沿って形成されていることが好ましい。これによ
り、円錐台の側面に沿って傾斜した形でチャネルが形成
されることとなり、その分チャネル長を稼ぐことができ
る。また略円錐台形状とすることによってドレイン電極
等が略円形状となり、電流の集中し易い角部がなくなる
のでその意味でも発熱を抑えることができる。
【００１０】
【実施例】以下図面を用いて本発明の実施例を詳細に説
明する。
明する。
【００１１】図２は本発明の一実施例である縦型ＴＦＴ
の構成を概略的に示す平面図であり、図１は図２のＡ−
Ａ線断面図である。
の構成を概略的に示す平面図であり、図１は図２のＡ−
Ａ線断面図である。
【００１２】これらの図において、１０は絶縁性基板を
示しており、この絶縁性基板１０上には、ドレイン電極
の一方の層である金属シリサイド層１１が積層されてい
る。金属シリサイド層１１の上にはドレイン電極の他方
の層である不純物添加シリコン層１２が形成されてい
る。このような２層構造のドレイン電極の上には、活性
シリコン層１３と不純物添加シリコン層によるソース電
極１４とが基板面と垂直方向に順次積層されている。こ
れら活性シリコン層１３及びソース電極１４は、ソース
電極１４が頂部となる略円錐台形状、即ち円錐台、楕円
錐台又はこれに類似する錐台形状に形成されている。略
円錐台形状である少なくとも活性シリコン層１３の側面
上には、ゲート絶縁膜１５を介してゲート電極１６が形
成されている。即ち、このゲート電極１６は、略円錐台
の側面全面に少なくとも沿ってこれを覆うように形成さ
れている。このゲート電極１６やドレイン電極の一方の
層である金属シリサイド層１１を覆うように層間絶縁膜
１７が形成されており、この層間絶縁膜１７に明けられ
たコンタクトホール内に設けられた接続導体をそれぞれ
介してドレイン電極用パッド１８、ソース電極用パッド
１９及びゲート電極用パッド２０がそれぞれの電極に接
続されている。
示しており、この絶縁性基板１０上には、ドレイン電極
の一方の層である金属シリサイド層１１が積層されてい
る。金属シリサイド層１１の上にはドレイン電極の他方
の層である不純物添加シリコン層１２が形成されてい
る。このような２層構造のドレイン電極の上には、活性
シリコン層１３と不純物添加シリコン層によるソース電
極１４とが基板面と垂直方向に順次積層されている。こ
れら活性シリコン層１３及びソース電極１４は、ソース
電極１４が頂部となる略円錐台形状、即ち円錐台、楕円
錐台又はこれに類似する錐台形状に形成されている。略
円錐台形状である少なくとも活性シリコン層１３の側面
上には、ゲート絶縁膜１５を介してゲート電極１６が形
成されている。即ち、このゲート電極１６は、略円錐台
の側面全面に少なくとも沿ってこれを覆うように形成さ
れている。このゲート電極１６やドレイン電極の一方の
層である金属シリサイド層１１を覆うように層間絶縁膜
１７が形成されており、この層間絶縁膜１７に明けられ
たコンタクトホール内に設けられた接続導体をそれぞれ
介してドレイン電極用パッド１８、ソース電極用パッド
１９及びゲート電極用パッド２０がそれぞれの電極に接
続されている。
【００１３】このように本実施例においては、ＴＦＴが
ドレイン電極を底面としソース電極１４を頂面とした略
円錐台形状に形成されている。従ってドレイン電極の面
積は当然のことながらソース電極１４の面積より大き
い。このため、ドレイン電流の集中化が防止でき発熱が
小さくなるから、小さな素子寸法であっても大電流を流
すことが可能となる。またその場合、ドレイン電極が基
板面に接しているので、このドレイン電極で発生した熱
を基板１０を介して効果的に逃がすことができる。しか
も、ドレイン電極の一方の層として金属シリサイド層１
１を用いているため、熱の伝導性が良くこの部分での蓄
熱が大幅に減るから、さらに大電流を流すことが可能と
なる。
ドレイン電極を底面としソース電極１４を頂面とした略
円錐台形状に形成されている。従ってドレイン電極の面
積は当然のことながらソース電極１４の面積より大き
い。このため、ドレイン電流の集中化が防止でき発熱が
小さくなるから、小さな素子寸法であっても大電流を流
すことが可能となる。またその場合、ドレイン電極が基
板面に接しているので、このドレイン電極で発生した熱
を基板１０を介して効果的に逃がすことができる。しか
も、ドレイン電極の一方の層として金属シリサイド層１
１を用いているため、熱の伝導性が良くこの部分での蓄
熱が大幅に減るから、さらに大電流を流すことが可能と
なる。
【００１４】さらに本実施例においては、ドレイン電極
上に、活性シリコン層１３及びソース電極１４が略円錐
台形状、即ち円錐台、楕円錐台又はこれに類似する錐台
形状となるように基板１０に対して垂直方向に順次積層
されており、ゲート電極１６がこの略円錐台形状の活性
シリコン層１３及びソース電極１４の側面に沿って形成
されているので、円錐台の側面に沿って傾斜した形でチ
ャネルが形成されることとなりその分チャネル長を稼ぐ
ことができる。また略円錐台形状とすることによってド
レイン電極等が略円形状となり、電流の集中し易い角部
がなくなるので、発熱をよりいっそう抑えることができ
る。
上に、活性シリコン層１３及びソース電極１４が略円錐
台形状、即ち円錐台、楕円錐台又はこれに類似する錐台
形状となるように基板１０に対して垂直方向に順次積層
されており、ゲート電極１６がこの略円錐台形状の活性
シリコン層１３及びソース電極１４の側面に沿って形成
されているので、円錐台の側面に沿って傾斜した形でチ
ャネルが形成されることとなりその分チャネル長を稼ぐ
ことができる。また略円錐台形状とすることによってド
レイン電極等が略円形状となり、電流の集中し易い角部
がなくなるので、発熱をよりいっそう抑えることができ
る。
【００１５】図３（Ａ）〜（Ｄ）及び図４（Ｅ）〜
（Ｇ）は、図２の縦型ＴＦＴの製造工程の一部を示す断
面図であり、以下これらの図を用いて本実施例のＴＦＴ
の製造方法について説明する。
（Ｇ）は、図２の縦型ＴＦＴの製造工程の一部を示す断
面図であり、以下これらの図を用いて本実施例のＴＦＴ
の製造方法について説明する。
【００１６】図３（Ａ）に示すように、例えば石英、高
融点ガラス、単結晶シリコン、多結晶シリコン、セラミ
ック又はアルミナ等の絶縁性基板１０上に（単結晶シリ
コン、多結晶シリコン及びセラミック基板の場合はその
上に形成した二酸化シリコン層上に）スパッタリングに
よって膜厚が約２０００Åの高融点金属シリサイド層１
１を形成する。この金属シリサイド層１１は、前述した
ように、ドレイン電極の一方の層に対応しており、例え
ばモリブデンシリサイド、タングステンシリサイド、モ
リブデンシリサイド、クロムシリサイド、チタンシリサ
イド又はバナジウムシリサイド等が用いられる。なお、
金属シリサイド層の代わりに金属層を用いても良く、そ
の場合にも良好な熱伝導性を得ることができる。
融点ガラス、単結晶シリコン、多結晶シリコン、セラミ
ック又はアルミナ等の絶縁性基板１０上に（単結晶シリ
コン、多結晶シリコン及びセラミック基板の場合はその
上に形成した二酸化シリコン層上に）スパッタリングに
よって膜厚が約２０００Åの高融点金属シリサイド層１
１を形成する。この金属シリサイド層１１は、前述した
ように、ドレイン電極の一方の層に対応しており、例え
ばモリブデンシリサイド、タングステンシリサイド、モ
リブデンシリサイド、クロムシリサイド、チタンシリサ
イド又はバナジウムシリサイド等が用いられる。なお、
金属シリサイド層の代わりに金属層を用いても良く、そ
の場合にも良好な熱伝導性を得ることができる。
【００１７】次いで、図３（Ｂ）に示すように、プラズ
マＣＶＤ法又はＬＰＣＶＤ法によって、不純物添加した
非晶質（アモルファス）シリコン層１２′、不純物添加
のない非晶質シリコン層１３′、及び不純物添加非晶質
シリコン層１４′（ソース電極１４に対応する層）を順
次連続的に成膜する。不純物としては、Ｎ形の場合にリ
ン（Ｐ）、Ｐ形の場合にボロン（Ｂ）が用いられる。
マＣＶＤ法又はＬＰＣＶＤ法によって、不純物添加した
非晶質（アモルファス）シリコン層１２′、不純物添加
のない非晶質シリコン層１３′、及び不純物添加非晶質
シリコン層１４′（ソース電極１４に対応する層）を順
次連続的に成膜する。不純物としては、Ｎ形の場合にリ
ン（Ｐ）、Ｐ形の場合にボロン（Ｂ）が用いられる。
【００１８】Ｎ形の場合、ドレイン電極の他方の層に対
応する不純物添加非晶質シリコン層１２′の成膜条件
は、 温 度 ５５０℃、 圧 力 ５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ（毎分１００ｃｃ）、 ホスフィン（ＰＨ3 ） ５ＳｃｃＭ、 であり、膜厚約２０００Åに形成される。不純物非添加
非晶質シリコン層１３′の成膜条件は、 温 度 ５５０℃、 圧 力 ５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 であり、膜厚約１５０００Åに形成される。ソース電極
１４に対応する層である不純物添加非晶質シリコン層１
４′の成膜条件は、 温 度 ５５０℃、 圧 力 ５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 ホスフィン（ＰＨ3 ） ５ＳｃｃＭ、 であり、膜厚約３０００Åに形成される。
応する不純物添加非晶質シリコン層１２′の成膜条件
は、 温 度 ５５０℃、 圧 力 ５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ（毎分１００ｃｃ）、 ホスフィン（ＰＨ3 ） ５ＳｃｃＭ、 であり、膜厚約２０００Åに形成される。不純物非添加
非晶質シリコン層１３′の成膜条件は、 温 度 ５５０℃、 圧 力 ５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 であり、膜厚約１５０００Åに形成される。ソース電極
１４に対応する層である不純物添加非晶質シリコン層１
４′の成膜条件は、 温 度 ５５０℃、 圧 力 ５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 ホスフィン（ＰＨ3 ） ５ＳｃｃＭ、 であり、膜厚約３０００Åに形成される。
【００１９】次いで、温度６００℃の窒素（Ｎ2 ）雰囲
気で８〜４８時間の低温アニール処理により固相成長さ
せて各非晶質層を多結晶化させる。
気で８〜４８時間の低温アニール処理により固相成長さ
せて各非晶質層を多結晶化させる。
【００２０】次に、図３（Ｃ）に示すように、不純物非
添加活性シリコン層１３′及び不純物添加活性シリコン
層１４′をエッチング処理することにより略円錐台形状
の活性シリコン層１３及びソース電極１４を形成する。
この略円錐台形状への加工は、パターニングしたレジス
ト膜を適切な厚さとして通常にドライエッチングするこ
とによって行う。即ち、エッチングの進行と共にこのレ
ジスト膜が削られて徐々に小さくなり、そのレジスト膜
の周縁に対応する部分が斜めに削られて略円錐台となる
のである。
添加活性シリコン層１３′及び不純物添加活性シリコン
層１４′をエッチング処理することにより略円錐台形状
の活性シリコン層１３及びソース電極１４を形成する。
この略円錐台形状への加工は、パターニングしたレジス
ト膜を適切な厚さとして通常にドライエッチングするこ
とによって行う。即ち、エッチングの進行と共にこのレ
ジスト膜が削られて徐々に小さくなり、そのレジスト膜
の周縁に対応する部分が斜めに削られて略円錐台となる
のである。
【００２１】次いで、図３（Ｄ）に示すように、熱酸化
法により二酸化シリコンによる膜厚約１０００Åのゲー
ト絶縁膜１５′を全面に渡って形成する。この熱処理の
条件は、 温 度 ９００℃、 酸素（Ｏ2 ） ５ＳＬＭ（毎分５リッタ
ー）、 処理時間 約２５０分、 である。
法により二酸化シリコンによる膜厚約１０００Åのゲー
ト絶縁膜１５′を全面に渡って形成する。この熱処理の
条件は、 温 度 ９００℃、 酸素（Ｏ2 ） ５ＳＬＭ（毎分５リッタ
ー）、 処理時間 約２５０分、 である。
【００２２】その後、ＬＰＣＶＤ法により、このゲート
絶縁膜１５′上にゲート電極層に対応する不純物添加多
結晶シリコン層１６′を成膜する。この多結晶シリコン
層１６′の成膜条件は、Ｎ形の場合、 温 度 ６５０℃、 圧 力 ０．５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 ホスフィン（ＰＨ3 ） ５ＳｃｃＭ、 であり、膜厚約３０００Åに形成される。
絶縁膜１５′上にゲート電極層に対応する不純物添加多
結晶シリコン層１６′を成膜する。この多結晶シリコン
層１６′の成膜条件は、Ｎ形の場合、 温 度 ６５０℃、 圧 力 ０．５Ｔｏｒｒ、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 ホスフィン（ＰＨ3 ） ５ＳｃｃＭ、 であり、膜厚約３０００Åに形成される。
【００２３】次いで、図４（Ｅ）に示すように、通常の
エッチング処理によりソース電極１４の部分及びドレイ
ン電極の一部２１が露出するように穴明け処理を行う。
エッチング処理によりソース電極１４の部分及びドレイ
ン電極の一部２１が露出するように穴明け処理を行う。
【００２４】その後、図４（Ｆ）に示すように、常圧Ｃ
ＶＤ法により例えばＰＳＧ、ＮＳＧ又はＢＰＳＧの層間
絶縁膜１７を成膜する。この層間絶縁膜１７の成膜条件
は、 温 度 ４５０℃、 圧 力 大気圧、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 ホスフィン（ＰＨ3 ） １０ＳｃｃＭ、 窒素（Ｎ2 ） ５ＳＬＭ、 酸素（Ｏ2 ） ５００ＳｃｃＭ、 であり、膜厚約８０００Åに形成される。
ＶＤ法により例えばＰＳＧ、ＮＳＧ又はＢＰＳＧの層間
絶縁膜１７を成膜する。この層間絶縁膜１７の成膜条件
は、 温 度 ４５０℃、 圧 力 大気圧、 モノシラン（ＳｉＨ4 ） 又はジシラン（Ｓｉ2 Ｈ6 ） １００ＳｃｃＭ、 ホスフィン（ＰＨ3 ） １０ＳｃｃＭ、 窒素（Ｎ2 ） ５ＳＬＭ、 酸素（Ｏ2 ） ５００ＳｃｃＭ、 であり、膜厚約８０００Åに形成される。
【００２５】次いで、図４（Ｇ）に示すように、エッチ
ング処理によってこの層間絶縁膜１７の所定位置にコン
タクトホールを穴明けし、アルミニウム（Ａｌ）等の金
属導体膜を蒸着してパターニングすることによってコン
タクトホール内に接続導体を形成し、これら接続導体を
介してドレイン電極、ソース電極１４及びゲート電極１
６にそれぞれ接続されたドレイン電極用パッド１８、ソ
ース電極用パッド１９及びゲート電極用パッド２０を形
成する。
ング処理によってこの層間絶縁膜１７の所定位置にコン
タクトホールを穴明けし、アルミニウム（Ａｌ）等の金
属導体膜を蒸着してパターニングすることによってコン
タクトホール内に接続導体を形成し、これら接続導体を
介してドレイン電極、ソース電極１４及びゲート電極１
６にそれぞれ接続されたドレイン電極用パッド１８、ソ
ース電極用パッド１９及びゲート電極用パッド２０を形
成する。
【００２６】以上のごとく形成した縦型ＴＦＴによれ
ば、１００μｍ×１００μｍの素子サイズで５００ｍＡ
の定常電流（オン電流）を流すことが可能であり、パワ
ーＴＦＴとして充分使用できることが確認された。な
お、同サイズのコプレーナ構造ＴＦＴではたかだか５ｍ
Ａの電流が限度であり、５００ｍＡもの電流を流すこと
は全くできないことは前述した通りである。
ば、１００μｍ×１００μｍの素子サイズで５００ｍＡ
の定常電流（オン電流）を流すことが可能であり、パワ
ーＴＦＴとして充分使用できることが確認された。な
お、同サイズのコプレーナ構造ＴＦＴではたかだか５ｍ
Ａの電流が限度であり、５００ｍＡもの電流を流すこと
は全くできないことは前述した通りである。
【００２７】以上述べた実施例は全て本発明を例示的に
示すものであって限定的に示すものではなく、本発明は
他の種々の変形態様及び変更態様で実施することができ
る。従って本発明の範囲は特許請求の範囲及びその均等
範囲によってのみ規定されるものである。
示すものであって限定的に示すものではなく、本発明は
他の種々の変形態様及び変更態様で実施することができ
る。従って本発明の範囲は特許請求の範囲及びその均等
範囲によってのみ規定されるものである。
【００２８】
【発明の効果】以上詳細に説明したように本発明によれ
ば、基板面と垂直方向にドレイン電極及びソース電極が
積層されてなる縦型ＴＦＴ装置は、そのドレイン電極が
基板面に接して形成されており、このドレイン電極の面
積がソース電極の面積より広くなっているので、ドレイ
ン電流の集中化が防止でき発熱がその分小さくなるか
ら、素子寸法が小さくても大電流を流すことが可能とな
る。従って、本発明によれば、論理回路やアナログ回路
等の大電流回路に広く適用可能なＴＦＴ装置を提供する
ことができる。
ば、基板面と垂直方向にドレイン電極及びソース電極が
積層されてなる縦型ＴＦＴ装置は、そのドレイン電極が
基板面に接して形成されており、このドレイン電極の面
積がソース電極の面積より広くなっているので、ドレイ
ン電流の集中化が防止でき発熱がその分小さくなるか
ら、素子寸法が小さくても大電流を流すことが可能とな
る。従って、本発明によれば、論理回路やアナログ回路
等の大電流回路に広く適用可能なＴＦＴ装置を提供する
ことができる。
【図１】図２のＡ−Ａ線断面図である。
【図２】本発明の一実施例である縦型ＴＦＴの構成を概
略的に示す平面図である。
略的に示す平面図である。
【図３】図２の縦型ＴＦＴの製造工程の一部を示す断面
図である。
図である。
【図４】図２の縦型ＴＦＴの製造工程の一部を示す断面
図である。
図である。
１０ 絶縁性基板 １１ 金属シリサイド層 １２ 不純物添加シリコン層 １３ 活性シリコン層 １４ ソース電極 １５ ゲート絶縁膜 １６ ゲート電極 １７ 層間絶縁膜 １８ ドレイン電極用パッド １９ ソース電極用パッド ２０ ゲート電極用パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高山 一郎 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (4)
- 【請求項１】 基板面と垂直方向にドレイン電極及びソ
ース電極が積層されてなる縦型薄膜半導体装置であっ
て、前記ドレイン電極が前記基板面に接して形成されて
おり、該ドレイン電極が前記ソース電極より広い面積を
有していることを特徴とする縦型薄膜半導体装置。 - 【請求項２】 前記ドレイン電極が不純物添加シリコン
層と金属又は金属シリサイド層との２層構造であること
を特徴とする請求項１に記載の縦型薄膜半導体装置。 - 【請求項３】 前記ドレイン電極上には、活性シリコン
層及びソース電極が略円錐台形状となるように前記基板
面と垂直方向に順次積層されていることを特徴とする請
求項１又は２に記載の縦型薄膜半導体装置。 - 【請求項４】 ゲート電極が前記略円錐台形状の層の側
面に沿って形成されていることを特徴とする請求項３に
記載の縦型薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105022A JPH07297406A (ja) | 1994-04-21 | 1994-04-21 | 縦型薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105022A JPH07297406A (ja) | 1994-04-21 | 1994-04-21 | 縦型薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297406A true JPH07297406A (ja) | 1995-11-10 |
Family
ID=14396436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6105022A Pending JPH07297406A (ja) | 1994-04-21 | 1994-04-21 | 縦型薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297406A (ja) |
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|---|---|---|---|---|
| JPH09181309A (ja) * | 1995-12-26 | 1997-07-11 | Matsushita Electric Ind Co Ltd | 縦型電界効果トランジスタ及びその製造方法 |
| US6320221B1 (en) | 1998-12-30 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | TFT-LCD having a vertical thin film transistor |
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- 1994-04-21 JP JP6105022A patent/JPH07297406A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021008 |