JPH02194557A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置およびその製造方法に関するも
のである。

（従来の技術） 集積回路素子では、その集積度を向として小型化を図る
ために、半導体素子などの内部素子の形成パターンの微
細化が進められてきている。現在では、サブミクロンル
ールの半導体素子などが開発されるに至っており、次世
代の素子のパターンルールは、サブミクロンからハーフ
ミクロン、クォーターミクロンのオーダーへと進むと考
えられている。これに伴ってパターン形成技術も紫外線
リソグラフィから、Ｘ線リソグラフィ、電子ビームリソ
グラフィなどへと開発が進められている。

一方素子の微細化にｆｆって素子特性が劣化し、たとえ
ばエレクトロマイグレーソヨン　バンチスルー、および
ｔａ雷電圧低下などの種々の問題が生しることが知°ら
れており、これらの問題は新しい製造工程を導入したり
、素子の設計に工夫を加えたりしてその解決が図られて
きている。

望積回路素子には、バイポーラ型素子とＭＯＳ型素子と
がある。前記バイポーラ型素子では高速動作が可能であ
るが集積度は成る程度制限される。

前記ＭＯＳ型素子はさらに、Ｎチャンネル〜ＭＯ８，Ｐ
チャンネル−ＭＯＳ、およびＣ−ＭＯ３の各構造の素子
に分けられる。現在では、消費電力および高速性の観点
から特に（＞ＭＯ３構造のものが多用されるようになっ
てきている。ところがこのＣ−Ｍ　ＯＳ　ｆｊｌ造の素
子では、基板にＮチャンネルおよびＰチャンネルの素子
を形成するため、両者が互いに影響し合わないようにす
るための素子間の分離が必要であり、このため集積度に
限界があり、集積回路素子の小型化が困難であるいう欠
点がある。

この問題を解決するために、内部の素子を三次元的に形
成するようにして集積度の向上を図る技術としてＳ　Ｏ
Ｉ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｒ＋５ｕｌａｔｅｒ）
技術がある。このＳｏｌ技術は第３図に示されている。

まず第３図（１）に示すようにシリコン基板１上にブレ
ーナ技術によって素子２を形成する。そしてこの素子２
を形成したシリコン基板１表面に酸化膜または窒化膜な
どの絶縁膜３を堆積し、この絶縁膜３に通常のりソグラ
フィ技術によって窓４を形成し、シリコン基板１表面を
この窓４から露出させる。この状態が第３図（２）に示
されている。

この状態から前記絶縁膜３を堆積したシリコン基板１表
面の全域にわたってシリコン５をエピタキシャル成長さ
せる。このとき、窓４の部分ではンＩＪコン５はシリコ
ン基板１に接触するので、こ窓４の部分に形成されるシ
リコン５はシリコン基板ｌと等しい面方位を有する単結
晶シリコン６となり、他のｖＩ！、縁膜３表面に形成さ
れるシリコン５は多結晶シリコン７となる。この状態を
第３Ｃ（３１に示す。

次に、前記昨結晶シリコン６杏種結晶として、レーザア
ニールやストリップオーブンを用いて前記多結晶シＩＪ
コンを溶融し単結晶化する。この状態を第３図（４）に
示す、この単結晶化の後にはシリコン基板ＬＬの全面に
わたって単結晶化されたシリコン５に素子が形成される
。

このようにして、素子が三次元的に配置され、これによ
って集積度の向上が図られている。

Ｃ発明が解決しようとする課題〕 しかしながら上述のようなＳｏｌ技術では、シリコン基
板１の面積が大きく、したがってシリコン５が大面積に
わたるときにはその単結晶化が困難であり、このため結
晶性が悪いという問題がある。またシリコン基板１とシ
リコン５とを絶縁膜３で完全に分離した多層構造である
ため、素子２は絶縁１ｌＩ３によって被覆されることと
なり、熱放散が困難である。このため温度上昇による素
子特性の劣化が生じる。

この発明の目的は、上述の技術的課題を解決し、結晶性
および素子特性が格段に向上される半導体装置およびそ
の製造方法を提供することである。

〔課題を解決するだめの手段〕

この発明の半導体装１は、半導体基板と、この半導体基
板上に形成した第１の素子群と、この第１の素子群のう
ちの互いに隣接する一対の素子の間に素子形成領域と一
部重なる領域にわたって形成した絶縁膜と、この絶縁膜
上に形成した半導体単結晶の島と、この半導体単結晶の
島に形成した第２の素子とを備えたものである。

またこの発明の半導体装置の製造方法は、半導体基板上
に第１の素子群を形成し、 この第１の素子群のうちの互いに隣接する一対の素子の
間に、素子形成領域と一部重なる領域にわたって絶縁膜
をパターン形成し、 この絶！！膜をパターン形成した前記半導体基板表面に
半導体結晶をエピタキシャル成長させ、この半導体結晶
の前記第１の素子上の部分を種結晶として、前記絶縁膜
上の部分の半導体結晶の単結晶化を行い、 前記第１の素子上に形成した半導体結晶を工。

チング除去して、前記絶縁膜上に半導体単結晶の島を形
成し、 この半導体単結晶の島に、第２の素子を形成することを
特徴とする。

〔作用〕

この発明の構成によれば、半導体基板上に第１の素子群
が形成され、この半導体基板表面に絶縁膜がパターン形
成される。この絶縁膜は前記第１の素子群のうちの互い
に隣接する一対の素子の間に、前記第１の素子の形成領
域と一部重なる領域にわたって形成される。

この絶縁膜をパターン形成した半導体基板表面に半導体
結晶がエピタキシャル成長によって堆積される。このと
き前記絶縁膜が形成されない第１の素子の部分では、半
導体基板表面に前記エピタキシャル成長される半導体結
晶が接するので、この部分に形成される前記半導体結晶
はｌ１１結晶となる。一方絶縁膜上にエピタキシャル成
長される前記半導体結晶は多結晶となる。

前記半導体結晶のエピタキシャル成長の後には、前記単
結晶の部分を種結晶として前記多結晶の部分の半導体結
晶の単結晶化が行われる。そして前記第１の素子上の部
分の前記半導体結晶がエツチング除去され、そのように
して前記絶縁膜上に半導体単結晶の島が形成される。こ
の半導体結晶の島に第２の素子が形成される。

このようにして、前記第１および第２の素子は前記絶縁
膜によって確実に分離される。しかも従来のＳｏｌ技術
のようにいずれか−・方の素子が絶縁膜によって被覆な
どされることはなく、各素子における熱放散が良好に行
われる。これによって、温度上昇による素子特性の劣化
を防ぐことができる。

また前記半導体単結晶の島は半導体基板上において、７
Ａ１の素子の形成領域と一部重なる領域に形成されるこ
とになるので、集積度の向」−に有利であり、しかも高
集積化に当たって素子をむやみに小型化する必要がない
。

さらに前記絶縁膜上にエピタキシャル成長される毛導体
多結晶は、絶！！膜が形成された領域、ずなわち第１の
素子間の比較的小面積の領域に形成されることになるの
で、その単結晶化は良好に行うことができ、したがって
前記半導体単結晶の島は良好な結晶性を有することがで
きる。

（実施例〕 第１図はこの発明の一実施例の半導体装置の製造方法を
説明するための断面図である。この実施例はこの発明を
Ｃ−ＭＯＳ型素子に応用したものである。半導体基板と
して（１００）、Ｐ型、比抵抗１０ｏｈｍ−ｃ＋ｍの３
インチシリコン基板２０を用い、通常のプレーナ技術と
ＬＯＣＯ３法による素子間分離を用いて前記シリコン基
板２０上に第１の素子であるＮチ中ンネルＭＯＳトラン
ジスタ２１を複数形成する。このＮチャンネルＭＯＳ２
１の配線接続およびＭＯＳ）ランジスタ２１相互の配線
接続はこの時点で行う。２９はフィールド酸化膜である
。

前記ＭＯ３）ランジスタ２１を形成したシリコン基板２
０上に、プラズマＣＶＤ　（化学的気相堆積）法によっ
て絶縁膜となる膜厚１μｍのシリコンナイトライド膜２
３を堆積させる。そしてこのシリコンナイトライド膜２
３表面に、既存のホトリソグラフィによって、ＭＯＳ）
ランデスタ２１上の部分に窓を形成するようにしてホト
レジスト（図示せず。）をパターン形成する。前記ホト
レジストに形成する窓は、ＭＯＳトランジスタ２１が形
成された令貝域よりも少し小さな領域とする。

この状態からＭＯＳ　）ランデスタ２１上の部分のシリ
コンナイトライド膜２３をエツチング除去し、そのよう
にしてシリコンナイトライド膜２３にバターニングを施
す。このようにして、ソリコンナイトライド膜２３を、
隣接する一対のＮ１０Ｓトランジスタ２１の間に、素子
形成領域と一部重なる領域にわたってパターン形成させ
る。さらに、前記ホトレジストをドライエツチングによ
って除去した状態が第１図（１）に示されており、ＭＯ
Ｓ　トランジスタ２１の部分のシリコン基板２０がシリ
コンナイトライド膜２３に形成された窓２４から露出し
た状態となる。

前記シリコンナイトライド膜２３の堆積は、平行平板型
プラズマＣＶＤ装置を用いて行われ、アルゴンヘースの
５％シランガスとアンモニアガスとの混合ガスを反応ガ
スとして、下記の条件下で行われる。

ガス流量　シラン　　：２００ｓｅｃｍアンモニア：　
　１０　　ｓｃｃｍ ガス圧力　　　　　　　　０．２　　ＴｏｒｒＲＦ電力
　　　　　　　１５０　　Ｗ 電極間隔　　　　　　　　２５ＩＩ１１堆積時間　　　
　　　　　２０　ｍｉｎまた前記ホトレジスト除去のた
めのドライエツチングは、ＳＦ、ガスと０２ガスとの混
合ガスを用いて以下の条件下で行う。

ガス流量　　　ＳＦｈ　　：　　２０　　ｓｅｃ＋＋＋
Ｏｚ：５ｓｃｃｉ＋ ガス圧力　　　　　　　　　５　１ｌＴｏｒｒＲＦ電力
　　　　　　　２００　　Ｗ エツチング時間　　　　　１５　刺ｉｎ第１図（１）に
示された状態から、第１図（２）に示すように半導体結
晶であるシリコン２５を熱ＣＶＤ法によりエピタキシャ
ル成長させる。このエピタキシャル成長は、ジクロロシ
ラン（Ｓｔ　Ｈｚ　ＣＱ　！　）と水素（Ｈ，）との混
合ガスを原料ガスとして下記の条件で行われる。

ガス圧力　　　　　　　７００Ｔｏｒｒ基板温度　　　
　　　１．０００　　℃成長時間　　　　　　　　！６
ｍ１ｒｉこの条件下で、前記シリコン２５のｌｉｌ厚は
５μｍとなる。

このようなシリコン２５のエピタキシャル成長によって
、シリコンナイトライド膜２３をエツチング除去した窓
２４の部分では前記シリコン２５がシリコン基板２０表
面に接触し、したがってこの部分のシリコン２５は単結
晶シリコン２６となり、シリコンナイトライド膜２３上
に形成されたシリコン２５は多結晶シリコン２７となる
。

第１図（２）に示された状態から、前記多結晶シリコン
２７をレーザで走査して溶融させ、この多結晶シリコン
２７を前記単結晶シリコン２６を種結晶として単結晶化
する。この単結晶化の後に、ホトリソグラフィによって
シリコン２５表面に前記窓２４に整合した窓を形成した
ホトレジスト（図示せず、）をパターン形成し、このホ
トレジストをマスクとして前記単結晶シリコン２６をド
ライエ５・チングによって除去する。そして前記ホトレ
ジストを専用のレジスト除去液を用いてエツチング除去
する。このようにして、第１図（３）に示すようにシリ
コンナイトライドｌＡ２３上に単結晶シリコンの島２８
が形成される。

前記多結晶シリコン２７の単結晶化は、Ｑスイ５・チ型
のＹＡＧレーザ発振装置を用いて行われ、放射されるレ
ーザの特性は下記のとおりである。

波長　　　　　　　　　１．０６７１ｍ出力　　　　　
　　　　　０．１　　ｍＪ／パルスモード　　　　　　
　　　ＴＥＭ、。

ビーム径　　　　　　　３００　μｍ 周波数　　　　　　　　　　３　　ｋＨｚパルス幅　　
　　　　　１５０ｎｓｅｃ走査速度　　　　　　　　　
５　　ｃｍ／ｓｅｃこの条件で、レーザによって照射さ
れた部分は約１０００°Ｃに加熱される。

また前記単結晶シリコン２６除去のためのドライエツチ
ングは、ＳＦ、ガスとＣＣ１，の混合ガスを用いた反応
性イオンエツチングによって行う。

このときのエツチング条件は下記のとおりである。

ガスｍｆｆ１　　　　ＳＦ６　　　：２０　　ｓｃｃｍ
ＣＣｊ２＋　　：　　５　５ｃｃｖ ガス圧力　　　　　　　　　Ｉ　Ｑ　　ｍＴｏｒｒＲＦ
電力　　　　　　　１２０Ｗ 工・ノチング時間　　　　　　３　　ｗｉｎ第１図（３
）に示された状態から、第２の素子であるＰチャンネル
ＭＯ３）ランジスタ２２を既存のプレーナ技術によって
前記単結晶の島２８上に形成する。そして通常の配線を
形成してＭＯＳ）ランリスク２１．２２間を接続するな
どしてＣ−ＭＯ８構造の素子が作製される。

第２図には、この実施例に従って作製したＣ−ＭＯ３型
素子と、通常のプレーナ技術によって作製したＣ−ＭＯ
３型素子と、前述のＳＯＩ技術によって作製され絶縁膜
として膜厚２μｍのシリコンナイトライド膜を用いこの
シリコンナイトライド膜上に膜ｒ′７．３μの単結晶シ
リコンを形成した６ＭＯ３型素子とを、同一材料で封止
した各チップに１０（ｌｒｎＡの電流を流したときの各
チップの温度の時間変化がそれぞれ曲線ｆｆｌ、ｅ２．
ｆｆ３で示されている。

−ＩＩに、トランジスタでは温度が１７０　′Ｃ以上に
上昇すると素子特性が劣化し、正常な動作を行わせるこ
とができなくなることが知られている。

一方第２図からは、この実施例に従う素子では温度は約
１４０　’Ｃまで上昇して飽和し、通常のプレーナ技術
による素子では１３０°Ｃ程度で温度が飽和し、ＳＯＩ
技術による素子では１７０　’Ｃ程度で飽和する。した
がって、前記Ｓｏｌ技術による素子は温度上昇による素
子特性の劣化が実用玉問題となる。しかしながら、この
実施例による素子では、ＮチャンネルＭＯ３）ランジス
タ２１およびＰチャンネルＭＯ３）ランジスタ２２をと
もに露出させているので、熱放散性が良好であり、この
ため素子の温度も比較的低い温度（約１４０’ｃ）で飽
和する６したがって素子特性の劣化が問題となることは
ない。

以上のようにこの実施例によれば、熱放散性を向上して
、素子特性の劣化を効果的に抑制することができる。し
かも、ＰチャンネルＭＯ３）ランジスタ２２が形成され
るシリコン単結晶の島２８は、シリコンナイトライド膜
２３を挟んでＮチャンネルＭＯ３）ランジスタ２１の形
成４域に一部重なるようにしていわば三次元的に配置さ
れて形成されるので、素子の集積度を充分に高くするこ
とができる。しかも、高集積化に当たって素子をむやみ
に小さくする必要がない。

さらに、前記シリコン単結晶の島２８は、シリコン基板
２０表面に形成したＮチャンネルＭＯＳトランジスタ２
１間の比較的小面積の領域に形成されるので、この島２
８の形成の際の多結晶シリコン２７の単結晶化は良好に
行われ、したがって単結晶の島２８は優れた結晶性を有
することができる。

前述の実施例では、シリコンナイトライド膜２３の堆積
は、プラズマＣＶＤ法によって行うようにしたが、この
シリコンナイトライド膜２３は他の方法、たとえばＰＶ
Ｄ法（物理的気相堆積法）によって形成されてもよい。

また前述の実施例では、ｗＡ縁膜としてシリコンナイト
ライド膜を用いるようにしたが、この＠縁膜としては酸
化ソリコン膜やボロンナイトライド膜へどの他の絶縁膜
が用いられてもよい。また絶縁膜をパターン形成する方
法は、この絶縁膜の堆積後、その不要部分をエツチング
除去する方法に限られるものではない。

さらにまた、シリコン２５のエピタキシャル成長は、熱
ＣＶ［）法によって行うようにしたが、プラズマＣＶＤ
法および光ＣＶＤ法などの他のＣＶＤ法、ならびにクラ
スターイオンビーム蒸着法などのＰＶＤ法などの他の方
法で行ってもよい。

また多結晶シリコン２７の単結晶化をＹＡＧレーザ発振
装置を用いて行うようにしたが、たとえばｃｗ型のＡｒ
レーザ発振装置が用いられてもよい。

〔発明の効果〕

以上のようにこの発明の半導体装置およびその製造方法
によれば、半導体基板に形成した第１の素子と、半導体
基板上に絶縁膜を介して形成した半導体単結晶の島に形
成される第２の素子とは、日記絶縁膜をによって確実に
分離され、しかも従来のＳｏｌ技術のようにいずれか一
方の素子が絶縁膜などによって被覆などされることはな
く、前記第１および第２の素子の熱放散は良好に行われ
る。これによって、温度上昇による素子特性の劣化を防
ぐことができるようになる。

また、前記半導体単結晶の島は、半導体基板上において
第１の素子の形成領域と一部重なる３５域に形成される
ので集積度の向上に有利であり、しかも前記第１および
第２の素子は三次元的に配置されることになるので素子
をむやみに小さくする必要がなく、各素子の良好な特性
を維持しながら高！ｌ積化を有利に行うことができる。

さらにまた、前記半導体単結晶の島は、前記絶縁膜上に
エピタキシャル成長される半導体多結晶を単結晶化する
ことによって形成されるが、前記絶縁膜は第１の素子間
の比較的小面積の領域に形成され、したがってこの小面
積の領域の絶縁膜上の前記半導体多結晶の単結晶化は良
好に行うことができる。したがって前記半導体単結晶の
島は充分に良好な結晶性を有することができる。これに
より、前記第１および第２の素子をいずれも良好な結晶
性を有する半導体（半導体基板および前記半導体単結晶
の島）」二に形成することができるようになり、各素子
の特性を向上して優れた半導体装置を作製することがで
きるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に従う半導体装置の製造方
法を示す断面図、第２図は第１図に示された実施例およ
び通常のブレーナ技術ならびにＳ０１技術によってそれ
ぞれ作製されたＣ−ＭＯ３型素子の電流印加時間に対す
る各温度変化を示すグラフ、第３図はＳｏｌ技術を説明
するだめの断面図である。 ２０・・・シリコン基板（半導体基板）、２１・・・Ｎ
チャンネルＭＯ３）ランジスタ（第１の素子）、２２・
・・ＰチャンネルＭＯＳトランジスタ（第２の素子）、
２３・・・シリコンナイトライ１′膜（絶縁膜）、２５
・・・シリコン（半導体結晶）、２８・・・島＋

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、この半導体基板上に形成した第１
   の素子群と、この第１の素子群のうちの互いに隣接する
   一対の素子の間に素子形成領域と一部重なる領域にわた
   って形成した絶縁膜と、この絶縁膜上に形成した半導体
   単結晶の島と、この半導体単結晶の島に形成した第２の
   素子とを備えた半導体装置。
2. （２）半導体基板上に第１の素子群を形成し、この第１
   の素子群のうちの互いに隣接する一対の素子の間に、素
   子形成領域と一部重なる領域にわたって絶縁膜をパター
   ン形成し、 この絶縁膜をパターン形成した前記半導体基板表面に半
   導体結晶をエピタキシャル成長させ、この半導体結晶の
   前記第１の素子上の部分を種結晶として、前記絶縁膜上
   の部分の半導体結晶の単結晶化を行い、 前記第１の素子上に形成した半導体結晶をエッチング除
   去して、前記絶縁膜上に半導体単結晶の島を形成し、 この半導体単結晶の島に、第２の素子を形成することを
   特徴とする半導体装置の製造方法。