JPH0541354A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JPH0541354A JPH0541354A JP3087778A JP8777891A JPH0541354A JP H0541354 A JPH0541354 A JP H0541354A JP 3087778 A JP3087778 A JP 3087778A JP 8777891 A JP8777891 A JP 8777891A JP H0541354 A JPH0541354 A JP H0541354A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000011810 insulating material Substances 0.000 claims abstract description 17
- 238000010438 heat treatment Methods 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 46
- 238000000576 coating method Methods 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 34
- 239000011248 coating agent Substances 0.000 claims description 29
- 239000012212 insulator Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 37
- 230000008602 contraction Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 88
- 239000010409 thin film Substances 0.000 description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 description 17
- 239000010410 layer Substances 0.000 description 17
- 229910052698 phosphorus Inorganic materials 0.000 description 17
- 239000011574 phosphorus Substances 0.000 description 17
- 239000011521 glass Substances 0.000 description 16
- 239000001257 hydrogen Substances 0.000 description 15
- 229910052739 hydrogen Inorganic materials 0.000 description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 14
- 239000013078 crystal Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 238000000137 annealing Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 238000005224 laser annealing Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 238000005979 thermal decomposition reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000005382 thermal cycling Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002654 heat shrinkable material Substances 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000004017 vitrification Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
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Abstract
(57)【要約】
【目的】 本発明は、電気的特性に優れた半導体材料、
特に膜状に形成される半導体材料を提供することを目的
とする。 【構成】 熱収縮性を有する絶縁材料の上に前記絶縁材
料が熱収縮する温度以下で半導体被膜を形成し、その
後、前記絶縁材料および前記半導体被膜をパターニング
し、その後、熱収縮温度以上で加熱処理された半導体材
料。
特に膜状に形成される半導体材料を提供することを目的
とする。 【構成】 熱収縮性を有する絶縁材料の上に前記絶縁材
料が熱収縮する温度以下で半導体被膜を形成し、その
後、前記絶縁材料および前記半導体被膜をパターニング
し、その後、熱収縮温度以上で加熱処理された半導体材
料。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチンング素子、
集積回路、液晶表示素子等に用いられる薄膜トランジス
タ、薄膜ダイオード等の薄膜半導体装置に関するもので
ある。
集積回路、液晶表示素子等に用いられる薄膜トランジス
タ、薄膜ダイオード等の薄膜半導体装置に関するもので
ある。
【０００２】
【従来の技術】薄膜半導体装置、例えば薄膜トランジス
タや薄膜ダイオードは、液晶表示装置の駆動回路やイメ
ージセンサの増幅回路の様に、絶縁性の基板上に形成で
きる素子として注目されてきたが、半導体基板上に素子
を形成するモノリシック技術においても、素子の集積度
を上げる目的で薄膜トランジスタを使用し、回路の立体
化を図ることが試みられている。このときに使用される
薄膜半導体としては、ポリシリコン等の多結晶材料、ア
モルファスシリコンのような非晶質材料、あるいは両者
の中間に位置し、多結晶としての特性と非晶質としての
特性とを兼ね備えたセミアモルファスシリコンのような
セミアモルファス半導体が使用されている。
タや薄膜ダイオードは、液晶表示装置の駆動回路やイメ
ージセンサの増幅回路の様に、絶縁性の基板上に形成で
きる素子として注目されてきたが、半導体基板上に素子
を形成するモノリシック技術においても、素子の集積度
を上げる目的で薄膜トランジスタを使用し、回路の立体
化を図ることが試みられている。このときに使用される
薄膜半導体としては、ポリシリコン等の多結晶材料、ア
モルファスシリコンのような非晶質材料、あるいは両者
の中間に位置し、多結晶としての特性と非晶質としての
特性とを兼ね備えたセミアモルファスシリコンのような
セミアモルファス半導体が使用されている。
【０００３】しかしながら、これらの薄膜半導体のキャ
リヤの移動度が単結晶のものに比べて数分の１から数１
０分の１と著しく小さいため、これらの材料を使用した
薄膜半導体装置の動作速度は著しく小さいものであっ
た。例えば、アモルファスシリコンでは、電子移動度が
１ｃｍ2 ／Ｖｓ以下であり、一般的なポリシリコンでは
電子移動度が１０〜３０ｃｍ2 ／Ｖｓであった。また、
レーザーアニールのごとき、特殊な作製方法によるもの
であっても、２００ｃｍ2 ／Ｖｓが限度であり、これ
は、単結晶珪素の電子移動度１３５０ｃｍ2 ／Ｖｓに比
べると著しく小さい。したがって、薄膜半導体装置は比
較的周波数の低い用途や単結晶半導体の補助的な用途、
例えばスタティックＲＡＭにおける負荷抵抗素子、とし
て使用されるのみであった。
リヤの移動度が単結晶のものに比べて数分の１から数１
０分の１と著しく小さいため、これらの材料を使用した
薄膜半導体装置の動作速度は著しく小さいものであっ
た。例えば、アモルファスシリコンでは、電子移動度が
１ｃｍ2 ／Ｖｓ以下であり、一般的なポリシリコンでは
電子移動度が１０〜３０ｃｍ2 ／Ｖｓであった。また、
レーザーアニールのごとき、特殊な作製方法によるもの
であっても、２００ｃｍ2 ／Ｖｓが限度であり、これ
は、単結晶珪素の電子移動度１３５０ｃｍ2 ／Ｖｓに比
べると著しく小さい。したがって、薄膜半導体装置は比
較的周波数の低い用途や単結晶半導体の補助的な用途、
例えばスタティックＲＡＭにおける負荷抵抗素子、とし
て使用されるのみであった。
【０００４】薄膜半導体のキャリヤ移動度が低い原因と
しては、例えば、非晶質材料においては結晶の周期性が
短いためキャリヤの散乱が起こりやすく、よってキャリ
ヤの平均自由工程が短いためと考えられる。また、多結
晶材料においては、結晶粒界で異元素の濃度が高くな
り、結晶粒界に障壁が生じ、よって結晶粒界においてキ
ャリヤが無秩序に散乱されるためと考えられる。したが
って、１つ１つの結晶の大きさを大きくすることによっ
て単位長さあたりの粒界の数を減らし、移動度を大きく
することが試みられている。セミアモルファス材料は全
体としては多結晶材料のように周期性の長い部分が大部
分であり、そして、明確な結晶粒界が存在しないため、
粒界におけるキャリヤの散乱は抑えられ、比較的大きな
キャリヤ移動度を示す。しかし、大きな粒径の結晶（長
距離秩序の保たれた領域）を有するセミアモルファス材
料は得ることが難しい。また、大きな粒径のポリシリコ
ンを得ることは簡単であるが、素子の大きさと粒径が同
じ程度であると、素子の特性のばらつきが大きくなり、
実用的ではない。
しては、例えば、非晶質材料においては結晶の周期性が
短いためキャリヤの散乱が起こりやすく、よってキャリ
ヤの平均自由工程が短いためと考えられる。また、多結
晶材料においては、結晶粒界で異元素の濃度が高くな
り、結晶粒界に障壁が生じ、よって結晶粒界においてキ
ャリヤが無秩序に散乱されるためと考えられる。したが
って、１つ１つの結晶の大きさを大きくすることによっ
て単位長さあたりの粒界の数を減らし、移動度を大きく
することが試みられている。セミアモルファス材料は全
体としては多結晶材料のように周期性の長い部分が大部
分であり、そして、明確な結晶粒界が存在しないため、
粒界におけるキャリヤの散乱は抑えられ、比較的大きな
キャリヤ移動度を示す。しかし、大きな粒径の結晶（長
距離秩序の保たれた領域）を有するセミアモルファス材
料は得ることが難しい。また、大きな粒径のポリシリコ
ンを得ることは簡単であるが、素子の大きさと粒径が同
じ程度であると、素子の特性のばらつきが大きくなり、
実用的ではない。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する問題点は、薄膜半導体のキャリヤ移動度を向上せし
めるとともに、薄膜半導体素子に使用するのに適した半
導体材料を提供することである。
する問題点は、薄膜半導体のキャリヤ移動度を向上せし
めるとともに、薄膜半導体素子に使用するのに適した半
導体材料を提供することである。
【０００６】
【課題を解決しようとする手段】本発明人らは、レーザ
ーアニールによって大きな移動度の材料が得られる原因
について考察を進めていた。すなわち、結晶の大きさが
いづれも同じ、数〜１０μｍ程度であるにも関わらず、
通常の電気炉での熱アニールによる場合では、得られる
電子移動度は３０ｃｍ2 ／Ｖｓであるのに対し、レーザ
ーアニールをおこなったものは２００ｃｍ2 ／Ｖｓであ
った。この原因の１つとしては熱アニールでは、十分長
時間かけてアニールをおこなうため、結晶粒界に異元素
が多く析出するのに対し、レーザーアニール、特にパル
スレーザーを利用するレーザーアニールでは異元素が粒
界へ移動するだけの時間がなく、粒界での障壁の形成が
不完全であることが考えられた。
ーアニールによって大きな移動度の材料が得られる原因
について考察を進めていた。すなわち、結晶の大きさが
いづれも同じ、数〜１０μｍ程度であるにも関わらず、
通常の電気炉での熱アニールによる場合では、得られる
電子移動度は３０ｃｍ2 ／Ｖｓであるのに対し、レーザ
ーアニールをおこなったものは２００ｃｍ2 ／Ｖｓであ
った。この原因の１つとしては熱アニールでは、十分長
時間かけてアニールをおこなうため、結晶粒界に異元素
が多く析出するのに対し、レーザーアニール、特にパル
スレーザーを利用するレーザーアニールでは異元素が粒
界へ移動するだけの時間がなく、粒界での障壁の形成が
不完全であることが考えられた。
【０００７】それに加えて、レーザーアニールではレー
ザー照射時に生じたストレスがそのまま保存され、粒界
に何らかの影響を与えていることが考えられた。すなわ
ち、レーザーアニールによって、粒界の接合が密接なも
のとなり、粒界の障壁の幅が小さくなるものと考えた。
ザー照射時に生じたストレスがそのまま保存され、粒界
に何らかの影響を与えていることが考えられた。すなわ
ち、レーザーアニールによって、粒界の接合が密接なも
のとなり、粒界の障壁の幅が小さくなるものと考えた。
【０００８】そして、その仮説を立証するために、図１
に示されるような実験をおこなった。すなわち、半導体
基板１０１上に熱によって収縮する絶縁性の材料の被
膜、例えば、リンガラス、ボロンガラス、リン・ボロン
ガラス、ＡＮガラス、石英ガラスの材料となる被膜を、
プラズマＣＶＤ法やスパッタ法によって形成し、その上
にさらに、薄膜半導体材料の被膜、例えば、ポリシリコ
ンやアモルファスシリコン、セミアモルファスシリコン
の被膜をプラズマＣＶＤ法やスパッタ法によって形成し
た。ここで、熱収縮ということは熱膨張ということとは
別であるということに注意するべきである。後者は、熱
サイクルにおいて可逆性を有するのに対し、前者は熱サ
イクルにおける可逆性を有しない。すなわち、非可逆的
な現象である。したがって、上記の積層工程において
は、熱収縮性被膜が収縮しない十分低い温度に維持する
ことが重要である。
に示されるような実験をおこなった。すなわち、半導体
基板１０１上に熱によって収縮する絶縁性の材料の被
膜、例えば、リンガラス、ボロンガラス、リン・ボロン
ガラス、ＡＮガラス、石英ガラスの材料となる被膜を、
プラズマＣＶＤ法やスパッタ法によって形成し、その上
にさらに、薄膜半導体材料の被膜、例えば、ポリシリコ
ンやアモルファスシリコン、セミアモルファスシリコン
の被膜をプラズマＣＶＤ法やスパッタ法によって形成し
た。ここで、熱収縮ということは熱膨張ということとは
別であるということに注意するべきである。後者は、熱
サイクルにおいて可逆性を有するのに対し、前者は熱サ
イクルにおける可逆性を有しない。すなわち、非可逆的
な現象である。したがって、上記の積層工程において
は、熱収縮性被膜が収縮しない十分低い温度に維持する
ことが重要である。
【０００９】そして、半導体被膜と絶縁性被膜とをパタ
ーニングして図１（Ｂ）の状態を得た。その後、これら
を適切な温度で加熱することによって絶縁性被膜を収縮
せしめ、よって、その上の半導体被膜をも収縮せしめ
た。この温度は、下地の絶縁材料によって決定される
が、石英の場合には６００度Ｃぐらいが最適であり、ま
た、この温度においてアモルファスシリコン膜は結晶化
する。この状態で、例えば２４時間維持した。
ーニングして図１（Ｂ）の状態を得た。その後、これら
を適切な温度で加熱することによって絶縁性被膜を収縮
せしめ、よって、その上の半導体被膜をも収縮せしめ
た。この温度は、下地の絶縁材料によって決定される
が、石英の場合には６００度Ｃぐらいが最適であり、ま
た、この温度においてアモルファスシリコン膜は結晶化
する。この状態で、例えば２４時間維持した。
【００１０】その後、アニールによる結晶の乱れを中和
する目的で、２００〜４００度Ｃで水素気流中で熱アニ
ールをおこない、アニールによってできたポリシリコン
に水素添加をおこなった。そして、この半導体を用いて
ＭＯＳ構造の素子を作製し、電子移動度を測定したとこ
ろ、４０〜６０ｃｍ2 ／Ｖｓの移動度が得られた。この
値は下地が特に熱収縮をおこさない材料上に形成された
場合に比べて、３０〜１００％も大きな値であった。
する目的で、２００〜４００度Ｃで水素気流中で熱アニ
ールをおこない、アニールによってできたポリシリコン
に水素添加をおこなった。そして、この半導体を用いて
ＭＯＳ構造の素子を作製し、電子移動度を測定したとこ
ろ、４０〜６０ｃｍ2 ／Ｖｓの移動度が得られた。この
値は下地が特に熱収縮をおこさない材料上に形成された
場合に比べて、３０〜１００％も大きな値であった。
【００１１】この実験自体がレーザーアニールによって
高い移動度が得られることの直接の証明とはならない
が、下地に特殊な材料を用いることによって上部の半導
体被膜にストレスを加え、移動度を向上せしめることが
可能であることが偶然にも見出されたのである。この実
験をもとに本発明人らは研究を続け、以下の発明に到っ
たのである。
高い移動度が得られることの直接の証明とはならない
が、下地に特殊な材料を用いることによって上部の半導
体被膜にストレスを加え、移動度を向上せしめることが
可能であることが偶然にも見出されたのである。この実
験をもとに本発明人らは研究を続け、以下の発明に到っ
たのである。
【００１２】基板として用いる材料は半導体でもガラス
材料のような絶縁体でも良い。また、一見矛盾するよう
であるが、後の工程で形成される熱収縮性の絶縁膜が十
分厚い場合には基板の影響は全く無視されうる。したが
って、このような場合には、特に基板はなんであっても
構わない。そして、これらの基板の上に熱収縮性の絶縁
材料、例えば、リンガラス、ボロンガラス、リン・ボロ
ンガラス、ＡＮガラス、石英ガラスの材料となるもの
を、光ＣＶＤ法や、プラズマＣＶＤ法、スパッタ法によ
って堆積する。その際には最初に酸化珪素被膜を形成し
たのち、イオン注入法等の方法によって、リンやボロン
を１０14〜１０18ｃｍ-2、好ましくは１０16〜５×１０
17ｃｍ-2の密度で注入したものを用いてもよい。これら
のガラス材料に水素が１０〜３０原子％含まれている場
合には、比較的熱収縮が大きいことがわかった。また、
これらの絶縁層の厚さとしては、５０〜１０００ｎｍが
適していた。この厚さは上に堆積される半導体被膜の厚
さや、素子の大きさによって決定される。しかしなが
ら、極めて薄い場合には熱収縮の際に基板から剥がれて
しまったり、あるいは基板の影響が大きすぎて収縮しな
かったりする。少なくとも５０ｎｍの厚さは必要であ
る。
材料のような絶縁体でも良い。また、一見矛盾するよう
であるが、後の工程で形成される熱収縮性の絶縁膜が十
分厚い場合には基板の影響は全く無視されうる。したが
って、このような場合には、特に基板はなんであっても
構わない。そして、これらの基板の上に熱収縮性の絶縁
材料、例えば、リンガラス、ボロンガラス、リン・ボロ
ンガラス、ＡＮガラス、石英ガラスの材料となるもの
を、光ＣＶＤ法や、プラズマＣＶＤ法、スパッタ法によ
って堆積する。その際には最初に酸化珪素被膜を形成し
たのち、イオン注入法等の方法によって、リンやボロン
を１０14〜１０18ｃｍ-2、好ましくは１０16〜５×１０
17ｃｍ-2の密度で注入したものを用いてもよい。これら
のガラス材料に水素が１０〜３０原子％含まれている場
合には、比較的熱収縮が大きいことがわかった。また、
これらの絶縁層の厚さとしては、５０〜１０００ｎｍが
適していた。この厚さは上に堆積される半導体被膜の厚
さや、素子の大きさによって決定される。しかしなが
ら、極めて薄い場合には熱収縮の際に基板から剥がれて
しまったり、あるいは基板の影響が大きすぎて収縮しな
かったりする。少なくとも５０ｎｍの厚さは必要であ
る。
【００１３】その後、その上に半導体材料、例えば、ア
モルファスシリコンやポリシリコン、あるいはセミアモ
ルファスシリコンの被膜を１０〜５００ｎｍ形成する。
これらの半導体被膜は水素を含んでいてもいなくても構
わない。また、例えば、アモルファスシリコン被膜を低
温にて形成した後、レーザーアニールによって被膜をポ
リシリコン化してもよい。なぜならば、レーザーアニー
ールでは半導体被膜の表面近傍のみが加熱され、大部分
の絶縁性被膜には熱的な影響がないからであり、特にレ
ーザー光として可視光を使用した場合には、シリコン等
の半導体層ではレーザー光が吸収されるのに対し、絶縁
性層は可視光に対し透明であるので熱的な作用は極めて
小さい。いづれにせよ半導体被膜の形成にあたっては、
下地の絶縁性層の被膜が熱収縮しない温度でおこなう必
要がある。
モルファスシリコンやポリシリコン、あるいはセミアモ
ルファスシリコンの被膜を１０〜５００ｎｍ形成する。
これらの半導体被膜は水素を含んでいてもいなくても構
わない。また、例えば、アモルファスシリコン被膜を低
温にて形成した後、レーザーアニールによって被膜をポ
リシリコン化してもよい。なぜならば、レーザーアニー
ールでは半導体被膜の表面近傍のみが加熱され、大部分
の絶縁性被膜には熱的な影響がないからであり、特にレ
ーザー光として可視光を使用した場合には、シリコン等
の半導体層ではレーザー光が吸収されるのに対し、絶縁
性層は可視光に対し透明であるので熱的な作用は極めて
小さい。いづれにせよ半導体被膜の形成にあたっては、
下地の絶縁性層の被膜が熱収縮しない温度でおこなう必
要がある。
【００１４】ついで、この半導体被膜と絶縁性被膜とを
パターニングする。パターニングは図２（Ａ）のように
絶縁性被膜を全部除去してしまっても、あるいは同図
（Ｂ）のように、ある深さまで除去してもよいが、いづ
れの場合にも、パターニングによって分離する領域の幅
Ｌと半導体被膜と絶縁性被膜との界面から形成された溝
の底までの深さＴの選択が重要であることがわかった。
本発明人らは、Ｌ／Ｔ＜１０００、好ましくはＬ／Ｔ＜
１００であることが必要であることを見出した。このこ
とは、Ｌが熱収縮する絶縁層の厚さに比べて著しく大き
な場合には熱収縮は、横方向ではなく、縦方向に進行す
るためである。その場合には上に形成された半導体被膜
にはほとんど影響が及ばない。
パターニングする。パターニングは図２（Ａ）のように
絶縁性被膜を全部除去してしまっても、あるいは同図
（Ｂ）のように、ある深さまで除去してもよいが、いづ
れの場合にも、パターニングによって分離する領域の幅
Ｌと半導体被膜と絶縁性被膜との界面から形成された溝
の底までの深さＴの選択が重要であることがわかった。
本発明人らは、Ｌ／Ｔ＜１０００、好ましくはＬ／Ｔ＜
１００であることが必要であることを見出した。このこ
とは、Ｌが熱収縮する絶縁層の厚さに比べて著しく大き
な場合には熱収縮は、横方向ではなく、縦方向に進行す
るためである。その場合には上に形成された半導体被膜
にはほとんど影響が及ばない。
【００１５】その後、加熱工程によって該絶縁性被膜を
収縮せしめる。このときの温度としては、酸化珪素の場
合には６００〜１０００度Ｃが適しているが、この工程
で同時に半導体被膜も結晶化が起こる。特に高温でアニ
ールすると結晶核が多く発生して結晶の大きさが小さく
なる。そのことを避けるために、最初に５００〜７００
度Ｃ、好ましくは５５０〜６００度Ｃで１２〜７０時
間、例えば５８０度Ｃで３６時間アニールして、アモル
ファスシリコン等のシリコン系材料の結晶化をおこな
い、ついで７００〜１０００度Ｃ、好ましくは７５０〜
８００度Ｃで１２〜７０時間、例えば７８０度Ｃで２４
時間アニールして、絶縁層の収縮をおこなってもよい。
また、これらの熱アニールの雰囲気はアルゴン等の非酸
化性雰囲気や水素等の還元性雰囲気が適していたが、１
０-2ｔｏｒｒ以下の真空中でアニールをおこなうと、特
に絶縁性被膜に水素を多く含んだ材料を用いた場合に顕
著に収縮がおこった。これは、絶縁性被膜中の水素が水
となって外部へ出ていったためと考えられる。このアニ
ールの温度を上げれば熱収縮はより顕著に起こるが、温
度が高すぎると絶縁性材料が溶融する、あるいはガラス
状になって流動性を示すため適切でない。特にリンガラ
ス、ボロンガラアス、リンボロンガラスを用いる場合に
は、ガラス化温度が低いので注意が必要である。
収縮せしめる。このときの温度としては、酸化珪素の場
合には６００〜１０００度Ｃが適しているが、この工程
で同時に半導体被膜も結晶化が起こる。特に高温でアニ
ールすると結晶核が多く発生して結晶の大きさが小さく
なる。そのことを避けるために、最初に５００〜７００
度Ｃ、好ましくは５５０〜６００度Ｃで１２〜７０時
間、例えば５８０度Ｃで３６時間アニールして、アモル
ファスシリコン等のシリコン系材料の結晶化をおこな
い、ついで７００〜１０００度Ｃ、好ましくは７５０〜
８００度Ｃで１２〜７０時間、例えば７８０度Ｃで２４
時間アニールして、絶縁層の収縮をおこなってもよい。
また、これらの熱アニールの雰囲気はアルゴン等の非酸
化性雰囲気や水素等の還元性雰囲気が適していたが、１
０-2ｔｏｒｒ以下の真空中でアニールをおこなうと、特
に絶縁性被膜に水素を多く含んだ材料を用いた場合に顕
著に収縮がおこった。これは、絶縁性被膜中の水素が水
となって外部へ出ていったためと考えられる。このアニ
ールの温度を上げれば熱収縮はより顕著に起こるが、温
度が高すぎると絶縁性材料が溶融する、あるいはガラス
状になって流動性を示すため適切でない。特にリンガラ
ス、ボロンガラアス、リンボロンガラスを用いる場合に
は、ガラス化温度が低いので注意が必要である。
【００１６】図３には本発明を達成するための別の方法
を示した。まず最初に絶縁体もしくは半導体基板上に熱
収縮性絶縁被膜を形成し、それをパターニングして、図
３（Ａ）を得る。さらにその上に半導体被膜を形成して
図３（Ｂ）を得る。そして、熱アニールによって絶縁性
被膜を熱収縮させる。この場合には、図１および図２に
示される場合と異なり、半導体被膜が切断されることが
なく、また基板に半導体被膜が直接接触するので、半導
体被膜の一部を配線として使用する場合、あるいは半導
体基板等の基板と半導体被膜がコンタクトを取る必要が
ある場合には効果的である。
を示した。まず最初に絶縁体もしくは半導体基板上に熱
収縮性絶縁被膜を形成し、それをパターニングして、図
３（Ａ）を得る。さらにその上に半導体被膜を形成して
図３（Ｂ）を得る。そして、熱アニールによって絶縁性
被膜を熱収縮させる。この場合には、図１および図２に
示される場合と異なり、半導体被膜が切断されることが
なく、また基板に半導体被膜が直接接触するので、半導
体被膜の一部を配線として使用する場合、あるいは半導
体基板等の基板と半導体被膜がコンタクトを取る必要が
ある場合には効果的である。
【００１７】図４には、図２および図３で示される本発
明を得るための工程を両方とも含んだ製造方法を示す。
まず、基板４０１上に熱収縮性を有する絶縁材料４０２
ＡおよびＢを選択的に形成し、その上に半導体被膜４０
３を形成する。そして、公知のドライエッチング等のパ
ターニング技術を用いて被膜４０３および４０２Ａ、Ｂ
をエッチングし、図４（Ｂ）を得る。その後、熱アニー
ルによって絶縁性被膜４０２ａ〜ｄを収縮せしめるとと
もに、その上の半導体被膜４０３ａ〜ｄにストレスを及
ぼし、よって高い移動度を示させる。
明を得るための工程を両方とも含んだ製造方法を示す。
まず、基板４０１上に熱収縮性を有する絶縁材料４０２
ＡおよびＢを選択的に形成し、その上に半導体被膜４０
３を形成する。そして、公知のドライエッチング等のパ
ターニング技術を用いて被膜４０３および４０２Ａ、Ｂ
をエッチングし、図４（Ｂ）を得る。その後、熱アニー
ルによって絶縁性被膜４０２ａ〜ｄを収縮せしめるとと
もに、その上の半導体被膜４０３ａ〜ｄにストレスを及
ぼし、よって高い移動度を示させる。
【００１８】図４（Ｃ）には、この方法によって作製さ
れた素子の例を示す。これは相補型ＭＯＳ（ＣＭＯＳ）
といわれる素子を薄膜トランジスタを用いて形成したも
のであり、単結晶半導体基板４１１上にｐ型の不純物領
域４１２ａ〜ｃが形成され、半導体ゲイト電極４１３
ａ、ｂが設けられている。半導体ゲイトはリンを含むｎ
型半導体を用いるのが一般的である。そして、その上に
熱収縮した絶縁被膜４１４ａ、ｂがあり、さらにその上
にｎ型の半導体領域を有する半導体被膜を形成する。ｎ
型半導体領域のうち、４１５ｂ、ｃは基板上に設けられ
たｎ型の半導体領域に接している。このように４１２ｂ
と４１５ｂ、あるいは４１２ｃと４１３ｃの界面はＰＮ
接合となるが、どちらも十分にドーピングされ、縮退半
導体となっている場合には整流作用はほとんどない。こ
の半導体領域の上には半導体ゲイト４１６ａ、ｂが設け
られている。さらに、層間絶縁膜４１７ａ〜ｅが形成さ
れ、穴開け工程の後に金属電極が、例えばアルミニウ
ム、アルミニウムーシリコン合金、タングステン、モリ
ブテン、あるいはそれらの珪素との合金等の材料によっ
て形成されている。
れた素子の例を示す。これは相補型ＭＯＳ（ＣＭＯＳ）
といわれる素子を薄膜トランジスタを用いて形成したも
のであり、単結晶半導体基板４１１上にｐ型の不純物領
域４１２ａ〜ｃが形成され、半導体ゲイト電極４１３
ａ、ｂが設けられている。半導体ゲイトはリンを含むｎ
型半導体を用いるのが一般的である。そして、その上に
熱収縮した絶縁被膜４１４ａ、ｂがあり、さらにその上
にｎ型の半導体領域を有する半導体被膜を形成する。ｎ
型半導体領域のうち、４１５ｂ、ｃは基板上に設けられ
たｎ型の半導体領域に接している。このように４１２ｂ
と４１５ｂ、あるいは４１２ｃと４１３ｃの界面はＰＮ
接合となるが、どちらも十分にドーピングされ、縮退半
導体となっている場合には整流作用はほとんどない。こ
の半導体領域の上には半導体ゲイト４１６ａ、ｂが設け
られている。さらに、層間絶縁膜４１７ａ〜ｅが形成さ
れ、穴開け工程の後に金属電極が、例えばアルミニウ
ム、アルミニウムーシリコン合金、タングステン、モリ
ブテン、あるいはそれらの珪素との合金等の材料によっ
て形成されている。
【００１９】このように、薄膜半導体領域を半導体基板
に接触させることは電極形成を容易にする。図４（ｄ）
は図４（ｃ）の素子の左側の素子の回路図を示す。この
ような多層構造を有する場合には、電極形成のためには
深い穴を形成しなければならないし、その深い穴を通し
て確実なコンタクトをとるためには穴の面積は図４
（Ｃ）の４１８ａおよびｆのように面積を十分大きくす
る必要がある。なぜならば穴が深い場合には、電極用の
被膜を形成する際に穴の側面に電極材料が付着し、穴の
奥まで被膜が形成されることなく穴がふさがってしまう
ことがよくあるからである。この場合にはコンタクトが
確実にとれない。しかしながら、例えば４１８ｂの電極
は比較的穴が浅いため、電極形成部の面積を小さくでき
る。
に接触させることは電極形成を容易にする。図４（ｄ）
は図４（ｃ）の素子の左側の素子の回路図を示す。この
ような多層構造を有する場合には、電極形成のためには
深い穴を形成しなければならないし、その深い穴を通し
て確実なコンタクトをとるためには穴の面積は図４
（Ｃ）の４１８ａおよびｆのように面積を十分大きくす
る必要がある。なぜならば穴が深い場合には、電極用の
被膜を形成する際に穴の側面に電極材料が付着し、穴の
奥まで被膜が形成されることなく穴がふさがってしまう
ことがよくあるからである。この場合にはコンタクトが
確実にとれない。しかしながら、例えば４１８ｂの電極
は比較的穴が浅いため、電極形成部の面積を小さくでき
る。
【００２０】多層構造半導体素子においては半導体基板
までコンタクト穴を形成して、最上層もしくはそれに近
い層の配線とコンタクトをとることは望ましくない。し
たがって、図４Ｃ）の場合にも、実際には、電極４１８
ａ、ｆを設けるかわりに、不純物領域４１２ａ、ｄが、
そのまま配線も兼ねるように設計することにより、該不
純物領域へのコンタクトは不要となり、素子の面積を図
４（Ｃ）に示すものより十分小さくできる。
までコンタクト穴を形成して、最上層もしくはそれに近
い層の配線とコンタクトをとることは望ましくない。し
たがって、図４Ｃ）の場合にも、実際には、電極４１８
ａ、ｆを設けるかわりに、不純物領域４１２ａ、ｄが、
そのまま配線も兼ねるように設計することにより、該不
純物領域へのコンタクトは不要となり、素子の面積を図
４（Ｃ）に示すものより十分小さくできる。
【００２１】
【実施例】〔実施例１〕抵抗率１０3 Ωｃｍのｐ型の単
結晶珪素基板５０１上に従来の集積回路製造技術を利用
して図５（Ａ）に示すようなｎチャネル型ＭＯＳＦＥＴ
を作製した。すなわち、５０２ａ〜ｃは、いわゆるＬＯ
ＣＯＳ技術、あるいはその他の同様な技術によって形成
された厚い酸化膜からなる素子分離領域（フィールド絶
縁物ともいう）であり、５０３ａおよびｂは、厚さ１０
ｎｍのゲイト絶縁膜５０４ａおよびｂ上に形成された、
厚さ２００ｎｍのゲイト電極であり、リンを１０21ｃｍ
-3程度ドープされたｎ型の珪素である。これらのゲイト
電極は図５（Ｂ’）に示すようにＬ字型をしている。さ
らに、５０５ａ〜ｄは、フィールド絶縁物およびゲイト
電極をマスクとして、自己整合的に（セルフアライン的
に）形成された不純物領域であり、不純物としてリンお
よび砒素をそれぞれ、３×１０ 20ｃｍ-3、１×１０20ｃ
ｍ-3含んでいる。さらに、図５（Ｂ’）に示すように、
不純物領域５０５ａおよびｄは半導体基板上に形成され
た他の素子、および電源と電気的につながっている。ゲ
イト電極の幅は１μｍであった。また、ソース・ドレイ
ン方向の不純物領域の長さは約５μｍであり、チャネル
幅は３μｍであった。
結晶珪素基板５０１上に従来の集積回路製造技術を利用
して図５（Ａ）に示すようなｎチャネル型ＭＯＳＦＥＴ
を作製した。すなわち、５０２ａ〜ｃは、いわゆるＬＯ
ＣＯＳ技術、あるいはその他の同様な技術によって形成
された厚い酸化膜からなる素子分離領域（フィールド絶
縁物ともいう）であり、５０３ａおよびｂは、厚さ１０
ｎｍのゲイト絶縁膜５０４ａおよびｂ上に形成された、
厚さ２００ｎｍのゲイト電極であり、リンを１０21ｃｍ
-3程度ドープされたｎ型の珪素である。これらのゲイト
電極は図５（Ｂ’）に示すようにＬ字型をしている。さ
らに、５０５ａ〜ｄは、フィールド絶縁物およびゲイト
電極をマスクとして、自己整合的に（セルフアライン的
に）形成された不純物領域であり、不純物としてリンお
よび砒素をそれぞれ、３×１０ 20ｃｍ-3、１×１０20ｃ
ｍ-3含んでいる。さらに、図５（Ｂ’）に示すように、
不純物領域５０５ａおよびｄは半導体基板上に形成され
た他の素子、および電源と電気的につながっている。ゲ
イト電極の幅は１μｍであった。また、ソース・ドレイ
ン方向の不純物領域の長さは約５μｍであり、チャネル
幅は３μｍであった。
【００２２】ついで、グロー放電プラズマＣＶＤ法によ
って、酸化珪素被膜を厚さ５００ｎｍ堆積した。このと
きの子の作製方法を簡単に説明する。原料ガスとして、
モノシランガス（ＳｉＨ4 ）と水素ガスを用い、高周波
（１３．５６ＭＨｚ）放電によって、モノシランを分解
した。反応時のチャンバー内の圧力は０．１ｔｏｒｒで
あった。また、基板温度は室温、あるいは液体窒素で冷
却した。このようにして得られた酸化珪素膜に含有され
ている水素の料は様々な測定から約３０原子％であるこ
とが明らかになった。そして、酸化珪素膜を公知のドラ
イエッチング技術によってエッチングし、酸化珪素領域
５０６ａおよびｂを形成した。原料ガスとしてはモノシ
ラン以外にもジシランガス（Ｓｉ2Ｈ6 ）も使用でき
る。
って、酸化珪素被膜を厚さ５００ｎｍ堆積した。このと
きの子の作製方法を簡単に説明する。原料ガスとして、
モノシランガス（ＳｉＨ4 ）と水素ガスを用い、高周波
（１３．５６ＭＨｚ）放電によって、モノシランを分解
した。反応時のチャンバー内の圧力は０．１ｔｏｒｒで
あった。また、基板温度は室温、あるいは液体窒素で冷
却した。このようにして得られた酸化珪素膜に含有され
ている水素の料は様々な測定から約３０原子％であるこ
とが明らかになった。そして、酸化珪素膜を公知のドラ
イエッチング技術によってエッチングし、酸化珪素領域
５０６ａおよびｂを形成した。原料ガスとしてはモノシ
ラン以外にもジシランガス（Ｓｉ2Ｈ6 ）も使用でき
る。
【００２３】ついで、スパッタ法によって、厚さ２００
ｎｍのアモルファス珪素膜５０７をその上に形成した。
基板温度は室温、スパッタターゲットは、純度９９．９
９９９９％以上のシリコンターゲットであった。スパッ
タ時の雰囲気はアルゴン１００％で、０．２ｔｏｒｒで
あった。スパッタに使用した電力は１３．５６ＭＨｚの
高周波２００Ｗであった。こうして図５（Ｂ）および
（Ｂ’）を得た。
ｎｍのアモルファス珪素膜５０７をその上に形成した。
基板温度は室温、スパッタターゲットは、純度９９．９
９９９９％以上のシリコンターゲットであった。スパッ
タ時の雰囲気はアルゴン１００％で、０．２ｔｏｒｒで
あった。スパッタに使用した電力は１３．５６ＭＨｚの
高周波２００Ｗであった。こうして図５（Ｂ）および
（Ｂ’）を得た。
【００２４】そして、公知のエッチング技術によって珪
素被膜５０７と酸化珪素被膜５０６ａおよびｂを選択的
に除去した。このエッチングによって得られた素子を上
から見たものが図５（Ｃ’）である。珪素被膜が下の基
板もしくはゲイト電極と接してコンタクトを形成してい
る部分は図中の斜線部である。このとき、酸化珪素膜は
２００ｎｍはそのまま残した。その後、基板を、１０-5
ｔｏｒｒの真空中で６００度Ｃに加熱し、その状態を７
０時間保持した。さらに、その状態で温度を２時間かけ
て８００度Ｃまで上昇させ、その状態を３時間保持し
た。この工程によって、アモルファス珪素の結晶化と絶
縁膜の熱収縮を引き起こす。
素被膜５０７と酸化珪素被膜５０６ａおよびｂを選択的
に除去した。このエッチングによって得られた素子を上
から見たものが図５（Ｃ’）である。珪素被膜が下の基
板もしくはゲイト電極と接してコンタクトを形成してい
る部分は図中の斜線部である。このとき、酸化珪素膜は
２００ｎｍはそのまま残した。その後、基板を、１０-5
ｔｏｒｒの真空中で６００度Ｃに加熱し、その状態を７
０時間保持した。さらに、その状態で温度を２時間かけ
て８００度Ｃまで上昇させ、その状態を３時間保持し
た。この工程によって、アモルファス珪素の結晶化と絶
縁膜の熱収縮を引き起こす。
【００２５】その後、珪素被膜５０７の表面を乾燥した
高温の酸素雰囲気にさらして、厚さ約１０ｎｍの熱酸化
膜を形成した。この酸化膜は後にゲイト絶縁膜として使
用される。この酸化膜のうち、図５（Ｃ’）の５０７ｂ
およびｄの上に形成されたものは除去して下地の珪素被
膜を露出せしめる。さらに、シランの熱分解法によっ
て、その上に多結晶珪素被膜を形成した。多結晶珪素に
はリンを１０20〜１０21ｃｍ-3程度添加して良導電性と
した。そして、これを選択的に除去して、ゲイト電極５
０８ａおよびｂを形成した。このゲイト電極は５０７ｂ
およびｄにおいて、珪素被膜５０７ｂおよびｄと接し、
よって下に存在するゲイト電極５０３ａおよびｂと接す
ることとなる。
高温の酸素雰囲気にさらして、厚さ約１０ｎｍの熱酸化
膜を形成した。この酸化膜は後にゲイト絶縁膜として使
用される。この酸化膜のうち、図５（Ｃ’）の５０７ｂ
およびｄの上に形成されたものは除去して下地の珪素被
膜を露出せしめる。さらに、シランの熱分解法によっ
て、その上に多結晶珪素被膜を形成した。多結晶珪素に
はリンを１０20〜１０21ｃｍ-3程度添加して良導電性と
した。そして、これを選択的に除去して、ゲイト電極５
０８ａおよびｂを形成した。このゲイト電極は５０７ｂ
およびｄにおいて、珪素被膜５０７ｂおよびｄと接し、
よって下に存在するゲイト電極５０３ａおよびｂと接す
ることとなる。
【００２６】さらに、イオン注入法によって、ホウソイ
オンを１０14〜１０15ｃｍ-2注入した。そして、真空中
で１０００度で３０分アニールして、イオン注入によっ
て生じたアモルファス領域を再結晶化せしめて、ｐ型の
不純物領域５０９ａ〜ｄを得た。さらに、リン・ボロン
ガラスを表面に形成し、リフロー技術を用いて表面の平
坦化をおこない、層間絶縁膜５１０とした。そして、電
極形成用穴を設けてアルミニウム電極５１１ａ〜ｄを形
成した。以上の工程を経て、図５（Ｄ）に示すように多
層構造の薄膜トランジスタを用いたＣＭＯＳが作製され
た。このようにして得られた薄膜トランジスタ（Ｐチャ
ネル型）のホール移動度は５０〜１００ｃｍ2 ／Ｖｓで
あり、従来のものに比べて約２倍の特性の向上が見られ
た。
オンを１０14〜１０15ｃｍ-2注入した。そして、真空中
で１０００度で３０分アニールして、イオン注入によっ
て生じたアモルファス領域を再結晶化せしめて、ｐ型の
不純物領域５０９ａ〜ｄを得た。さらに、リン・ボロン
ガラスを表面に形成し、リフロー技術を用いて表面の平
坦化をおこない、層間絶縁膜５１０とした。そして、電
極形成用穴を設けてアルミニウム電極５１１ａ〜ｄを形
成した。以上の工程を経て、図５（Ｄ）に示すように多
層構造の薄膜トランジスタを用いたＣＭＯＳが作製され
た。このようにして得られた薄膜トランジスタ（Ｐチャ
ネル型）のホール移動度は５０〜１００ｃｍ2 ／Ｖｓで
あり、従来のものに比べて約２倍の特性の向上が見られ
た。
【００２７】〔実施例２〕抵抗率１０Ωｃｍのｐ型の単
結晶珪素基板５０１上に従来の集積回路製造技術を利用
して図５（Ａ）に示すようなｎチャネル型ＭＯＳＦＥＴ
を作製した。素子の細部の大きさは実施例１の場合と同
じであった。ついで、グロー放電プラズマＣＶＤ法によ
って、酸化珪素被膜を厚さ５００ｎｍ堆積した。このと
きの作製方法は実施例１の場合とほぼ同じであったが原
料ガス中に１０００ｐｐｍ〜２０％のフォスフィン（Ｐ
Ｈ3 ）を混入した。したがって、得られた膜にはリンが
含まれていた。また、酸化珪素膜に含有されている水素
の量は実施例１と同じく３０原子％であった。このリン
を含む酸化珪素膜を公知のドライエッチング技術によっ
てエッチングし、酸化珪素領域５０６ａおよびｂを形成
した。ついで、スパッタ法によって、厚さ２００ｎｍの
アモルファス珪素膜５０７をその上に形成した。成膜条
件は実施例１とおなじであった。こうして図５（Ｂ）お
よび（Ｂ’）を得た。
結晶珪素基板５０１上に従来の集積回路製造技術を利用
して図５（Ａ）に示すようなｎチャネル型ＭＯＳＦＥＴ
を作製した。素子の細部の大きさは実施例１の場合と同
じであった。ついで、グロー放電プラズマＣＶＤ法によ
って、酸化珪素被膜を厚さ５００ｎｍ堆積した。このと
きの作製方法は実施例１の場合とほぼ同じであったが原
料ガス中に１０００ｐｐｍ〜２０％のフォスフィン（Ｐ
Ｈ3 ）を混入した。したがって、得られた膜にはリンが
含まれていた。また、酸化珪素膜に含有されている水素
の量は実施例１と同じく３０原子％であった。このリン
を含む酸化珪素膜を公知のドライエッチング技術によっ
てエッチングし、酸化珪素領域５０６ａおよびｂを形成
した。ついで、スパッタ法によって、厚さ２００ｎｍの
アモルファス珪素膜５０７をその上に形成した。成膜条
件は実施例１とおなじであった。こうして図５（Ｂ）お
よび（Ｂ’）を得た。
【００２８】そして、公知のエッチング技術によって珪
素被膜５０７と酸化珪素被膜５０６ａおよびｂを選択的
に除去した。このエッチングによって得られた素子を上
から見たものが図５（Ｃ’）である。珪素被膜が下の基
板もしくはゲイト電極と接している部分は図中の斜線部
である。このとき、酸化珪素膜は２０ｎｍはそのまま残
した。その後、基板を、１０-6ｔｏｒｒの真空中にお
き、エキシマーレーザー光（ＫｒＦレーザー、波長２４
８ｎｍ、パルス幅３０ｎｓｅｃ：２００ｍＪ／パルス、
５０ショット）を照射した。この工程によって、アモル
ファス珪素被膜は結晶化した。その後、やはり真空中で
７００度Ｃで１２時間保持した。この工程によって、絶
縁膜が熱収縮を引き起こす。更に、水素雰囲気中で基板
を２００〜６００度Ｃに３時間保持して水素パッシベー
ションをおこない、珪素の電気特性を向上させた。
素被膜５０７と酸化珪素被膜５０６ａおよびｂを選択的
に除去した。このエッチングによって得られた素子を上
から見たものが図５（Ｃ’）である。珪素被膜が下の基
板もしくはゲイト電極と接している部分は図中の斜線部
である。このとき、酸化珪素膜は２０ｎｍはそのまま残
した。その後、基板を、１０-6ｔｏｒｒの真空中にお
き、エキシマーレーザー光（ＫｒＦレーザー、波長２４
８ｎｍ、パルス幅３０ｎｓｅｃ：２００ｍＪ／パルス、
５０ショット）を照射した。この工程によって、アモル
ファス珪素被膜は結晶化した。その後、やはり真空中で
７００度Ｃで１２時間保持した。この工程によって、絶
縁膜が熱収縮を引き起こす。更に、水素雰囲気中で基板
を２００〜６００度Ｃに３時間保持して水素パッシベー
ションをおこない、珪素の電気特性を向上させた。
【００２９】その後、珪素被膜５０７の表面を乾燥した
高温の酸素雰囲気にさらして、厚さ約１０ｎｍの熱酸化
膜を形成した。この酸化膜は後にゲイト絶縁膜として使
用される。この酸化膜のうち、図５（Ｃ’）の５０７ｂ
およびｄの上に形成されたものは除去して下地の珪素被
膜を露出せしめる。さらに、シランの熱分解法によっ
て、その上に厚さ３００ｎｍの多結晶珪素被膜を形成し
た。多結晶珪素にはリンを１０20〜１０21ｃｍ-3程度添
加して良導電性とした。そして、これを選択的に除去し
て、ゲイト電極５０８ａおよびｂを形成した。このゲイ
ト電極は５０７ｂおよびｄにおいて、珪素被膜５０７ｂ
およびｄと接し、よって下に存在するゲイト電極５０３
ａおよびｂと接することとなる。
高温の酸素雰囲気にさらして、厚さ約１０ｎｍの熱酸化
膜を形成した。この酸化膜は後にゲイト絶縁膜として使
用される。この酸化膜のうち、図５（Ｃ’）の５０７ｂ
およびｄの上に形成されたものは除去して下地の珪素被
膜を露出せしめる。さらに、シランの熱分解法によっ
て、その上に厚さ３００ｎｍの多結晶珪素被膜を形成し
た。多結晶珪素にはリンを１０20〜１０21ｃｍ-3程度添
加して良導電性とした。そして、これを選択的に除去し
て、ゲイト電極５０８ａおよびｂを形成した。このゲイ
ト電極は５０７ｂおよびｄにおいて、珪素被膜５０７ｂ
およびｄと接し、よって下に存在するゲイト電極５０３
ａおよびｂと接することとなる。
【００３０】さらに、イオン注入法によって、ホウソイ
オンを１０14〜１０15ｃｍ-2注入した。そして、真空中
で１０００度で３０分アニールして、イオン注入によっ
て生じたアモルファス領域を再結晶化せしめて、ｐ型の
不純物領域５０９ａ〜ｄを得た。さらに、リン・ボロン
ガラスを表面に形成し、リフロー技術を用いて表面の平
坦化をおこない、層間絶縁膜５１０とした。そして、電
極形成用穴を設けてアルミニウム電極５１１ａ〜ｄを形
成した。以上の工程を経て、図５（Ｄ）に示されるよう
な多層構造の薄膜トランジスタを用いたＣＭＯＳが作製
された。このようにして得られた薄膜トランジスタ（Ｐ
チャネル型）のホール移動度は１５０〜２００ｃｍ2 ／
Ｖｓであり、従来のものに比べて２倍以上の特性の向上
が見られた。
オンを１０14〜１０15ｃｍ-2注入した。そして、真空中
で１０００度で３０分アニールして、イオン注入によっ
て生じたアモルファス領域を再結晶化せしめて、ｐ型の
不純物領域５０９ａ〜ｄを得た。さらに、リン・ボロン
ガラスを表面に形成し、リフロー技術を用いて表面の平
坦化をおこない、層間絶縁膜５１０とした。そして、電
極形成用穴を設けてアルミニウム電極５１１ａ〜ｄを形
成した。以上の工程を経て、図５（Ｄ）に示されるよう
な多層構造の薄膜トランジスタを用いたＣＭＯＳが作製
された。このようにして得られた薄膜トランジスタ（Ｐ
チャネル型）のホール移動度は１５０〜２００ｃｍ2 ／
Ｖｓであり、従来のものに比べて２倍以上の特性の向上
が見られた。
【００３１】〔実施例３〕抵抗率１０Ωｃｍのｐ型の単
結晶珪素基板５０１上に従来の集積回路製造技術を利用
して図５（Ａ）に示すようなｎチャネル型ＭＯＳＦＥＴ
を作製した。素子の細部の大きさは実施例１の場合と同
じであった。ついで、グロー放電プラズマＣＶＤ法によ
って、酸化珪素被膜を厚さ５００ｎｍ堆積した。このと
きの作製方法は実施例１の場合とほぼ同じであったが原
料ガス中に１０００ｐｐｍ〜２０％のフォスフィンを混
入した。したがって、得られた膜にはリンが含まれてい
た。また、酸化珪素膜に含有されている水素の量は実施
例１と同じく３０原子％であった。このリンを含む酸化
珪素膜を公知のドライエッチング技術によってエッチン
グし、酸化珪素領域５０６ａおよびｂを形成した。つい
で、スパッタ法によって、厚さ２００ｎｍのアモルファ
ス珪素膜５０７をその上に形成した。成膜条件は実施例
１とおなじであった。こうして図５（Ｂ）および
（Ｂ’）を得た。
結晶珪素基板５０１上に従来の集積回路製造技術を利用
して図５（Ａ）に示すようなｎチャネル型ＭＯＳＦＥＴ
を作製した。素子の細部の大きさは実施例１の場合と同
じであった。ついで、グロー放電プラズマＣＶＤ法によ
って、酸化珪素被膜を厚さ５００ｎｍ堆積した。このと
きの作製方法は実施例１の場合とほぼ同じであったが原
料ガス中に１０００ｐｐｍ〜２０％のフォスフィンを混
入した。したがって、得られた膜にはリンが含まれてい
た。また、酸化珪素膜に含有されている水素の量は実施
例１と同じく３０原子％であった。このリンを含む酸化
珪素膜を公知のドライエッチング技術によってエッチン
グし、酸化珪素領域５０６ａおよびｂを形成した。つい
で、スパッタ法によって、厚さ２００ｎｍのアモルファ
ス珪素膜５０７をその上に形成した。成膜条件は実施例
１とおなじであった。こうして図５（Ｂ）および
（Ｂ’）を得た。
【００３２】そして、公知のエッチング技術によって珪
素被膜５０７と酸化珪素被膜５０６ａおよびｂを選択的
に除去した。このエッチングによって得られた素子を上
から見たものが図５（Ｃ’）である。珪素被膜が下の基
板もしくはゲイト電極と接している部分は図中の斜線部
である。このとき、酸化珪素膜は２０ｎｍはそのまま残
した。その後、基板を、１０-6ｔｏｒｒの真空中にお
き、エキシマーレーザー光（ＫｒＦレーザー、波長２４
８ｎｍ、パルス幅３０ｎｓｅｃ、１００ｍＪ／パルス、
５０ショット）を照射した。この工程によって、アモル
ファス珪素被膜はセミアモルファス化した。セミアモル
ファス状態であることはラマン分光法によって判別され
た。その後、やはり真空中で６００度Ｃで７２時間保持
した。この工程によって、絶縁膜が熱収縮を引き起こし
た。さらに、基板を２００〜４００度Ｃ、例えば３００
度Ｃで３０分、水素雰囲気、例えば、水素２０％、アル
ゴン８０％の混合気体（１気圧）中に保持して、水素パ
ッシベーションをおこない、セミアモルファスシリコン
の電気特性を向上させた。
素被膜５０７と酸化珪素被膜５０６ａおよびｂを選択的
に除去した。このエッチングによって得られた素子を上
から見たものが図５（Ｃ’）である。珪素被膜が下の基
板もしくはゲイト電極と接している部分は図中の斜線部
である。このとき、酸化珪素膜は２０ｎｍはそのまま残
した。その後、基板を、１０-6ｔｏｒｒの真空中にお
き、エキシマーレーザー光（ＫｒＦレーザー、波長２４
８ｎｍ、パルス幅３０ｎｓｅｃ、１００ｍＪ／パルス、
５０ショット）を照射した。この工程によって、アモル
ファス珪素被膜はセミアモルファス化した。セミアモル
ファス状態であることはラマン分光法によって判別され
た。その後、やはり真空中で６００度Ｃで７２時間保持
した。この工程によって、絶縁膜が熱収縮を引き起こし
た。さらに、基板を２００〜４００度Ｃ、例えば３００
度Ｃで３０分、水素雰囲気、例えば、水素２０％、アル
ゴン８０％の混合気体（１気圧）中に保持して、水素パ
ッシベーションをおこない、セミアモルファスシリコン
の電気特性を向上させた。
【００３３】その後、珪素被膜５０７上にグロー放電法
によって厚さ約１００ｎｍの酸化珪素膜を形成した。こ
の酸化膜は後にゲイト絶縁膜として使用される。この酸
化膜のうち、図５（Ｃ’）の５０７ｂおよびｄの上に形
成されたものは除去して下地の珪素被膜を露出せしめ
る。さらに、シランの熱分解法によって、その上に厚さ
３００ｎｍの多結晶珪素被膜を形成した。多結晶珪素に
はリンを１０20〜１０21ｃｍ-3程度添加して良導電性と
した。そして、これを選択的に除去して、ゲイト電極５
０８ａおよびｂを形成した。このゲイト電極は５０７ｂ
およびｄにおいて、珪素被膜５０７ｂおよびｄと接し、
よって下に存在するゲイト電極５０３ａおよびｂと接す
ることとなる。
によって厚さ約１００ｎｍの酸化珪素膜を形成した。こ
の酸化膜は後にゲイト絶縁膜として使用される。この酸
化膜のうち、図５（Ｃ’）の５０７ｂおよびｄの上に形
成されたものは除去して下地の珪素被膜を露出せしめ
る。さらに、シランの熱分解法によって、その上に厚さ
３００ｎｍの多結晶珪素被膜を形成した。多結晶珪素に
はリンを１０20〜１０21ｃｍ-3程度添加して良導電性と
した。そして、これを選択的に除去して、ゲイト電極５
０８ａおよびｂを形成した。このゲイト電極は５０７ｂ
およびｄにおいて、珪素被膜５０７ｂおよびｄと接し、
よって下に存在するゲイト電極５０３ａおよびｂと接す
ることとなる。
【００３４】さらに、イオン注入法によって、ホウソイ
オンを１０14〜１０15ｃｍ-2注入した。そして、真空中
で６００度で３０時間分アニールして、イオン注入によ
って生じたアモルファス領域を再結晶化せしめて、ｐ型
の不純物領域５０９ａ〜ｄを得た。さらに、リン・ボロ
ンガラスを表面に形成し、リフロー技術を用いて表面の
平坦化をおこない、層間絶縁膜５１０とした。そして、
電極形成用穴を設けてアルミニウム電極５１１ａ〜ｄを
形成した。以上の工程を経て、図５（Ｄ）に示すような
薄膜トランジスタを用いたＣＭＯＳが作製された。この
ようにして得られた薄膜トランジスタ（Ｐチャネル型）
のホール移動度は１３０〜１５０ｃｍ2 ／Ｖｓであり、
従来のものに比べて２倍以上の特性の向上が見られた。
また、各素子による移動度のばらつきも小さかった。
オンを１０14〜１０15ｃｍ-2注入した。そして、真空中
で６００度で３０時間分アニールして、イオン注入によ
って生じたアモルファス領域を再結晶化せしめて、ｐ型
の不純物領域５０９ａ〜ｄを得た。さらに、リン・ボロ
ンガラスを表面に形成し、リフロー技術を用いて表面の
平坦化をおこない、層間絶縁膜５１０とした。そして、
電極形成用穴を設けてアルミニウム電極５１１ａ〜ｄを
形成した。以上の工程を経て、図５（Ｄ）に示すような
薄膜トランジスタを用いたＣＭＯＳが作製された。この
ようにして得られた薄膜トランジスタ（Ｐチャネル型）
のホール移動度は１３０〜１５０ｃｍ2 ／Ｖｓであり、
従来のものに比べて２倍以上の特性の向上が見られた。
また、各素子による移動度のばらつきも小さかった。
【００３５】
【発明の効果】本発明によって薄膜半導体のキャリヤ移
動度を向上せしめることが可能となった。その向上の度
合いは、大体、２０〜１００％であったが、場合によっ
ては３倍以上の向上も見られた。本実施例では電子移動
度については特に述べなかったが、全く同様な工程を経
て作製することによって、移動度の向上が見られた。本
実施例では主として、半導体材料として珪素を用いて説
明したが、ゲルマニウムであっても、また、珪素ゲルマ
ニウム合金のごとき化合物半導体であっても同じ現象が
確認された。
動度を向上せしめることが可能となった。その向上の度
合いは、大体、２０〜１００％であったが、場合によっ
ては３倍以上の向上も見られた。本実施例では電子移動
度については特に述べなかったが、全く同様な工程を経
て作製することによって、移動度の向上が見られた。本
実施例では主として、半導体材料として珪素を用いて説
明したが、ゲルマニウムであっても、また、珪素ゲルマ
ニウム合金のごとき化合物半導体であっても同じ現象が
確認された。
【００３６】本実施例では、基板として半導体基板を用
いたもののみを示したが、絶縁性基板を用いてもよいこ
とは本文中に示した通りである。また、本実施例では半
導体基板上に第１層のトランジスタ、その上に第２層の
薄膜トランジスタという２層構造の素子のみを示した
が、例えば、半導体基板上に第１層のトランジスタ、そ
の上に本発明によって第１の薄膜トランジスタを形成
し、これを第２層のトランジスタとし、、この薄膜トラ
ンジスタ等を基板としてその上に熱収縮性の材料を形成
し、その上に第２の薄膜トランジスタを形成して、これ
を第３層のトランジスタという３層構造をとることも可
能であり、さらに、絶縁基板上に第１の薄膜トランジス
タとその上に第２の薄膜トランジスタを形成して、絶縁
基板上の２層構造素子を構成することも可能である。前
者は半導体集積回路における集積密度を上げる目的で、
また、後者は、例えば、液晶表示素子において、半導体
素子領域を減らして透光性領域を増やす目的で採用され
うる。
いたもののみを示したが、絶縁性基板を用いてもよいこ
とは本文中に示した通りである。また、本実施例では半
導体基板上に第１層のトランジスタ、その上に第２層の
薄膜トランジスタという２層構造の素子のみを示した
が、例えば、半導体基板上に第１層のトランジスタ、そ
の上に本発明によって第１の薄膜トランジスタを形成
し、これを第２層のトランジスタとし、、この薄膜トラ
ンジスタ等を基板としてその上に熱収縮性の材料を形成
し、その上に第２の薄膜トランジスタを形成して、これ
を第３層のトランジスタという３層構造をとることも可
能であり、さらに、絶縁基板上に第１の薄膜トランジス
タとその上に第２の薄膜トランジスタを形成して、絶縁
基板上の２層構造素子を構成することも可能である。前
者は半導体集積回路における集積密度を上げる目的で、
また、後者は、例えば、液晶表示素子において、半導体
素子領域を減らして透光性領域を増やす目的で採用され
うる。
【図１】本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【図２】本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【図３】本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【図４】本発明の薄膜半導体材料の作製方法の例と本発
明の半導体材料を利用した素子の例を示す。
明の半導体材料を利用した素子の例を示す。
【図５】本発明の薄膜半導体材料の作製方法の例を示
す。
す。
１０１・・・基板 １０２・・・熱収縮性を有する絶縁性被膜 １０３・・・半導体被膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月２３日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【図２】 本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【図３】 本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【図４】 本発明の薄膜半導体材料の作製方法の例と本
発明の半導体材料を利用した素子の例を示す。
発明の半導体材料を利用した素子の例を示す。
【図５】 本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【図６】 本発明の薄膜半導体材料の作製方法の例を示
す。
す。
【符号の説明】 １０１・・・基板 １０２・・・熱収縮性を有する絶縁性被膜 １０３・・・半導体被膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (5)
- 【請求項１】半導体装置において、絶縁体もしくは半導
体基板上に熱収縮性を有する絶縁材料膜とその上に半導
体膜が設けられ、前記熱収縮性絶縁材料膜は溝が形成さ
れ、半導体被膜は島状に分断されていることを特徴とす
る半導体装置。 - 【請求項２】絶縁体もしくは半導体基板上に、熱収縮性
を有する絶縁性被膜を形成する工程と、該絶縁性被膜上
に半導体被膜を形成する工程と、該絶縁性被膜および該
半導体被膜に溝を形成して島状の部分を形成する工程
と、加熱して熱収縮性絶縁膜を収縮せしめる工程とを有
する半導体装置の作製方法。 - 【請求項３】絶縁体もしくは半導体基板上に、熱収縮性
を有する絶縁性被膜を形成する工程と、該絶縁性被膜に
溝を形成して島状の部分を形成する工程と、該絶縁性被
膜上に半導体被膜を形成する工程とを有する半導体装置
の作製方法。 - 【請求項４】半導体装置において、絶縁体もしくは半導
体基板上に熱収縮性を有する絶縁材料膜とその上に半導
体膜が設けられ、前記熱収縮性絶縁材料膜は溝が形成さ
れ、半導体被膜は前記絶縁材料膜を覆い、少なくとも１
か所で基板と接触していることを特徴とする半導体装
置。 - 【請求項５】半導体装置において、熱収縮性絶縁材料膜
とその上に半導体膜が設けられ、前記熱収縮性絶縁材料
膜は周囲に溝が形成され、半導体被膜は前記絶縁材料膜
を覆っていることと、前記絶縁材料膜と半導体被膜は前
記絶縁材料膜の熱収縮温度以下の温度で形成されたこと
と、半導体被膜形成の後に熱収縮温度以上の温度によっ
て処理されたことを特徴とする半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087778A JP2923700B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体装置およびその作製方法 |
| US07/858,883 US5365081A (en) | 1991-03-27 | 1992-03-27 | Semiconductor device incorporating thermally contracted film |
| KR1019920005090A KR950006966B1 (ko) | 1991-03-27 | 1992-03-27 | 반도체 장치 및 그의 제작방법 |
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| US09/012,736 US6242759B1 (en) | 1991-03-27 | 1998-01-23 | Semiconductor device and method for forming the same |
| US09/750,064 US6337236B2 (en) | 1991-03-27 | 2000-12-29 | Semiconductor device and method for forming the same |
| US10/036,480 US6589829B2 (en) | 1991-03-27 | 2002-01-07 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087778A JP2923700B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体装置およびその作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP31258698A Division JP3336274B2 (ja) | 1991-03-27 | 1998-11-02 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
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| JPH0541354A true JPH0541354A (ja) | 1993-02-19 |
| JP2923700B2 JP2923700B2 (ja) | 1999-07-26 |
Family
ID=13924442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3087778A Expired - Lifetime JP2923700B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体装置およびその作製方法 |
Country Status (3)
| Country | Link |
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| US (6) | US5365081A (ja) |
| JP (1) | JP2923700B2 (ja) |
| KR (1) | KR950006966B1 (ja) |
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|---|---|
| US20020160556A1 (en) | 2002-10-31 |
| US5736439A (en) | 1998-04-07 |
| US5365081A (en) | 1994-11-15 |
| US6242759B1 (en) | 2001-06-05 |
| US5559042A (en) | 1996-09-24 |
| US6589829B2 (en) | 2003-07-08 |
| KR950006966B1 (ko) | 1995-06-26 |
| US6337236B2 (en) | 2002-01-08 |
| US20010001073A1 (en) | 2001-05-10 |
| JP2923700B2 (ja) | 1999-07-26 |
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