JPH0423473A - 極薄膜再結晶化シリコン基板の形成方法 - Google Patents
極薄膜再結晶化シリコン基板の形成方法Info
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- JPH0423473A JPH0423473A JP12970790A JP12970790A JPH0423473A JP H0423473 A JPH0423473 A JP H0423473A JP 12970790 A JP12970790 A JP 12970790A JP 12970790 A JP12970790 A JP 12970790A JP H0423473 A JPH0423473 A JP H0423473A
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は極薄膜再結晶化シリコン堰板の形成方法に関
し、更に詳しくはレーザビーム又は電子線ビーム等を照
則し多結晶シリコン膜の溶融再結晶化をおこなって極薄
膜化したチャネル部を有する構造のＳｏｌ基板を形成ケ
る方法に関するしのである。
し、更に詳しくはレーザビーム又は電子線ビーム等を照
則し多結晶シリコン膜の溶融再結晶化をおこなって極薄
膜化したチャネル部を有する構造のＳｏｌ基板を形成ケ
る方法に関するしのである。
（ロ）従来の技術及び発明が解決しようとする課題
極薄膜ＳＯＩＭＯ８Ｆ’ＥＴ特性で高速動作などの特性
の向上や改善の報告がなされている。その一方で、短チ
ャネルとなるにつれてＯＦＦ耐圧の低下が新たな問題と
なっている。このことを解決ずろためにチャネル部のみ
極？、Ｖ膜化し、ドレイン／ソース部を厚くした形状と
することで電界強度を低下させＯＦ Ｆ耐圧劣化を防止
する］−夫が報告されている。
の向上や改善の報告がなされている。その一方で、短チ
ャネルとなるにつれてＯＦＦ耐圧の低下が新たな問題と
なっている。このことを解決ずろためにチャネル部のみ
極？、Ｖ膜化し、ドレイン／ソース部を厚くした形状と
することで電界強度を低下させＯＦ Ｆ耐圧劣化を防止
する］−夫が報告されている。
極薄膜Ｓ ＯＩ Ｊｉ’ｉ板を用いたＭ ＯＳ Ｆ Ｅ
′ｒ特性ては、デー１−電圧が閾値以下の時、つまりＭ
ＯＳＦＥＴがオフ状態のときチャネル長が短くなるに連
れて、接合の帰れ電流又はザブスレッシリルド電流によ
る衝突イオン化で生じた正孔がゲート下の領域に滞留し
てソースとゲート下の間を正にバイアスしてしまう影響
が大きくなり、容易にソースから電子が注入させるよう
になりオフ耐圧が低下しノこりザブスレッンヨルト特性
の傾きが異常に急峻になる現象が起こる。このため、５
ｏｒｉ板の構造なとの工夫で電界強度を低下さＵる必要
がある。
′ｒ特性ては、デー１−電圧が閾値以下の時、つまりＭ
ＯＳＦＥＴがオフ状態のときチャネル長が短くなるに連
れて、接合の帰れ電流又はザブスレッシリルド電流によ
る衝突イオン化で生じた正孔がゲート下の領域に滞留し
てソースとゲート下の間を正にバイアスしてしまう影響
が大きくなり、容易にソースから電子が注入させるよう
になりオフ耐圧が低下しノこりザブスレッンヨルト特性
の傾きが異常に急峻になる現象が起こる。このため、５
ｏｒｉ板の構造なとの工夫で電界強度を低下さＵる必要
がある。
エネルギービームを用いた極薄膜Ｓｏｌ膜形成方法にお
いて、あらかじめ多結晶シリコン膜を薄くした状態で再
結晶化を行った場合、溶融シリコン膜の飛散なとが発生
し再結晶化が％ｌくなる。
いて、あらかじめ多結晶シリコン膜を薄くした状態で再
結晶化を行った場合、溶融シリコン膜の飛散なとが発生
し再結晶化が％ｌくなる。
このため、比較的厚い多結晶シリコン脱を用いて再結晶
化を行った後にエツチング等の方法によって薄くして素
子形成を行わな（Ｊればならす、Ｓ ０１膜厚の均一性
が低下し、素子特性の変動が生してしまう。
化を行った後にエツチング等の方法によって薄くして素
子形成を行わな（Ｊればならす、Ｓ ０１膜厚の均一性
が低下し、素子特性の変動が生してしまう。
積層化構造素子形成時の素子間分離を行う場合に、下層
素子への熱的影響を避（Ｊる必要があるため、通常のＭ
ＯＳデバイス形成時に用いらり、ている選択酸化膜分離
（Ｌ ＯＧ ＯＳ分離）技術を使用するのが難しくなる
。上層の８０１ Ｍ ＯＳ Ｆ Ｅ ’１”形成工程で
（Ｊシリコンエッヂングにより素子間を分離し、ザイド
ヂャネル防止の為に基板のエツジこ不純物を拡散さＵ、
更に基板とフィールド部どの表面高さを揃えるために晶
板以外の領域を絶縁膜て埋め込む埋め込み平坦化等を行
うような複雑なプロセスが必要となり工程数の増大につ
ながっている。
素子への熱的影響を避（Ｊる必要があるため、通常のＭ
ＯＳデバイス形成時に用いらり、ている選択酸化膜分離
（Ｌ ＯＧ ＯＳ分離）技術を使用するのが難しくなる
。上層の８０１ Ｍ ＯＳ Ｆ Ｅ ’１”形成工程で
（Ｊシリコンエッヂングにより素子間を分離し、ザイド
ヂャネル防止の為に基板のエツジこ不純物を拡散さＵ、
更に基板とフィールド部どの表面高さを揃えるために晶
板以外の領域を絶縁膜て埋め込む埋め込み平坦化等を行
うような複雑なプロセスが必要となり工程数の増大につ
ながっている。
この発明は、極薄膜のＳｏｌ基板を有するＭＯＳ Ｆ
Ｅ Ｔ特性の優位性が確認されている−・方で、新たな
問題としてオフ状態のときザブスレソンコ特性の傾きが
異常に急峻になったり、オフ耐圧が低下したりするのを
防止できるＳＯＩ基板の形成方法を提供するものである
。
Ｅ Ｔ特性の優位性が確認されている−・方で、新たな
問題としてオフ状態のときザブスレソンコ特性の傾きが
異常に急峻になったり、オフ耐圧が低下したりするのを
防止できるＳＯＩ基板の形成方法を提供するものである
。
（ハ）課題を解決するだめの手段及び作用この発明は、
レーザビーム又は電子線ヒーＪ１等のエネルギービーム
を照射し多結晶シリ−コン膜の溶融再結晶化を行う際に
、ソリコンコ、（板−にに、全面に、第１層目の層間絶
縁膜を積層してその素子領域となる部分と、更にその中
のチャネルとなるべき部分に段差を設置３た二段溝構造
の形状どし、その層間絶縁膜」−全面に多結晶シリコン
膜を積層した後、これの表面にエネルギービームを照射
しながら走査ツーることて平坦な表面の再結晶化シリコ
ン膜を形成し、その後、再結晶化シリコン膜を表面から
均一にエツチングし、素子領域以外のフィールド部゛部
となる第１層「１の層間絶縁膜表面が露出したところで
エツチングの終点としてエゾヂンクストツプし、それに
よって素子間分離されたチャネル部のみが極薄膜である
再結晶化シリコン基板を形成することを特徴とする極薄
膜再結晶化シリコン基板の形成方法である。
レーザビーム又は電子線ヒーＪ１等のエネルギービーム
を照射し多結晶シリ−コン膜の溶融再結晶化を行う際に
、ソリコンコ、（板−にに、全面に、第１層目の層間絶
縁膜を積層してその素子領域となる部分と、更にその中
のチャネルとなるべき部分に段差を設置３た二段溝構造
の形状どし、その層間絶縁膜」−全面に多結晶シリコン
膜を積層した後、これの表面にエネルギービームを照射
しながら走査ツーることて平坦な表面の再結晶化シリコ
ン膜を形成し、その後、再結晶化シリコン膜を表面から
均一にエツチングし、素子領域以外のフィールド部゛部
となる第１層「１の層間絶縁膜表面が露出したところで
エツチングの終点としてエゾヂンクストツプし、それに
よって素子間分離されたチャネル部のみが極薄膜である
再結晶化シリコン基板を形成することを特徴とする極薄
膜再結晶化シリコン基板の形成方法である。
すなわち、この発明は、第１層目の層間絶縁膜に素子の
形で一定の深さの７ｒ４を設（Ｊて、更にチャネル部と
なるべきところに段を設υ〕こ二段７１−Ｙ構造とし、
その上に多結晶シリコン膜を積層する。続いて、」一方
からエネルギービームを照射し再結晶化を行う。このと
き溶融シリコンの流動性を利用し、あらかじめ設りた第
１層目の層間絶縁膜の溝に溶融シリコンを流れ込まＵ゛
固化ることて表面が平坦な再結晶化シリコン膜を形成す
る。次に、再結晶化シリコン膜の表面から均一にツリー
１ン」、ツヂングしフィールド部となる第１層目の層間
絶縁１１カの表面が露出した時点でエツチングを終了す
る。
形で一定の深さの７ｒ４を設（Ｊて、更にチャネル部と
なるべきところに段を設υ〕こ二段７１−Ｙ構造とし、
その上に多結晶シリコン膜を積層する。続いて、」一方
からエネルギービームを照射し再結晶化を行う。このと
き溶融シリコンの流動性を利用し、あらかじめ設りた第
１層目の層間絶縁膜の溝に溶融シリコンを流れ込まＵ゛
固化ることて表面が平坦な再結晶化シリコン膜を形成す
る。次に、再結晶化シリコン膜の表面から均一にツリー
１ン」、ツヂングしフィールド部となる第１層目の層間
絶縁１１カの表面が露出した時点でエツチングを終了す
る。
その結果、素子間分離されたチャネル部のみが極薄膜て
ソース及びドレイン部は厚い状態の５ＯＩＪｊ（板が形
成される。
ソース及びドレイン部は厚い状態の５ＯＩＪｊ（板が形
成される。
このようなＳＯＩ基板構造の工夫により電界強度を低下
できる。この際、従来の視外な手段を用いずに素子間分
離工程と同一プロセスでチャネル部のみ極薄膜化できる
」：うにし、工程の簡略化及びチャネル部の膜厚の均一
化を図ることができる。
できる。この際、従来の視外な手段を用いずに素子間分
離工程と同一プロセスでチャネル部のみ極薄膜化できる
」：うにし、工程の簡略化及びチャネル部の膜厚の均一
化を図ることができる。
また、フィールド部とＳｏｌ基板の表面高さを略フラッ
トに仕上げることができるので、超微細化素子を形成す
る際のフォトリソグラフィーやデボノノヨンなどの工程
を容易にできる。
トに仕上げることができるので、超微細化素子を形成す
る際のフォトリソグラフィーやデボノノヨンなどの工程
を容易にできる。
（ニ）実施例
本発明の実施例としてＳ ＯＩ Ｍ ＯＳ Ｆ Ｅ ′
ｒ形成方法を第１図（、ｌ）〜（１１）を用いて示！ｌ
−０まず、第１図（ａ）の様にバルクシリコン１の−に
に第１層目の層間絶縁膜またとえば酸化膜を積層し、そ
の層間絶縁膜２に第１図（ｂ）で示す通常の半導体素子
形成プロセスで用いられている写真転写方法によりフ第
１・レンス）・３を素子領域Ｓの形に形成する。次に、
フｌトレシスト３をエツチングのマスク祠として、反応
性イオンエソチンク法により層間絶縁膜２を必要な深さ
Ｄ、例えば３００ｎｍエツチングして層間絶縁膜２に素
子形状の素子領域溝である第１溝５を形成する。このエ
ッヂンクマスクの＋Ｊ ｌｉ＋としてはフｌトレンスト
に限られたものではない。更に第１図（ｃ）のチャネル
を形成する部分Ｈにフ第１−レノスト４を同様の方法で
形成し、それをマスクにして素子領域Ｓおよびフィール
ド領域Ｆの層間絶縁膜２を更に必要な深さｄｌ例えば２
００ｎｍエソヂングする。このマスク＋Ａ利らレジスト
に限らない。これて層間絶縁膜２にお（プるヂャネル領
域１−１には深さｇが１００ ｎ ｍの第１溝部分５ａ
が形成され、それ以外の素子領域Ｓには深さｈが３００
ｎｍの一対の第２ｉｆｌ’？９．９が形成されること
になる。すなわち、３００ｎｍの深さの溝９内に、段差
がｄ（＝２００ｎ ｍ ）で、かつチャネル幅に対応す
る幅Ｗを有する凸部２５が形成される（第１（ｄ））。
ｒ形成方法を第１図（、ｌ）〜（１１）を用いて示！ｌ
−０まず、第１図（ａ）の様にバルクシリコン１の−に
に第１層目の層間絶縁膜またとえば酸化膜を積層し、そ
の層間絶縁膜２に第１図（ｂ）で示す通常の半導体素子
形成プロセスで用いられている写真転写方法によりフ第
１・レンス）・３を素子領域Ｓの形に形成する。次に、
フｌトレシスト３をエツチングのマスク祠として、反応
性イオンエソチンク法により層間絶縁膜２を必要な深さ
Ｄ、例えば３００ｎｍエツチングして層間絶縁膜２に素
子形状の素子領域溝である第１溝５を形成する。このエ
ッヂンクマスクの＋Ｊ ｌｉ＋としてはフｌトレンスト
に限られたものではない。更に第１図（ｃ）のチャネル
を形成する部分Ｈにフ第１−レノスト４を同様の方法で
形成し、それをマスクにして素子領域Ｓおよびフィール
ド領域Ｆの層間絶縁膜２を更に必要な深さｄｌ例えば２
００ｎｍエソヂングする。このマスク＋Ａ利らレジスト
に限らない。これて層間絶縁膜２にお（プるヂャネル領
域１−１には深さｇが１００ ｎ ｍの第１溝部分５ａ
が形成され、それ以外の素子領域Ｓには深さｈが３００
ｎｍの一対の第２ｉｆｌ’？９．９が形成されること
になる。すなわち、３００ｎｍの深さの溝９内に、段差
がｄ（＝２００ｎ ｍ ）で、かつチャネル幅に対応す
る幅Ｗを有する凸部２５が形成される（第１（ｄ））。
この構造の上に多結晶ンリーＪン膜７を積層し、更にそ
の上にエネルギービート８の反射防止膜の例えば酸化膜
１２を形成し第１図（ｅ）の構造ど°４る。このような
構造の表面にエネルギービーム、例えばレーザビー１．
８を照射しながら横方向（図示Δで示す矢印方向）へ走
査することによって多結晶シリコン膜７を溶融固化させ
ながら連続的な再結晶化を行う。再結晶化後の表面は、
溶融シリコンが層間絶縁膜２に設けた）１１￥に流れ込
み表面がフラットな再結晶化シリコン膜ｌＯとなる（第
１図（ｆ））。
の上にエネルギービート８の反射防止膜の例えば酸化膜
１２を形成し第１図（ｅ）の構造ど°４る。このような
構造の表面にエネルギービーム、例えばレーザビー１．
８を照射しながら横方向（図示Δで示す矢印方向）へ走
査することによって多結晶シリコン膜７を溶融固化させ
ながら連続的な再結晶化を行う。再結晶化後の表面は、
溶融シリコンが層間絶縁膜２に設けた）１１￥に流れ込
み表面がフラットな再結晶化シリコン膜ｌＯとなる（第
１図（ｆ））。
次に、再結晶化シリコン膜１０の表面から反応性イオン
エソヂングなどの方法を用いて均一にシリコンエツチン
グを進める。この時、エッチングヂ、トンバー内で発生
するプラズマの特定波長の発光強度を測定しながらエツ
チングを行い、発光強度変化から判断してエソヂング終
点を決定する終点検出方法を用いて、層間絶縁膜２の表
面が露出した時点でエツチングを終了する。これで、再
結晶化シリコン膜１０が素子形状に分離され更にチャネ
ルとなる部分１５のみの膜厚が両溝９．５ａの段差性（
ｈ −［］ ）の膜厚ｇに相当する値の１００ｎｌＴｌ
に極薄膜化され、ソース／ドレインとなる部分１６．１
６の厚さが３００ ｎｍのＳＯＩ基板１１かてき上がる
（第１図（ｇ））。
エソヂングなどの方法を用いて均一にシリコンエツチン
グを進める。この時、エッチングヂ、トンバー内で発生
するプラズマの特定波長の発光強度を測定しながらエツ
チングを行い、発光強度変化から判断してエソヂング終
点を決定する終点検出方法を用いて、層間絶縁膜２の表
面が露出した時点でエツチングを終了する。これで、再
結晶化シリコン膜１０が素子形状に分離され更にチャネ
ルとなる部分１５のみの膜厚が両溝９．５ａの段差性（
ｈ −［］ ）の膜厚ｇに相当する値の１００ｎｌＴｌ
に極薄膜化され、ソース／ドレインとなる部分１６．１
６の厚さが３００ ｎｍのＳＯＩ基板１１かてき上がる
（第１図（ｇ））。
以降は通常のＭ ＯＳ Ｆ Ｅ １作成工程により、第
１図（１１）の３０１ＭＯ３ＦＥＴを形成する。なお、
１４はゲート電極、１５はヂ、）・ネル、１６はソース
、トレイン不純物拡散層、１７は第２層間絶縁膜、１８
は配線である。
１図（１１）の３０１ＭＯ３ＦＥＴを形成する。なお、
１４はゲート電極、１５はヂ、）・ネル、１６はソース
、トレイン不純物拡散層、１７は第２層間絶縁膜、１８
は配線である。
このように本実施例は、レーザビーム照射にｊこる再結
晶化の場合に、層間絶縁膜２に素子領域の’ｒ１１１ｆ
５、更にヂ）・ネルとなる部分に段差を設りた２段！Ｆ
？ ９ 、 ５ ａの構造とし、その上に多結晶シリコ
ン膜を積層して溶融再結晶化を行い、溶融シリコンの流
動性により表面の平坦な再結晶化ノリ＝１ン膜を形成し
、それを表面からエツチングし層間絶縁膜２のフィール
ド部２６が露出したときにエツチングを終了することで
素子間分離されたヂャネル部分１５のみ極薄膜でソース
、ドレイン部１６゜１６は厚い形状のＳ ＯＩ 爪板を
形成てきる。
晶化の場合に、層間絶縁膜２に素子領域の’ｒ１１１ｆ
５、更にヂ）・ネルとなる部分に段差を設りた２段！Ｆ
？ ９ 、 ５ ａの構造とし、その上に多結晶シリコ
ン膜を積層して溶融再結晶化を行い、溶融シリコンの流
動性により表面の平坦な再結晶化ノリ＝１ン膜を形成し
、それを表面からエツチングし層間絶縁膜２のフィール
ド部２６が露出したときにエツチングを終了することで
素子間分離されたヂャネル部分１５のみ極薄膜でソース
、ドレイン部１６゜１６は厚い形状のＳ ＯＩ 爪板を
形成てきる。
なお、本実施例ではＳ ＯＩ 乱数η５層素子形成を示
したが、積層素子形成にも適用可能である。
したが、積層素子形成にも適用可能である。
（ポ）発明の効果
以上のように、この発明によれば、レーザビーム等のエ
ネルギービーム照射ににる多結晶シリコン膜の再結晶化
において、層間絶縁膜に素子形状の溝とヂ、）・ネル部
分の１７＋￥の二段溝構造を施して、再結晶化後、表面
より均一にシリコンエッヂンクを行って、ソース及びト
レイン部を厚く、チャネル部のみ極薄膜化したＳ ０１
Ｊｌ板とすることて電界強度を弱め極薄膜ＳＯＩＭＯ
９ＦＥＴの優位な特性を損なうことなく、従来技術で問
題となっていた短チャネル長てのＯＦＦ耐圧低下を抑制
できる。
ネルギービーム照射ににる多結晶シリコン膜の再結晶化
において、層間絶縁膜に素子形状の溝とヂ、）・ネル部
分の１７＋￥の二段溝構造を施して、再結晶化後、表面
より均一にシリコンエッヂンクを行って、ソース及びト
レイン部を厚く、チャネル部のみ極薄膜化したＳ ０１
Ｊｌ板とすることて電界強度を弱め極薄膜ＳＯＩＭＯ
９ＦＥＴの優位な特性を損なうことなく、従来技術で問
題となっていた短チャネル長てのＯＦＦ耐圧低下を抑制
できる。
また、Ｓ ＯＩ ａＫ板のチ、）・ネル部のみの極ハ（
Ｎ脱化を従来の視性な手段を用いずに素子間分離工程と
同一プロセスで実現できることにより］二程の簡略化及
び極薄膜ＳＯＩ基板膜厚の均一化が図れる。
Ｎ脱化を従来の視性な手段を用いずに素子間分離工程と
同一プロセスで実現できることにより］二程の簡略化及
び極薄膜ＳＯＩ基板膜厚の均一化が図れる。
このことにより素子特性の信頼性向上につながる。
更に、フィールド部とＳｏｌ基板の表面高さをほぼフラ
ン）・に仕上げる事ができるので超微細化素子を形成す
る際のフォトリソグラフィーやデボシソヨンなとの］二
程が容易になり、超微細化極薄膜ＳＯＩ素子特性の安定
化が図れる。
ン）・に仕上げる事ができるので超微細化素子を形成す
る際のフォトリソグラフィーやデボシソヨンなとの］二
程が容易になり、超微細化極薄膜ＳＯＩ素子特性の安定
化が図れる。
第１図はこの発明の一実施例を説明するだめの製造工程
説明図である。 １・・・・・バルクシリコン、 ２．１７ ・ 層間絶縁膜、 ３４ ・ フォ）・レジスト、 ５ 素子領域ｉＭ、 ５ａ・・ ヂャネル部形成を意図したＭ。 ７・−多結晶シリコン膜、 ８・・・・・エネルギービーム、 ９・・ 一対の溝、 １０・・・、再結晶化シリコン膜、 ＩＩ・ −・ｓｏｒ拮板、 １２・・・・反射防止膜、 １３・ ・ゲート絶縁膜、 Ｉ４・・・ゲー）７ｍ極、１５・・・・・ヂャネル、１
６ ソース、ドレイン不純物拡散層、１８・ ・・配
線。
説明図である。 １・・・・・バルクシリコン、 ２．１７ ・ 層間絶縁膜、 ３４ ・ フォ）・レジスト、 ５ 素子領域ｉＭ、 ５ａ・・ ヂャネル部形成を意図したＭ。 ７・−多結晶シリコン膜、 ８・・・・・エネルギービーム、 ９・・ 一対の溝、 １０・・・、再結晶化シリコン膜、 ＩＩ・ −・ｓｏｒ拮板、 １２・・・・反射防止膜、 １３・ ・ゲート絶縁膜、 Ｉ４・・・ゲー）７ｍ極、１５・・・・・ヂャネル、１
６ ソース、ドレイン不純物拡散層、１８・ ・・配
線。
Claims (1)
- １、レーザビーム又は電子線ビーム等のエネルギービー
ムを照射し多結晶シリコン膜の溶融再結晶化を行う際に
、シリコン基板上に、全面に、第１層目の層間絶縁膜を
積層してその素子領域となる部分と、更にその中のチャ
ネルとなるべき部分に段差を設けた二段溝構造の形状と
し、その層間絶縁膜上全面に多結晶シリコン膜を積層し
た後、これの表面にエネルギービームを照射しながら走
査することで平坦な表面の再結晶化シリコン膜を形成し
、その後、再結晶化シリコン膜を表面から均一にエッチ
ングし、素子領域以外のフィールド部となる第１層目の
層間絶縁膜表面が露出したところでエッチングの終点と
してエッチングストップし、それによって素子間分離さ
れたチャネル部のみが極薄膜である再結晶化シリコン基
板を形成することを特徴とする極薄膜再結晶化シリコン
基板の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12970790A JPH0423473A (ja) | 1990-05-18 | 1990-05-18 | 極薄膜再結晶化シリコン基板の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12970790A JPH0423473A (ja) | 1990-05-18 | 1990-05-18 | 極薄膜再結晶化シリコン基板の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423473A true JPH0423473A (ja) | 1992-01-27 |
Family
ID=15016216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12970790A Pending JPH0423473A (ja) | 1990-05-18 | 1990-05-18 | 極薄膜再結晶化シリコン基板の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541354A (ja) * | 1991-03-27 | 1993-02-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2008252068A (ja) * | 2007-03-08 | 2008-10-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
-
1990
- 1990-05-18 JP JP12970790A patent/JPH0423473A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541354A (ja) * | 1991-03-27 | 1993-02-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6242759B1 (en) | 1991-03-27 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6337236B2 (en) | 1991-03-27 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6589829B2 (en) | 1991-03-27 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP2008252068A (ja) * | 2007-03-08 | 2008-10-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| EP1968111A3 (en) * | 2007-03-08 | 2014-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9130051B2 (en) | 2007-03-08 | 2015-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including semiconductor layer over insulating layer and manufacturing method thereof |
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