JPH024133B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はMOS型半導体装置の製造方法に関し、
とくにシリコンゲートMOS型半導体装置におい
て多結晶シリコン層上の金属配線層の断線防止、
およびゲート・ソース間並びにゲート・ドレイン
間の重なり容量の軽減を目的とし、特に短チヤン
ネルMOS型半導体装置の形成に有効な方法を提
供するものである。

多結晶シリコンをMOS型半導体装置のゲート
材料および破線材料として用いることにより、低
閾値電圧の実現、自己整合拡散による高密度化の
達成等の利点を得られることは既に良く知られて
いる。

しかしながら、多結晶シリコン層により形成さ
れたゲートあるいは破線を有する半導体基板表面
に気相成長法による絶縁膜を形成しさらにその上
部に金属配線層を設ける場合、多結晶シリコン層
の側面の傾斜が急であるか、あるいはまた、稜が
鋭角をなしていると、その上面に被着される気相
成長絶縁膜にはさらに強く上記の傾向が強く表わ
れ、場合によつては、多結晶シリコンの稜線部で
絶縁膜にクラツクが生ずることもある。したがつ
て、気相成長絶縁膜上の金属配線層は多結晶シリ
コンの端部に相当する部分で薄くなりやすく、さ
らには、所望の金属配線層のパターン形成のため
のエツチング時に、薄くなつた金属配線層部分が
くさび形にサンドエツチされ、断線を生じるよう
になる。この断線は集積回路の機能不良をもたら
すため、歩留りに大きな影響をおよぼす点で極め
て重要である。

前述の断線の原因は、多結晶シリコン層による
ゲートおよび配線部の側面の傾斜が急であり、か
つ稜の角度が鈍いという点にあることから、多結
晶シリコン層の側面の傾斜を緩和し、もつて稜の
角度を鈍くする、いわゆるテーパーエツチの手法
が導入されるようになつている。

一方、MOS型半導体装置における多結晶シリ
コンゲートの採用は既に述べたように自己整合拡
散が可能であることによる高密度化達成という利
点を活用することにある。即ち、トランジスタ領
域にゲート酸化膜が形成された後、全面に多結晶
シリコン層を被着し、この多結晶シリコン層をマ
スクとしてソースおよびドレイン領域の不純物拡
散を行なうことで、ソースおよびドレイン領域と
ゲートとを自己整合させるものである。ところ
で、ゲートとソース領域およびドレイン領域との
重なりに起因する容量は、半導体装置の高速度化
の観点からは、小さければ小さいほどよい。した
がつて、多結晶シリコンゲートを用いた自己整合
によるソースおよびドレイン領域の形成におい
て、ソースおよびドレイン領域の形成のための不
純物の導入にあたつては、横方向拡がりを考える
と、熱拡散法によるよりもイオン注入法を用いる
方が望ましい。しかしながら、イオン注入法によ
りソース領域およびドレイン領域を形成するに際
し、多結晶シリコンゲート層が前述の如き理由に
より、既にテーパーエツチによつて形成されてい
る場合には、多結晶シリコンゲート層は完全なマ
スクとはなり得ない。即ち、イオン注入源側から
みた場合、多結晶シリコンゲートの上端部から下
端部にかけて、多結晶シリコン層の厚さが漸減し
ているために、不純物イオンは多結晶シリコンゲ
ート層の下端部よりゲート下の領域にまで注入さ
れることになり、その結果、ゲート・ソース間お
よびゲート・ドレイン間の重なり容量は、テーパ
ーエツチが施こされていない多結晶シリコンゲー
ト層を用いた場合よりも大きくなる。

さらに、イオン注入法によりソース領域および
ドレイン領域を形成する場合でも、イオン注入
後、注入不純物の活性化および押込という熱工程
はイオン注入による結晶損傷の回復をはかる為に
も必要であるが、イオン注入直後では多結晶シリ
コンゲート端に整合していたソース領域およびド
レイン領域も、この熱工程による不純物の横方向
拡がりのために、ゲート下に拡がつてゆき、その
結果ゲート・ソース間およびゲート・ドレイン間
の重なり容量を増加させる。

本発明の目的は、多結晶シリコンゲートとイオ
ン注入法とを用いてソース領域およびドレイン領
域を自己整合的に形成するMOS型半導体装置の
製造方法における前述の従来方法の欠点を排除
し、ゲート・ソース間およびゲート・ドレイン間
の重なり容量を可能な限り減少させるとともに、
金属配線の断線をも防止するための新規なMOS
型半導体装置の製造方法を提供することにある。

本発明によれば、半導体基板の一主面に絶縁膜
を形成する工程と、該絶縁膜上に多結晶シリコン
層を形成する工程と、該多結晶シリコン層の上部
より熱拡散法により第１の不純物を導入して上部
では不純物濃度が高く、底部では不純物濃度が低
い不純物分布を前記多結晶シリコン層に形成する
工程と、その後該不純物が導入された多結晶シリ
コン層上にホトレジストを選択的に形成する工程
と、該ホトレジスト膜をマスクとしてスパツタエ
ツチング法により前記不純物が導入された多結晶
シリコン層を選択的に除去して、前記ホトレジス
ト膜の下にその側面が前記絶縁膜に対してほぼ垂
直となる多結晶シリコンパターンを形成する工程
と、前記ホトレジスト膜及び前記多結晶シリコン
パターンをマスクとして第２の不純物を前記半導
体基板の前記一主面にイオン注入法より導入して
ソース及びドレイン領域を形成する工程と、次に
前記ホトレジスト膜をマスクとしてプラズマエツ
チング法により前記多結晶シリコンパターンの側
面を、その最下端部のエツチング量が前記ソース
領域及び前記ドレイン領域の深さの0.55〜0.6倍
となるようにエツチングして、上部では幅が小さ
く、下部では幅が大きい多結晶シリコンゲート電
極を形成する工程とを有することを特徴とする
MOS型半導体装置の製造方法が得られる。

以下、本発明に関して図面を用いて詳述する。
図は本発明の一実施例を示した図である。まず、
図Ａに示すようにＰ型シリコン基板１１にゲート
酸化膜１２、不純物がドーブされた多結晶シリコ
ン層１３′を形成する。ここで多結晶シリコン層
１３′への不純物ドープは多結晶シリコン層１
３′の形成後、熱拡散法を用い、多結晶シリコン
層１３′の抵抗が十分小さくなる程度まで行なう。
ついで図Ｂに示すように、ホトレジスト１４を用
いて多結晶シリコン層１３′を選択的に除去して
所望のゲートパターン１３を形成する。ここで多
結晶シリコン層１３′の選択的除去にあたつては、
ゲートパターン１３の側面がゲート酸化膜１２の
表面に対して可能な限り垂直になるよう留意す
る。この目的のためには現在のところスパツタエ
ツチング法が最も有効である。次に、ホトレジス
ト１４およびゲートパターン１３をマスクとし、
Ｎ型不純物（例えばリン）のイオン注入を行な
い、さらに注入イオンの活性化および押込を行な
つて、ソース領域１５およびドレイン領域１６を
形成する。図Ｃは押込終了後の状態を示してお
り、ソース領域１５およびドレイン領域１６は、
その深さxjに対して（0.6〜0.64）×xj程度、ゲー
トパターン１３の端よりもゲートパターン１３の
下に拡がつている。ここで、ソース領域１５およ
びドレイン領域１６のゲートパターン１３の下へ
の拡がりが熱拡散法による〜0.8×xjに比べて小
さくはなつているが決して零ではないことに注意
する必要がある。次に、図Ｄに示すようにホトレ
ジスト１４をマスクとしてゲートパターン１３を
形成している多結晶シリコン層の側面をエツチン
グする。この時、多結晶シリコン層中の不純物濃
度は表面が高く、ゲート酸化膜１２表面に近ずく
につれて低くなつているから、不純物濃度が高い
多結晶シリコンほどエツチング速度が高くなるエ
ツチング法を用いると、ゲートパターン１３の側
面は、ゲート酸化膜１２の表面から離れるほど速
くエツチングされるから、エツチングが進むにつ
れてテーパーがつくようになる。さらに、ゲート
パターン１３の最下端部のエツチング量を、ソー
ス領域１５およびドレイン領域１６の深さxjに対
し（0.55〜0.6）×xjとすることで、ゲートパター
ン１５とソース領域１５およびドレイン領域１６
との重なりはほぼ零ないし、あつても従来方法に
よる重なりに比較すれば無視し得るほど小さくす
ることが可能となる。このような、エツチング速
度が不純物濃度に敏感で、かつエツチング量の正
確な制御が可能なエツチング法としては、プラズ
マエツチング法が望ましいものの１つである。次
いで、ホトレジスト１４を除去して図Ｅを得る。
ここで、ゲートパターン１３の側面のエツチング
に際してホトレジスト１４を除去してからエツチ
ングを行なう方法も提案されているが、この場
合、ゲートパターン１３の表面（しかも不純物濃
度が高い部分）もエツチングされてしまうため、
ゲートパターン１３の電気的抵抗値が本発明の方
法によるよりも高くなり、その結果、ゲートパタ
ーン１３とソース領域１５およびドレイン領域１
６との重なり容量の減少から期待されるほどの高
速化をはかることはできなくなる。

以上説明したように、本発明によれば、ゲート
パターン１３の端部にテーパーをつけ、もつて金
属配線の断線を防止することが可能となるととも
に、ゲートパターン１３とソース領域１５および
ドレイン領域１６との重なり容量を極めて小さく
なり、もつて高速化が可能となる。

なお、以上の説明においては、シリコン基板を
Ｐ型、ソース領域およびドレイン領域形成のため
の不純物をＮ型不純物としたが、Ｎ型シリコン基
板にＰ型不純物（たとえばボロン）をイオン注入
する際に本発明を適用しても全く同様の効果が得
られる。また多結晶シリコンへの不純物導入は熱
拡散の他イオン注入でも良い、さらに、本発明の
方法はシリコンだけでなく他の半導体を用いた
MOS型半導体装置の製造に適用し得ることはい
うまでもない。

【図面の簡単な説明】

図は本発明の一実施例によるMOS型半導体装
置の製造工程を示すもので、図Ａ〜図Ｅはそれぞ
れ各工程での断面図である。 ここで、１１…シリコン基板、１２…ゲート酸
化膜、１３′…不純物がドープされた多結晶シリ
コン層、１３…ゲートパターン、１４…ホトレジ
スト、１５…ソース領域、１６…ドレイン領域を
示す。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板の一主面に絶縁膜を形成する工程
   と、該絶縁膜上に多結晶シリコン層を形成する工
   程と、該多結晶シリコン層の上部より熱拡散法に
   より第１の不純物を導入して上部では不純物濃度
   が高く、底部では不純物濃度が低い不純物分布を
   前記多結晶シリコン層に形成する工程と、その後
   該不純物が導入された多結晶シリコン層上にホト
   レジストを選択的に形成する工程と、該ホトレジ
   スト膜をマスクとしてスパツタエツチング法によ
   り前記不純物が導入された多結晶シリコン層を選
   択的に除去して、前記ホトレジスト膜の下にその
   側面が前記絶縁膜に対してほぼ垂直となる多結晶
   シリコンパターンを形成する工程と、前記ホトレ
   ジスト膜及び前記多結晶シリコンパターンをマス
   クとして第２の不純物を前記半導体基板の前記一
   主面にイオン注入法により導入してソース及びド
   レイン領域を形成する工程と、次に前記ホトレジ
   スト膜をマスクとしてプラズマエツチング法によ
   り前記多結晶シリコンパターンの側面を、その最
   下端部のエツチング量が前記ソース領域及び前記
   ドレイン領域の深さの0.55〜0.6倍となるように
   エツチングして、上部では幅が小さく、下部では
   幅が大きい多結晶シリコンゲート電極を形成する
   工程とを有することを特徴とするMOS型半導体
   装置の製造方法。