JPS60183773A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS60183773A JPS60183773A JP3951284A JP3951284A JPS60183773A JP S60183773 A JPS60183773 A JP S60183773A JP 3951284 A JP3951284 A JP 3951284A JP 3951284 A JP3951284 A JP 3951284A JP S60183773 A JPS60183773 A JP S60183773A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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-
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＩＳル９半２．９体装置及びその製造方法
に関する。
に関する。
近年、半心体集１７．１−回路の急速な冒密度化により
、ケ９−ト長の縮小化や拡散層領域の１１１１小化がは
かられている。しかしながら、ダート長の縮小化はしき
い値電圧（Ｖｔｈ）の低下等の短チヤネル効果を招き、
デバイス特性の悪化を引起こしていた。
、ケ９−ト長の縮小化や拡散層領域の１１１１小化がは
かられている。しかしながら、ダート長の縮小化はしき
い値電圧（Ｖｔｈ）の低下等の短チヤネル効果を招き、
デバイス特性の悪化を引起こしていた。
短チヤネル効果を軽減するためには、拡散層（ソース・
ドレイン）の接合深さくＸｊ ）を浅くスること、ダー
トｆｆｆ化膜ノ；ｉを薄くすることやチャネル下の不純
物一度を高くする等の方法が取られている。しかし、ザ
ブミクロン長程度或いはそれ以下の素子になると、短チ
ヤネル効果をｌｉ減させるための上記の手法では不十分
になり限界となっている。
ドレイン）の接合深さくＸｊ ）を浅くスること、ダー
トｆｆｆ化膜ノ；ｉを薄くすることやチャネル下の不純
物一度を高くする等の方法が取られている。しかし、ザ
ブミクロン長程度或いはそれ以下の素子になると、短チ
ヤネル効果をｌｉ減させるための上記の手法では不十分
になり限界となっている。
即ち、拡散層の接合深さＸｊｔ浅くするにも限界があり
、ザブミクロン程度のデバイスＣ４ｉｉにＰチャネルＭ
Ｏ８）ランジスタにおいて）ではこｉＬによる短チヤネ
ル効果の軽減も限界となっている。また、チャネル下の
不純物濃度を高くした場合、同時に拡散層の底部令１近
の逆２７′）電型不純物濃度も篩〈なってしまう。その
２．＋己ｉ上、拡散層の接合寄生客月・が大きくなり、
回路の伝１＜３遅延が太きくなってし甘う。
、ザブミクロン程度のデバイスＣ４ｉｉにＰチャネルＭ
Ｏ８）ランジスタにおいて）ではこｉＬによる短チヤネ
ル効果の軽減も限界となっている。また、チャネル下の
不純物濃度を高くした場合、同時に拡散層の底部令１近
の逆２７′）電型不純物濃度も篩〈なってしまう。その
２．＋己ｉ上、拡散層の接合寄生客月・が大きくなり、
回路の伝１＜３遅延が太きくなってし甘う。
一方、拡散層領域の縮小化もケ゛−ト長の縮小化と同様
にガｔしい問題を含んでいる。即ち、コンタクトホール
の大きさがザブミクロン長或いはそれ以下になると非常
に大きなコンタクト抵抗を持つようになシ、コンタクト
ホールの縮小化が文任しくなる。従って、従来の（１Ｎ
造では拡散層領域の縮小化を行うことが極めて困かＩＬ
であり、これが高集積化を妨げる問題となっている。
にガｔしい問題を含んでいる。即ち、コンタクトホール
の大きさがザブミクロン長或いはそれ以下になると非常
に大きなコンタクト抵抗を持つようになシ、コンタクト
ホールの縮小化が文任しくなる。従って、従来の（１Ｎ
造では拡散層領域の縮小化を行うことが極めて困かＩＬ
であり、これが高集積化を妨げる問題となっている。
本発明の目的は、短チヤネル効果を抑えることができ、
かつ拡散層の接合寄生容ｈ；：を小さくすることができ
、高集枦化及び応答特性の高速化をはか９得るＭＩＳ型
半導体装置及びその製造方法を提供することにある。
かつ拡散層の接合寄生容ｈ；：を小さくすることができ
、高集枦化及び応答特性の高速化をはか９得るＭＩＳ型
半導体装置及びその製造方法を提供することにある。
本発明の骨子は、ソース・ドレインを薄い半２．１７体
膜からの不純物の横方向拡散によって形成することにあ
る。
膜からの不純物の横方向拡散によって形成することにあ
る。
即ち本発明は、ＭＩＳ型半導体装置において、半導体基
板の表面側に相互に離間して設けられた溝部と、これら
の溝部内に上記基板表面を越えないように埋め込まれた
絶縁ｉ１ｄ？と、上５己溝部内の絶縁膜上に６ｉＩ記基
根表面と同じ高さとなるように埋め込まれ、かつ不純物
が１シフＪ Ｃｇ＝にドープされた半４体膜と、この半
導体膜から前記基板内に不純物を横方向に拡散して形成
されたソース・ドレインと、前記縛部間の基板表面上に
ダート絶縁膜を介して設けられたゲート電極とを具備し
たものである。 ゛ また本発明は、上記半尋体妓ＩＩｆを製造するに際し、
半導体基板の表面１＋ｌｉをノｇ択的にエツチングして
相互に離間した溝部を形成したのち、これらの溝部内に
絶縁膜を埋め込み、かつ該絶縁膜上面を上記基板表面よ
り低く形成し、次いで前記溝部内に単結晶若しくは多糸
、−晶の半；ｊｊ：体１夙を埋め込み、かつ該半導体膜
の上面を前記基板表ｍｆと面一状に形成し、次いで前記
活部間のシ、１：版表面上にダート絶縁膜を介してダー
ト絶縁膜を形成し、次いで前記半導体膜に不純物’ｅ
：ｒＴｒ ６□λ度にドープし、しかるのち熱死％ｆ行
い上記半導体膜からｔｉｔｌ記基板内に不純物を横方向
拡散してソース・ドレインを形成するようにした方法で
ある。
板の表面側に相互に離間して設けられた溝部と、これら
の溝部内に上記基板表面を越えないように埋め込まれた
絶縁ｉ１ｄ？と、上５己溝部内の絶縁膜上に６ｉＩ記基
根表面と同じ高さとなるように埋め込まれ、かつ不純物
が１シフＪ Ｃｇ＝にドープされた半４体膜と、この半
導体膜から前記基板内に不純物を横方向に拡散して形成
されたソース・ドレインと、前記縛部間の基板表面上に
ダート絶縁膜を介して設けられたゲート電極とを具備し
たものである。 ゛ また本発明は、上記半尋体妓ＩＩｆを製造するに際し、
半導体基板の表面１＋ｌｉをノｇ択的にエツチングして
相互に離間した溝部を形成したのち、これらの溝部内に
絶縁膜を埋め込み、かつ該絶縁膜上面を上記基板表面よ
り低く形成し、次いで前記溝部内に単結晶若しくは多糸
、−晶の半；ｊｊ：体１夙を埋め込み、かつ該半導体膜
の上面を前記基板表ｍｆと面一状に形成し、次いで前記
活部間のシ、１：版表面上にダート絶縁膜を介してダー
ト絶縁膜を形成し、次いで前記半導体膜に不純物’ｅ
：ｒＴｒ ６□λ度にドープし、しかるのち熱死％ｆ行
い上記半導体膜からｔｉｔｌ記基板内に不純物を横方向
拡散してソース・ドレインを形成するようにした方法で
ある。
本発明によれば、拡散層の？スさＸｊが、ｉｊ’７’部
内の絶縁膜上に形成する半導体膜の厚さで略決するので
、拡散層の深さＸｊｔ任意に浅くすることができる。こ
のため、サブミクロン長或いはぞｉｔ以下の素子でも、
シキい値Ｖｔｈ低下の短チヤネル効果が十分に抑えられ
ることになり、素子の微細化及び活性能化に極めて有効
である。さらに、ソース・ドレインと基板との接触面４
゛ｌｆが著しく小さくなるので、拡散層の接合寄生容量
を十分に小さくすることができる。このため、電荷の充
放電による信号の伝搬遅延が小さくなり応“容管性の高
速化をはかり得る。また、従来拡散層領域で使われてい
た面積が略零に近くなるので、素子の面Ａｔｉを小さく
することができ、装置の重密度化及び太容ｆ１．ｔ：化
が容易となる。
内の絶縁膜上に形成する半導体膜の厚さで略決するので
、拡散層の深さＸｊｔ任意に浅くすることができる。こ
のため、サブミクロン長或いはぞｉｔ以下の素子でも、
シキい値Ｖｔｈ低下の短チヤネル効果が十分に抑えられ
ることになり、素子の微細化及び活性能化に極めて有効
である。さらに、ソース・ドレインと基板との接触面４
゛ｌｆが著しく小さくなるので、拡散層の接合寄生容量
を十分に小さくすることができる。このため、電荷の充
放電による信号の伝搬遅延が小さくなり応“容管性の高
速化をはかり得る。また、従来拡散層領域で使われてい
た面積が略零に近くなるので、素子の面Ａｔｉを小さく
することができ、装置の重密度化及び太容ｆ１．ｔ：化
が容易となる。
第１図によ本発明の一実施例に係わるＭＩＳ型半導体装
置の概略措成を示す断面図である。１゛イ１中１１はＮ
型の半導体基板であり、この基板１１の表面側には所定
の距Ｐ；Ｉｋ ）；ｉｃ間して溝部１２が設けられてい
る。これらのＩｉＦ部１部内２内絶縁膜１３が埋め込ま
れ、さらに絶縁ＩＩ莫１ 、？ Ｊ二Ｉ／ＣはＰ型不純
物が高濃度にドープされた半立体膜１４が形成され、こ
の半導体膜１４の」二面が基板１１０表面と面一状にな
っている。そして、半導体膜１４から上記不純物を基板
１１・内に４１、λ方向に拡散してソース・ドレイン１
５ ａ ＋ １５ｂが形成されている。咬だ、ｌ’］Ｉ
前記１１°・°、：部１部間２間１ｒ’；板１１表面に
はダート絶縁膜１６を介してダート電極１７が形成され
ている。
置の概略措成を示す断面図である。１゛イ１中１１はＮ
型の半導体基板であり、この基板１１の表面側には所定
の距Ｐ；Ｉｋ ）；ｉｃ間して溝部１２が設けられてい
る。これらのＩｉＦ部１部内２内絶縁膜１３が埋め込ま
れ、さらに絶縁ＩＩ莫１ 、？ Ｊ二Ｉ／ＣはＰ型不純
物が高濃度にドープされた半立体膜１４が形成され、こ
の半導体膜１４の」二面が基板１１０表面と面一状にな
っている。そして、半導体膜１４から上記不純物を基板
１１・内に４１、λ方向に拡散してソース・ドレイン１
５ ａ ＋ １５ｂが形成されている。咬だ、ｌ’］Ｉ
前記１１°・°、：部１部間２間１ｒ’；板１１表面に
はダート絶縁膜１６を介してダート電極１７が形成され
ている。
このような格成であれば、ソース・ドレイン１５ａ、１
５ｂを形成する拡散層の深さＸｊは、絶縁膜１３上の半
導体膜１４がら拡散された領域の深さになるため、Ｘｊ
は半導体膜１３の１．ｌさで略決定される。この半弓体
膜ノ３の厚さは任意に選ぶことができるので、従来のイ
オン注入法では達成されないような浅いＸｊも可能とな
る。
５ｂを形成する拡散層の深さＸｊは、絶縁膜１３上の半
導体膜１４がら拡散された領域の深さになるため、Ｘｊ
は半導体膜１３の１．ｌさで略決定される。この半弓体
膜ノ３の厚さは任意に選ぶことができるので、従来のイ
オン注入法では達成されないような浅いＸｊも可能とな
る。
従って、短チヤネル効果を十分に抑制することができる
。また、接合容ｆ辻に関して見れば、溝部１２内に埋め
込まれた絶縁膜１３を介した静電容気と半導体基板１ノ
と連続する部分での接合容量との和になる。ここで、前
者容量は厚い絶縁膜１３を介しているので十分小さく、
後者客足は接合面積が小さいので十分小さくできる。
。また、接合容ｆ辻に関して見れば、溝部１２内に埋め
込まれた絶縁膜１３を介した静電容気と半導体基板１ノ
と連続する部分での接合容量との和になる。ここで、前
者容量は厚い絶縁膜１３を介しているので十分小さく、
後者客足は接合面積が小さいので十分小さくできる。
このため、接合寄生容Ｍを著しく減少させることができ
、応答！ｒ￥性の高速化をはかり得る。
、応答！ｒ￥性の高速化をはかり得る。
次に、上記構造の半導体装置の製造方法について第２図
（ａ）〜（ｊ）を参照して説明する。
（ａ）〜（ｊ）を参照して説明する。
まず、第２図（ａ）に示す如くＮ型シリコン基板（半導
体基板）１１を漁備し、周知の方法によ＃）基板ＩＪ上
に熱酸化ＩＮ ２１ ｆ：４００ ［Ｘ’） 成長させ
、その後ノクロルシラン（ＳｉＨ２Ｃ４２） トアンモ
ニア（ＮＨ５）ガスを成長ガスとして用いた減圧ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法でシリコン窒化膜２２を１０００〔久〕堆積さ
せる。続いて、シリコン窒化膜２２上にレゾスト２３を
塗布し、周知の方法により露光・現像を行い、素子分離
領域以外にレジスト２３を残す。次いで、第２図（ｂ）
に示す如くレノスト２３をマスクとしてシリコン屋化膜
２２及び熱酸化膜２１ｆ：エツチングする。続いて、Ｃ
Ｆ４ガスを用いた反応性イオンエツチング（ＲＩＥ）法
により、シリコン基板１１を約０，６〔μｍ〕の深さに
選択エツチングして溝部１２を形成する。ここで、溝部
１２″内にはフィールド反転防止のためにリンをＪＯ１
３〔１ｂ〕程度イオン注入しておく。次いで、６００〔
℃〕の熱雰囲気において３ｉ）ｉ４と０２ガスを＞９
人シ、第２図（ｃ）に示す如くＣＶＤ法により全面にＳ
ｉｏ２膜（絶縁膜）１３を約５０００ ［：Ｘ］堆積
させる。
体基板）１１を漁備し、周知の方法によ＃）基板ＩＪ上
に熱酸化ＩＮ ２１ ｆ：４００ ［Ｘ’） 成長させ
、その後ノクロルシラン（ＳｉＨ２Ｃ４２） トアンモ
ニア（ＮＨ５）ガスを成長ガスとして用いた減圧ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法でシリコン窒化膜２２を１０００〔久〕堆積さ
せる。続いて、シリコン窒化膜２２上にレゾスト２３を
塗布し、周知の方法により露光・現像を行い、素子分離
領域以外にレジスト２３を残す。次いで、第２図（ｂ）
に示す如くレノスト２３をマスクとしてシリコン屋化膜
２２及び熱酸化膜２１ｆ：エツチングする。続いて、Ｃ
Ｆ４ガスを用いた反応性イオンエツチング（ＲＩＥ）法
により、シリコン基板１１を約０，６〔μｍ〕の深さに
選択エツチングして溝部１２を形成する。ここで、溝部
１２″内にはフィールド反転防止のためにリンをＪＯ１
３〔１ｂ〕程度イオン注入しておく。次いで、６００〔
℃〕の熱雰囲気において３ｉ）ｉ４と０２ガスを＞９
人シ、第２図（ｃ）に示す如くＣＶＤ法により全面にＳ
ｉｏ２膜（絶縁膜）１３を約５０００ ［：Ｘ］堆積
させる。
さらに、その上にエッチバック用のレゾスト２４を塗布
し表面を平坦化する。次いで、ＣＦ４系の反応性ガスを
用いたＲＩＥ法により真空度３０ 〔＋ｍｎｔｏｒｒ）
程度とし、レジスト２４と５ｉ０２膜１３とのエツチン
グ比が同じとなる条件下でレジスト２４がなくなるまで
エツチングする。とｆＬによ’） ％ ５ｓｏ２膜１３
は基板１１表面より低く埋め込まれることになる。その
後、表面に露出したシリコン窒化膜２２を周知の技術で
除去する。
し表面を平坦化する。次いで、ＣＦ４系の反応性ガスを
用いたＲＩＥ法により真空度３０ 〔＋ｍｎｔｏｒｒ）
程度とし、レジスト２４と５ｉ０２膜１３とのエツチン
グ比が同じとなる条件下でレジスト２４がなくなるまで
エツチングする。とｆＬによ’） ％ ５ｓｏ２膜１３
は基板１１表面より低く埋め込まれることになる。その
後、表面に露出したシリコン窒化膜２２を周知の技術で
除去する。
次に、６００ ［℃］の雰囲気下において５ｉＴ１４系
（Ｄ／ｆスを用い、第２図（ｅ）に示す如く全面に多結
晶シリコン膜（半導体膜）１４を約２０００ ［Ｘ］堆
積させる。さらに、その上にエッチパック用のレジスト
２５を塗布する。次いで、ＣＦ４系のガスを用い７ｃＲ
ＩＥ法により、レノスト２５のエツチングレートが多結
晶シリコン１４Ｔ １４のそれより僅かに速くなる灸件
下で、レジスト２５及び多結晶シリコン膜１４を熱酸化
用・工２ノに達するまでエツチングする。これにょυ、
多結晶シリコン膜１ｊは第２図（ｆ）に示す如く前部１
２内のＳ ｉ０２膜１３上に基板１１表面と面一状に形
成されることになる。その後、ＲＩＥのダメーノ層全除
去する／こめに１０００ ［℃］の熱酸化雰囲気下で５
００〔入〕程度の酸化膜を形成し、ＨＦ系のエツチング
１夜でこれ全１余去する。
（Ｄ／ｆスを用い、第２図（ｅ）に示す如く全面に多結
晶シリコン膜（半導体膜）１４を約２０００ ［Ｘ］堆
積させる。さらに、その上にエッチパック用のレジスト
２５を塗布する。次いで、ＣＦ４系のガスを用い７ｃＲ
ＩＥ法により、レノスト２５のエツチングレートが多結
晶シリコン１４Ｔ １４のそれより僅かに速くなる灸件
下で、レジスト２５及び多結晶シリコン膜１４を熱酸化
用・工２ノに達するまでエツチングする。これにょυ、
多結晶シリコン膜１ｊは第２図（ｆ）に示す如く前部１
２内のＳ ｉ０２膜１３上に基板１１表面と面一状に形
成されることになる。その後、ＲＩＥのダメーノ層全除
去する／こめに１０００ ［℃］の熱酸化雰囲気下で５
００〔入〕程度の酸化膜を形成し、ＨＦ系のエツチング
１夜でこれ全１余去する。
次に、周知のフォトリングラフィ１支術で素子分離用の
レジストパターンを（図示せず）を形成し、これをマス
クとしてｃｃｔ４ガスを主成分とする反応性ガスを用い
たＲＩＥ法によシ多結晶シリコン膜１４を選択的に除去
し、第２図（ｇ）に示す如く素子外耐用のｊｊＩ７２６
を形成する。次いで、９００〜１０００ ［℃］の０は
囲気下で熱酸化し、第２図（ｈ）に示す如く５０〜６０
０ ［Ｘ］程度のダート酸化膜（ダート絶縁膜）１６を
形成する。
レジストパターンを（図示せず）を形成し、これをマス
クとしてｃｃｔ４ガスを主成分とする反応性ガスを用い
たＲＩＥ法によシ多結晶シリコン膜１４を選択的に除去
し、第２図（ｇ）に示す如く素子外耐用のｊｊＩ７２６
を形成する。次いで、９００〜１０００ ［℃］の０は
囲気下で熱酸化し、第２図（ｈ）に示す如く５０〜６０
０ ［Ｘ］程度のダート酸化膜（ダート絶縁膜）１６を
形成する。
続いて、ＣＶＤ法によりゲート酸化膜１６上にケ８−ト
電極用の多結晶シリコン膜１７を形成し、これを周知の
方法によりパターニングしてケゞ−ト電極とする。その
後、？ロンを３ Ｘ １０１５〔１／Ｃｂ 膜１４にＰ壓不純物金品濃度にドープする。次いで、欽
ノζ処理ヲ施し上記多結晶シリコンＩ１１δ１４から基
板１１内に２号？ロンを（負方向に拡散させ、ａｒ、２
図（ｉ）に示す如くソース・ドレイン１５ａ。
電極用の多結晶シリコン膜１７を形成し、これを周知の
方法によりパターニングしてケゞ−ト電極とする。その
後、？ロンを３ Ｘ １０１５〔１／Ｃｂ 膜１４にＰ壓不純物金品濃度にドープする。次いで、欽
ノζ処理ヲ施し上記多結晶シリコンＩ１１δ１４から基
板１１内に２号？ロンを（負方向に拡散させ、ａｒ、２
図（ｉ）に示す如くソース・ドレイン１５ａ。
１５ｂを形成する。
これ以降は、周知の方法によｐ絶縁ｐｚ：４２ｙ及びＡ
７電極２８等を形成することによって、第２図（ｊ）に
示す如（ＭＩＳ型半導体装置が完成することになる。
７電極２８等を形成することによって、第２図（ｊ）に
示す如（ＭＩＳ型半導体装置が完成することになる。
かくして形成された半導体＆敵は、０１１述した如くソ
ース・ドレイン１５ａ、１５ｂをなす拡散層の深さＸｊ
を十分薄くできるので、しきい値’１−１ｆ圧Ｖｔｈ低
下等の短チヤネル効果を抑えることができ、素子の島性
能化・微細化に極めて有効である。さらに、拡散層の接
合寄生容量が小さくなることから、電荷の充放電による
信号の伝搬遅延が小さくなり応答特性の晶速化をはかり
得る。才だ、隣接する米子間の分離、っ甘り拡散層同士
の分にトラリングラフィ技術で達成可能な最少幅で実現
できるので、素子外１・ｉｌｔに吸する １ｒ７ＩＩ積
ｆ：著しく低減することができる。これにょシ、集積回
路の晶’４＋笛度化・犬存り１化が一層容易となった。
ース・ドレイン１５ａ、１５ｂをなす拡散層の深さＸｊ
を十分薄くできるので、しきい値’１−１ｆ圧Ｖｔｈ低
下等の短チヤネル効果を抑えることができ、素子の島性
能化・微細化に極めて有効である。さらに、拡散層の接
合寄生容量が小さくなることから、電荷の充放電による
信号の伝搬遅延が小さくなり応答特性の晶速化をはかり
得る。才だ、隣接する米子間の分離、っ甘り拡散層同士
の分にトラリングラフィ技術で達成可能な最少幅で実現
できるので、素子外１・ｉｌｔに吸する １ｒ７ＩＩ積
ｆ：著しく低減することができる。これにょシ、集積回
路の晶’４＋笛度化・犬存り１化が一層容易となった。
なお、本発明は上述した実施例に限定さ）Ｌるものでは
ない。例えば、前記溝部内に形ｆｉｚする半導体膜は多
ｒ１′４晶シリコン膜に限カニ：さｉＬるものではなく
、前記第２ ｔｒｉ （ｃ）に示した状態でシリコン基
板とつながる部分を種として該ｌＩＬ′：、を小結晶化
させることもできる。さらに、ＣＶＤ法による多結晶シ
リコン膜に限らず、エピタキシャル成長させた＋４Ｌ結
晶シリコンｌｉｕ ｆｆ：用いることも可能である。ま
た、素子分離手段としてンま、半導体膜の選択エツチン
グに限らず、上ハ己エツチングすべき部分を選択酸化す
るようにしてもよい。
ない。例えば、前記溝部内に形ｆｉｚする半導体膜は多
ｒ１′４晶シリコン膜に限カニ：さｉＬるものではなく
、前記第２ ｔｒｉ （ｃ）に示した状態でシリコン基
板とつながる部分を種として該ｌＩＬ′：、を小結晶化
させることもできる。さらに、ＣＶＤ法による多結晶シ
リコン膜に限らず、エピタキシャル成長させた＋４Ｌ結
晶シリコンｌｉｕ ｆｆ：用いることも可能である。ま
た、素子分離手段としてンま、半導体膜の選択エツチン
グに限らず、上ハ己エツチングすべき部分を選択酸化す
るようにしてもよい。
また、第３図に示す如く半導体膜上にタングステン等の
高融点金属膜を形成し、コンタクト抵抗の低減をはかる
ことも可能である。その他、本発明の要旨を逸脱しない
範囲で、神々変形して実施することができる。
高融点金属膜を形成し、コンタクト抵抗の低減をはかる
ことも可能である。その他、本発明の要旨を逸脱しない
範囲で、神々変形して実施することができる。
第１図は本発明の一実施例に係わるＭＩＳ型学導体装ｆ
？の概略構成を示す断面図、第２図（ａ）〜（Ｊ）は上
記装置の製造工程を示す断面図、第３図は変形例を説明
するだめの断面図である。 １１・・・Ｎ型シリコン基板（半ＭＸ体基板）、１２・
・・溝部、１３・・・ＣＶＤ−８ｉ０２１ご↓（絶縁膜
）、１４・・・多結晶シリコン膜（半々ｊ体膜）、１５
ａ、１５ｂ・・・ソース・ドレイン、１６・・・ケ゛
）９化膜（ダート絶縁膜） 、１７・・・多結晶シリコ
ンＩｊｌ；３ （り−Ｆ ’ｌ’ｊｊ極）、２ノ・・・
熱酸化膜、２２・・・シリコン′：？゛化膜、２３．２
４，２５・・・レジスト、２６・・・ツ；ら予分離用溝
、２７・・・絶縁膜、２８・・・Ａｔ４シｊ極。 出願人代理人 弁理士 鈴 江 武 彦第２図 第２図 第２図 ｊｌｉｌｌｌｌｌｌｌＪＪ ４ ３ 第３図
？の概略構成を示す断面図、第２図（ａ）〜（Ｊ）は上
記装置の製造工程を示す断面図、第３図は変形例を説明
するだめの断面図である。 １１・・・Ｎ型シリコン基板（半ＭＸ体基板）、１２・
・・溝部、１３・・・ＣＶＤ−８ｉ０２１ご↓（絶縁膜
）、１４・・・多結晶シリコン膜（半々ｊ体膜）、１５
ａ、１５ｂ・・・ソース・ドレイン、１６・・・ケ゛
）９化膜（ダート絶縁膜） 、１７・・・多結晶シリコ
ンＩｊｌ；３ （り−Ｆ ’ｌ’ｊｊ極）、２ノ・・・
熱酸化膜、２２・・・シリコン′：？゛化膜、２３．２
４，２５・・・レジスト、２６・・・ツ；ら予分離用溝
、２７・・・絶縁膜、２８・・・Ａｔ４シｊ極。 出願人代理人 弁理士 鈴 江 武 彦第２図 第２図 第２図 ｊｌｉｌｌｌｌｌｌｌＪＪ ４ ３ 第３図
Claims (5)
- （１）半導体基板と、この基板の表面側に相互に離間し
て設けられた溝部と、これらの溝部内に上記基板表面を
越えないように埋め込まれた絶縁膜と、上記溝部内の絶
縁股上に前記基板表面と同じ高さとなるように埋め込ま
れ、かつ不純物が高濃度にドープされた半導体膜と、こ
の半導体膜から前記基板内に不純物？：横方向に拡散し
て形成されたソース・ドレインと、０１１記心部間の基
板表面上にダート絶縁１漠を介して設けられたデート電
極とを具備してなることを特徴とするＭｉｓ型半導体装
置。 - （２） 前記半導体ｊ換は、２０００ （ｚ）以下の厚
さに形成されたものであること全特徴とする特許請求の
範囲第１項記載のＭＩＳ型半導体装置。 - （３）前記半導体膜は、その上に該膜よシ低抵抗の膜が
被着されるものであり、この低抵抗膜は引出し電（返と
して用いられるものであることを特徴とする特許請求の
範囲εｉ’ｙ １ ：ｊ’１．Ｉ記１戊のＭＩｓ型半導
体装置。 - （４）半導体基板の表面側をｊバ択的にエツチングして
相互に離間した溝部を形成する工程と、これらの溝部内
に絶縁膜を埋め込み、かつ該絶縁膜上面を上記基板表面
よシ低く形成する工程と、次いで前記溝部内に浄結晶若
しくは多結晶の半導体膜を埋め込み、かつ半ｌび体膜の
上１ｉを前記基板表面と而−状に形成する工程と、次い
で前記溝部間の基板表面上にケ゛−ト絶ｘｌ＊ Ｉ摸を
介してダート電極を形成する工」Ｎと、次いで前記半勇
・体膜に不純物を高濃度に１゛−ゾするエイｆＩ′と、
しかるのち熱処理を行い上記半導体膜から１）１１記基
板内に不純物′ｆ：横方向拡欣Ｌ７てソース・ドレイン
を形成する工程と全県（１ｉｉｉ したことｔ 脣ｒｉ
ｇ’＋とするＭＩＳ型半型半体４体装置造方法。 - （５） 前記溝部を形成する工程として、１３ｆｌｔ話
基板上に少なくとも一層の半導体酸化膜及びレジスＨ摸
を形成し、これらの多層膜をバターニングしたのち、該
多層膜をマスクとして上記基板をエツチングするように
したことを特徴とする特許請求の範囲第４項記載のＭＩ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3951284A JPH0624247B2 (ja) | 1984-03-01 | 1984-03-01 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3951284A JPH0624247B2 (ja) | 1984-03-01 | 1984-03-01 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183773A true JPS60183773A (ja) | 1985-09-19 |
| JPH0624247B2 JPH0624247B2 (ja) | 1994-03-30 |
Family
ID=12555089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3951284A Expired - Lifetime JPH0624247B2 (ja) | 1984-03-01 | 1984-03-01 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624247B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165367A (ja) * | 1986-01-16 | 1987-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| EP0669656A2 (en) * | 1994-02-25 | 1995-08-30 | Matsushita Electric Industrial Co., Ltd. | Source/drain of MISFET in semiconductor device and method of manufacturing the same |
-
1984
- 1984-03-01 JP JP3951284A patent/JPH0624247B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165367A (ja) * | 1986-01-16 | 1987-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| EP0669656A2 (en) * | 1994-02-25 | 1995-08-30 | Matsushita Electric Industrial Co., Ltd. | Source/drain of MISFET in semiconductor device and method of manufacturing the same |
| EP0669656A3 (en) * | 1994-02-25 | 1996-02-28 | Matsushita Electric Ind Co Ltd | Source / drain of MISFET in a semiconductor device and manufacturing method. |
| US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0624247B2 (ja) | 1994-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |