JPS61271854A - 半導体素子分離構造及びその製造方法 - Google Patents
半導体素子分離構造及びその製造方法Info
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- JPS61271854A JPS61271854A JP11351485A JP11351485A JPS61271854A JP S61271854 A JPS61271854 A JP S61271854A JP 11351485 A JP11351485 A JP 11351485A JP 11351485 A JP11351485 A JP 11351485A JP S61271854 A JPS61271854 A JP S61271854A
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- Japan
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- groove
- substrate
- insulating film
- wall
- semiconductor substrate
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子分離構造とその製造方法に関する。
トランジスタなどの能動デバイスの微細化と共に、分離
領域の微細化は、高性能ＵＬＳＩを実現する上で必須で
あ冬、一般に５ｉＬＳＩではいわゆるｋＣＯ８法が広く
使われているが、分離巾を１〜２部以下にするのは困難
である。そこでみぞ（トレンチ）分離法あるいはその変
形が広く使われる様になって来た。みぞ分離法は、分離
巾をＬＯＣＯ８Ｋ比べて小さくできるが、みぞ側壁に沿
りｈｖ−り電流が多いという欠点があり、特にＭＯＳ
ＬＳＩではこれが重大な問題となるその理由は２つ考え
られる。
領域の微細化は、高性能ＵＬＳＩを実現する上で必須で
あ冬、一般に５ｉＬＳＩではいわゆるｋＣＯ８法が広く
使われているが、分離巾を１〜２部以下にするのは困難
である。そこでみぞ（トレンチ）分離法あるいはその変
形が広く使われる様になって来た。みぞ分離法は、分離
巾をＬＯＣＯ８Ｋ比べて小さくできるが、みぞ側壁に沿
りｈｖ−り電流が多いという欠点があり、特にＭＯＳ
ＬＳＩではこれが重大な問題となるその理由は２つ考え
られる。
第１は側壁の８１０１には、いわゆる正の固定チャージ
が存在しやすく、ｐ型半導体では側壁に弱反転層が形成
されやすいことである（第３図参照）。
が存在しやすく、ｐ型半導体では側壁に弱反転層が形成
されやすいことである（第３図参照）。
第２は第４図に示すごとく二次元効果によって、みぞ側
壁近くＯ８１表面電位が上昇（ＮチャネルＭＯ８ＦＥＴ
の場合）してしまい、チャネルがみ上側壁に沿って形成
されやすいことである。第３図。
壁近くＯ８１表面電位が上昇（ＮチャネルＭＯ８ＦＥＴ
の場合）してしまい、チャネルがみ上側壁に沿って形成
されやすいことである。第３図。
第４図において、３１はｐ型Ｓｌ基板、３２は埋め込み
８１０ｓ、３３はゲートポリシリコン、３４はゲート絶
縁膜、邸は５１０１中の正電荷、箕はＳｉ中に誘起され
た電子、３７はゲートからシリコン基板へ向かう電気力
線である。
８１０ｓ、３３はゲートポリシリコン、３４はゲート絶
縁膜、邸は５１０１中の正電荷、箕はＳｉ中に誘起され
た電子、３７はゲートからシリコン基板へ向かう電気力
線である。
そこで上記欠点を解消するため、第５図に示すごとく、
みぞに絶縁材料を埋める前に、チャネルストッパーとな
る不純物を熱拡散でみぞの内側よシ導入する方法が考え
られる。すなわち、みぞ側壁に沿って不純物濃度を上げ
れば、前記の２つの原因に対してこれを抑制することが
できる・第５図中羽に高濃度ｐｍ領域を示している。第
３図。
みぞに絶縁材料を埋める前に、チャネルストッパーとな
る不純物を熱拡散でみぞの内側よシ導入する方法が考え
られる。すなわち、みぞ側壁に沿って不純物濃度を上げ
れば、前記の２つの原因に対してこれを抑制することが
できる・第５図中羽に高濃度ｐｍ領域を示している。第
３図。
第４図と同一構成部分は同一番号で示しである。
しかしながら、上記構成によるときにも不純物濃度の高
い領域がチャネル部に侵入するため、実効的には分離領
域が広くなって、みぞ分離法の特徴が生かせないという
欠点があった。
い領域がチャネル部に侵入するため、実効的には分離領
域が広くなって、みぞ分離法の特徴が生かせないという
欠点があった。
本発明の目的は、みぞ分離法を使いながら、みぞａｍに
沿ったリーク電流が充分小さく、かつ実効的な分離領域
がみぞ部分のみに収まっている素子分離構造及びこの様
な構造を容易に製造し得る製造方法を提供することにあ
る。
沿ったリーク電流が充分小さく、かつ実効的な分離領域
がみぞ部分のみに収まっている素子分離構造及びこの様
な構造を容易に製造し得る製造方法を提供することにあ
る。
本発明の半導体素子分離構造は、半導体基板に、絶縁材
料が埋め込まれたみそを有し、該みぞＯ内側壁にゲート
絶縁膜程度の薄い絶縁膜をはさんで、高伝導性の材料に
よる層を備えたことを特徴としている。
料が埋め込まれたみそを有し、該みぞＯ内側壁にゲート
絶縁膜程度の薄い絶縁膜をはさんで、高伝導性の材料に
よる層を備えたことを特徴としている。
本発明の製造方法は、半導体基板にスパッタエツチング
等によりみそを堀り九あと、薄い絶縁膜をみぞの内壁及
び底面全体に成長させ、次に高融点金属あるいは高濃度
ポリシリコン等、高伝導度を有する材料をＧつ法によシ
半導体基板全面に付着させ、スパッタエツチング法によ
ｐみぞの内壁にのみこの高伝導材料を残し、次に５ｉｏ
１などの絶縁材料をＱ■法によりみぞの中に埋め込むこ
とを特徴としている。゛ 〔作用・原理〕 次に本発明の詳細な説明する。第１図は本発明の典型的
な構造である拳この構造に於いて高融点金属３は、半導
体基板ｌがｐ型の時は基板電位に対して負、３１Ｍの時
は正にバイアスしておく、こ於いても、表面電位は充分
小さな値に保つことができ、通常の活性領域に於けるＭ
ＯＳ ＦＥＴの閾電圧よりも高い閾電圧となる。
等によりみそを堀り九あと、薄い絶縁膜をみぞの内壁及
び底面全体に成長させ、次に高融点金属あるいは高濃度
ポリシリコン等、高伝導度を有する材料をＧつ法によシ
半導体基板全面に付着させ、スパッタエツチング法によ
ｐみぞの内壁にのみこの高伝導材料を残し、次に５ｉｏ
１などの絶縁材料をＱ■法によりみぞの中に埋め込むこ
とを特徴としている。゛ 〔作用・原理〕 次に本発明の詳細な説明する。第１図は本発明の典型的
な構造である拳この構造に於いて高融点金属３は、半導
体基板ｌがｐ型の時は基板電位に対して負、３１Ｍの時
は正にバイアスしておく、こ於いても、表面電位は充分
小さな値に保つことができ、通常の活性領域に於けるＭ
ＯＳ ＦＥＴの閾電圧よりも高い閾電圧となる。
従って、従来構造で見られるみぞ側壁に沿ったソース・
ドレイン間のリーク電流は完全に消去されることになる
。さらに蓄積層５の厚みは九かだか１００人程程度ので
、トランジスタを形成すべき領域がせばめられるという
こともない。
ドレイン間のリーク電流は完全に消去されることになる
。さらに蓄積層５の厚みは九かだか１００人程程度ので
、トランジスタを形成すべき領域がせばめられるという
こともない。
次に本発明の典型的な一実施例につき、第２図（−〜（
・）゛の一連の工程図を用いて説明する。以下の説明で
は説明の便宜上Ｎチャネル型ＭＯ８ＦＥＴを仮定するが
、ＰチャネルｙｊＤＳＦＥＴでも取り扱う不純物の種類
が異なるだけで全く同様であり、これも轟然本発明に含
まれる。
・）゛の一連の工程図を用いて説明する。以下の説明で
は説明の便宜上Ｎチャネル型ＭＯ８ＦＥＴを仮定するが
、ＰチャネルｙｊＤＳＦＥＴでも取り扱う不純物の種類
が異なるだけで全く同様であり、これも轟然本発明に含
まれる。
第２図（→において、ｐ型基板シリコン１１ニスバッタ
エツチング法により巾１．５μｍ、深さ３趨の分離領域
となるべきみぞｈを掘り、その後熱酸化膜１２を約４０
０人成長させた後、タングステン膜１３をＧつ法により
約１０００λ成長させる・次に、ｗｃｚ図（ｂ）に示す
ようＫ、スパッタエツチングによシ基板表面及びみぞ底
部のタングステンｊ１１３を取シ除き、その後酸化膜１
２も残ったタングステン膜をマスクとして取り除く、タ
ングステン膜をエツチングするとき、膜が丁度エッチオ
フしたあと、さらに１０００Ａ程度のエツチング量に対
応する時間だけエツチングを継続する。この結果、側壁
に付着しているタングステン膜の頭部を基板表面より約
５００人下った位置に、設定することができる・第２図
（ｅ）はＣＶＤ ８ｉ０．膜を約５００人堆積シ、レジ
ストを塗布し、その後バックエツチングにヨり８１表面
を出したところである。この結果、みその中には５ｉｏ
ｔ膜１４が埋め込まれる。
エツチング法により巾１．５μｍ、深さ３趨の分離領域
となるべきみぞｈを掘り、その後熱酸化膜１２を約４０
０人成長させた後、タングステン膜１３をＧつ法により
約１０００λ成長させる・次に、ｗｃｚ図（ｂ）に示す
ようＫ、スパッタエツチングによシ基板表面及びみぞ底
部のタングステンｊ１１３を取シ除き、その後酸化膜１
２も残ったタングステン膜をマスクとして取り除く、タ
ングステン膜をエツチングするとき、膜が丁度エッチオ
フしたあと、さらに１０００Ａ程度のエツチング量に対
応する時間だけエツチングを継続する。この結果、側壁
に付着しているタングステン膜の頭部を基板表面より約
５００人下った位置に、設定することができる・第２図
（ｅ）はＣＶＤ ８ｉ０．膜を約５００人堆積シ、レジ
ストを塗布し、その後バックエツチングにヨり８１表面
を出したところである。この結果、みその中には５ｉｏ
ｔ膜１４が埋め込まれる。
第２図（ｄ）において、むき出しになった基板表面を熱
酸化し、約４００人の酸化Ｊｌ［１５を成長させる。
酸化し、約４００人の酸化Ｊｌ［１５を成長させる。
この熱酸化膜１５はゲート絶縁膜に用いる。
次いで、第２図（ｅ）のようにゲートポリシリコン１６
を形成したあと、ＣＶＤ ＳＩＯ，膜１７ ｉ ５００
０人堆積すせて本発明の素子分離構造を得る。
を形成したあと、ＣＶＤ ＳＩＯ，膜１７ ｉ ５００
０人堆積すせて本発明の素子分離構造を得る。
以上の説明では、説明の便宜上典型的でしかも簡便な一
実施例についてのみ述べて来たが、本発明はこの様な実
施例についてのみ限定されるものではない０例えば、タ
ングステン膜１３のかわりに他のいかなる高融点金属で
も良く、又高濃度のポリシリコンであってもかまわない
、？：、の様な変形も当然本発明に含まれるψ 〔発明の効果〕 本発明の構造によれば、みそ中に埋め込まれたタングス
テン膜を負電位にセットすることで（分離のためのみそ
は同一チップ内で互いに連結されているので、チップ上
のどこか１点でこのタングステン膜にコンタクトを取れ
ば良い）キャリアの蓄積層を形成し、みぞ外側の電位を
ほぼ基板電位に固定できる。この丸め、みぞ外側壁に沿
ったチャネル性のリーク電流を完全に消去することがで
きる。又キャリアの蓄積層は、たかだか１００λの厚み
なので本来の活性領域を減少させることもない、又、素
子分離に通常必要なチャネルストッパーとしての不純物
の導入も必要ない、これは先の蓄積層が、みぞ分離領域
を越える様な素子間のリーク電流をも当然阻止するから
である。さらにみぞの中はほとんど絶縁体で埋められて
いるので、この上をいかなる配線が通過しても、これに
よる寄生容量はほとんど発生しない。
実施例についてのみ述べて来たが、本発明はこの様な実
施例についてのみ限定されるものではない０例えば、タ
ングステン膜１３のかわりに他のいかなる高融点金属で
も良く、又高濃度のポリシリコンであってもかまわない
、？：、の様な変形も当然本発明に含まれるψ 〔発明の効果〕 本発明の構造によれば、みそ中に埋め込まれたタングス
テン膜を負電位にセットすることで（分離のためのみそ
は同一チップ内で互いに連結されているので、チップ上
のどこか１点でこのタングステン膜にコンタクトを取れ
ば良い）キャリアの蓄積層を形成し、みぞ外側の電位を
ほぼ基板電位に固定できる。この丸め、みぞ外側壁に沿
ったチャネル性のリーク電流を完全に消去することがで
きる。又キャリアの蓄積層は、たかだか１００λの厚み
なので本来の活性領域を減少させることもない、又、素
子分離に通常必要なチャネルストッパーとしての不純物
の導入も必要ない、これは先の蓄積層が、みぞ分離領域
を越える様な素子間のリーク電流をも当然阻止するから
である。さらにみぞの中はほとんど絶縁体で埋められて
いるので、この上をいかなる配線が通過しても、これに
よる寄生容量はほとんど発生しない。
また、本発明の製造方法によれば、タングステンをみそ
の内ｉｉｍだけに付着させることができ、さらに、タン
グステン膜の頂部位置を活性層の５ｉ−８ｌＯ言界面に
合わせることが容易であり、平坦なトポグラフィ−を保
ったｔま本発明の構造が実現できる。
の内ｉｉｍだけに付着させることができ、さらに、タン
グステン膜の頂部位置を活性層の５ｉ−８ｌＯ言界面に
合わせることが容易であり、平坦なトポグラフィ−を保
ったｔま本発明の構造が実現できる。
第１図は本発明の分離構造の断面図、第２図（α）〜（
ｅ）は本発明の典型的実施例につきその製造工程順に示
す断面図、第３図〜第５図は従来構造とその問題点を説
明するための断面図である。 ｌ・・・牛導体基板 ２・・・絶縁膜３・・・高
融点金属 ４・・・ゲートポリシリコン５・・・
キャリア蓄積層 ６・・・絶縁層１１・・・ｐ型Ｓ１
基板 １２・・・熱酸化膜（絶縁Ｍ）１３ ”・
ＣＶＤ ｆｉ ７グステン膜 １４− ＣＶＤ ５ｉ
ｎｓ１５・・・熱酸化膜（絶縁膜）１６・・・ゲートポ
リシリコン１７− ＣｖＤ８１０！膜 特許出願人 日本電気株式会社 篤１図 第２図
ｅ）は本発明の典型的実施例につきその製造工程順に示
す断面図、第３図〜第５図は従来構造とその問題点を説
明するための断面図である。 ｌ・・・牛導体基板 ２・・・絶縁膜３・・・高
融点金属 ４・・・ゲートポリシリコン５・・・
キャリア蓄積層 ６・・・絶縁層１１・・・ｐ型Ｓ１
基板 １２・・・熱酸化膜（絶縁Ｍ）１３ ”・
ＣＶＤ ｆｉ ７グステン膜 １４− ＣＶＤ ５ｉ
ｎｓ１５・・・熱酸化膜（絶縁膜）１６・・・ゲートポ
リシリコン１７− ＣｖＤ８１０！膜 特許出願人 日本電気株式会社 篤１図 第２図
Claims (2)
- （１）半導体基板に、絶縁材料が埋め込まれたみぞを有
し、該みぞの内側壁に、ゲート絶縁膜程度の薄い絶縁層
をはさんで、高伝導性材料による層を備えたことを特徴
とする半導体素子分離構造。 - （２）半導体基板にスパッタエッチング等によりみぞを
堀つたあと、薄い絶縁膜をみぞの内壁及び底面全体に成
長させ、次に高融点金属あるいは高濃度ポリシリコン等
の高伝導度を有する材料をＣＶＤ法により半導体基板全
面に付着させ、スパッタエッチング法により、みぞの内
壁にのみこの高伝導材料を残し、次にＳｉＯ＿２等の絶
縁材料をＣＶＤ法によりみぞの中に埋め込むことを特徴
とする半導体素子分離構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11351485A JPS61271854A (ja) | 1985-05-27 | 1985-05-27 | 半導体素子分離構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11351485A JPS61271854A (ja) | 1985-05-27 | 1985-05-27 | 半導体素子分離構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271854A true JPS61271854A (ja) | 1986-12-02 |
Family
ID=14614265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11351485A Pending JPS61271854A (ja) | 1985-05-27 | 1985-05-27 | 半導体素子分離構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271854A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0366145A (ja) * | 1989-07-28 | 1991-03-20 | American Teleph & Telegr Co <Att> | 半導体装置 |
| JPH04151851A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体装置 |
| US6396113B1 (en) | 1999-11-19 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Active trench isolation structure to prevent punch-through and junction leakage |
| JP2005032997A (ja) * | 2003-07-14 | 2005-02-03 | Fujitsu Ltd | シャロートレンチ分離構造を有する半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144983A (en) * | 1976-05-28 | 1977-12-02 | Hitachi Ltd | Semiconductor device |
| JPS59119740A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-05-27 JP JP11351485A patent/JPS61271854A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144983A (en) * | 1976-05-28 | 1977-12-02 | Hitachi Ltd | Semiconductor device |
| JPS59119740A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0366145A (ja) * | 1989-07-28 | 1991-03-20 | American Teleph & Telegr Co <Att> | 半導体装置 |
| JPH04151851A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体装置 |
| US6396113B1 (en) | 1999-11-19 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Active trench isolation structure to prevent punch-through and junction leakage |
| JP2005032997A (ja) * | 2003-07-14 | 2005-02-03 | Fujitsu Ltd | シャロートレンチ分離構造を有する半導体装置の製造方法 |
| JP4532857B2 (ja) * | 2003-07-14 | 2010-08-25 | 富士通セミコンダクター株式会社 | シャロートレンチ分離構造を有する半導体装置の製造方法 |
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