JPH01186645A - 半導体素子分離構造及びその製造方法 - Google Patents
半導体素子分離構造及びその製造方法Info
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- JPH01186645A JPH01186645A JP718288A JP718288A JPH01186645A JP H01186645 A JPH01186645 A JP H01186645A JP 718288 A JP718288 A JP 718288A JP 718288 A JP718288 A JP 718288A JP H01186645 A JPH01186645 A JP H01186645A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子分離構造とその製造方法に関する。
トランジスタなどの能動デバイスの微細化と共に分離領
域の微細化は高性能ＵＬＳＩを実現する上で必須である
。一般に５ｉＬＳＩではＬＯＧＯＳ法が広く使われてい
るが、分離幅を１〜２μ以下にするのは困難である。そ
こで溝（トレンチ）分離法或いはその変形が広く使われ
るようになってきた。溝分離法によれば、分離幅をＬＯ
ＧＯＳに比べ小さくできるが、溝側壁に沿ったリーク電
流が多いという欠点があり、特にＭＯ３ＬＳＩではこれ
が重大な問題となる。その理由は２つ考えられる。
域の微細化は高性能ＵＬＳＩを実現する上で必須である
。一般に５ｉＬＳＩではＬＯＧＯＳ法が広く使われてい
るが、分離幅を１〜２μ以下にするのは困難である。そ
こで溝（トレンチ）分離法或いはその変形が広く使われ
るようになってきた。溝分離法によれば、分離幅をＬＯ
ＧＯＳに比べ小さくできるが、溝側壁に沿ったリーク電
流が多いという欠点があり、特にＭＯ３ＬＳＩではこれ
が重大な問題となる。その理由は２つ考えられる。
第１は側壁のＳｉＯ□にはいわゆる正の固定チャージが
存在しやすく、Ｐ型基板では側壁に弱反転層が形成され
やすいことである（第３図参照）。第２は第４図に示す
ごとく、２次元効果によって溝側壁近くのＳｉ表面電位
が上昇してしまい、チャネルが溝側壁に沿って形成され
やすいことである。第３図、第４図において、３１はＰ
型Ｓｉ基板、３２は埋め込みＳｉｎ、、３３はゲートポ
リシリコン、３４はゲート絶縁膜、３５は５ｉｎ２中の
正電荷、３６はＳｉ中に誘起された電子、３７はゲート
からシリコン基板へ向かう電気力線である。
存在しやすく、Ｐ型基板では側壁に弱反転層が形成され
やすいことである（第３図参照）。第２は第４図に示す
ごとく、２次元効果によって溝側壁近くのＳｉ表面電位
が上昇してしまい、チャネルが溝側壁に沿って形成され
やすいことである。第３図、第４図において、３１はＰ
型Ｓｉ基板、３２は埋め込みＳｉｎ、、３３はゲートポ
リシリコン、３４はゲート絶縁膜、３５は５ｉｎ２中の
正電荷、３６はＳｉ中に誘起された電子、３７はゲート
からシリコン基板へ向かう電気力線である。
そこで上記欠点を解消するため、第５図に示すごとく、
溝に絶縁材料としてのＳｉＯ□を埋める前にチャネルス
トッパーとなる不純物をイオン注入や熱拡散で溝の内側
より導入する方法が考えられる。
溝に絶縁材料としてのＳｉＯ□を埋める前にチャネルス
トッパーとなる不純物をイオン注入や熱拡散で溝の内側
より導入する方法が考えられる。
すなわち溝側壁に沿って不純物濃度を上げれば前記２つ
の原因に対してこれを抑制することができる。第５図中
、３８は高濃度Ｐ型領域を示している。
の原因に対してこれを抑制することができる。第５図中
、３８は高濃度Ｐ型領域を示している。
しかしながら上記構成によるときにも、不純物濃度の高
い領域がチャネル部に侵入するため、実効的には分離領
域が広くなって溝分離法の特徴が生かせないという欠点
があった。
い領域がチャネル部に侵入するため、実効的には分離領
域が広くなって溝分離法の特徴が生かせないという欠点
があった。
本発明の目的は溝分離法を用いながら、溝側壁に沿った
リーク電流が充分に小さく、かつ実効的な分離領域が溝
部分のみに収まっている素子分離構造及びこのような構
造を容易に製造し得る製造方法を提供することにある。
リーク電流が充分に小さく、かつ実効的な分離領域が溝
部分のみに収まっている素子分離構造及びこのような構
造を容易に製造し得る製造方法を提供することにある。
本発明の半導体素子分離構造は半導体基板に、その側壁
がゲート酸化膜程度の厚い酸化膜で覆われた溝を有し、
該溝中に、基板と同タイプの導電型の不純物を有し、溝
の底部において基板と電気的に接続され、かつ少なくと
もその表面の不純物濃度がソース・ドレイン程度に高い
半導体を有することを特徴としている。
がゲート酸化膜程度の厚い酸化膜で覆われた溝を有し、
該溝中に、基板と同タイプの導電型の不純物を有し、溝
の底部において基板と電気的に接続され、かつ少なくと
もその表面の不純物濃度がソース・ドレイン程度に高い
半導体を有することを特徴としている。
本発明の製造方法は半導体基板にスパッタエツチング等
により溝を形成した後、薄い絶縁膜を溝の内壁及び底面
全体に成長させ、次にスパッタエツチングにより底面の
絶縁膜を除去し１選択的エピタキシャル法により基板と
同じ導電型の不純物を多量に含んだ半導体を溝内に成長
させ、該溝内を前記半導体で埋めつくすことを特徴とし
ている。
により溝を形成した後、薄い絶縁膜を溝の内壁及び底面
全体に成長させ、次にスパッタエツチングにより底面の
絶縁膜を除去し１選択的エピタキシャル法により基板と
同じ導電型の不純物を多量に含んだ半導体を溝内に成長
させ、該溝内を前記半導体で埋めつくすことを特徴とし
ている。
次に本発明の詳細な説明する。第１図は本発明の典型的
な構造である。半導体基板１の溝の側壁は酸化膜３で覆
われ、溝中に埋め込まれた半導体４は高濃度のＰ型であ
り、しかもこれは基板１と同電位である。従って溝のす
ぐ外側の半導体の電位は強制的に埋め込まれた半導体４
の電位に固定される。すなわち、溝外側の表面に近いＭ
ＯＳＦＥＴとしての活性領域においても電位は充分低く
保たれ、通常のチャネルが形成される部分よりも高い閾
電圧となる。図中５はゲート酸化膜、６はゲート電極を
示している。従って従来構造に見られる溝側壁に沿った
ソース・ドレイン間のリーク電流はほぼ完全に消去され
ることになる。
な構造である。半導体基板１の溝の側壁は酸化膜３で覆
われ、溝中に埋め込まれた半導体４は高濃度のＰ型であ
り、しかもこれは基板１と同電位である。従って溝のす
ぐ外側の半導体の電位は強制的に埋め込まれた半導体４
の電位に固定される。すなわち、溝外側の表面に近いＭ
ＯＳＦＥＴとしての活性領域においても電位は充分低く
保たれ、通常のチャネルが形成される部分よりも高い閾
電圧となる。図中５はゲート酸化膜、６はゲート電極を
示している。従って従来構造に見られる溝側壁に沿った
ソース・ドレイン間のリーク電流はほぼ完全に消去され
ることになる。
次に本発明の典型的な一実施例につき第２図（ａ）。
（ｂ）に示す工程図を用いて説明する。以下の説明では
説明の便宜上Ｎチャネル型ＭＯ３ＦＥＴを仮定するが、
ＰチャネルＭＯ３ＦＥＴでも取扱う不純物の種類が異な
るだけで全＜向様であり、これも当然本発明に含まれる
。
説明の便宜上Ｎチャネル型ＭＯ３ＦＥＴを仮定するが、
ＰチャネルＭＯ３ＦＥＴでも取扱う不純物の種類が異な
るだけで全＜向様であり、これも当然本発明に含まれる
。
第２図（ａ）は半導体基板１としてＰ型シリコンの一部
をろバッタエ、ｒｌにより分離領域となる溝２を堀り、
次に約１００人の酸化膜を熱酸化法により基板表面、溝
側壁及び溝底につけた後、スパッタエツチング法により
溝側壁に酸化膜１３のみを残してこれを取り除いたとこ
ろである。なお溝の深さはＬ５／Ｉｍ、溝の幅は０．２
５．である０次に選択エピタキシャル法により、高不純
物半導体４として高濃度のボロンを含むＳ１単結晶を成
長させ、溝を完全に埋め込む、このＳｉ単結晶の溝底部
は基板１と接続される０次いで第１図のようにゲート酸
化膜５を１００人成長させた後、ゲート電極６としてゲ
ートポリシリコンを形成すれば本発明の素子分離構造が
得られる。
をろバッタエ、ｒｌにより分離領域となる溝２を堀り、
次に約１００人の酸化膜を熱酸化法により基板表面、溝
側壁及び溝底につけた後、スパッタエツチング法により
溝側壁に酸化膜１３のみを残してこれを取り除いたとこ
ろである。なお溝の深さはＬ５／Ｉｍ、溝の幅は０．２
５．である０次に選択エピタキシャル法により、高不純
物半導体４として高濃度のボロンを含むＳ１単結晶を成
長させ、溝を完全に埋め込む、このＳｉ単結晶の溝底部
は基板１と接続される０次いで第１図のようにゲート酸
化膜５を１００人成長させた後、ゲート電極６としてゲ
ートポリシリコンを形成すれば本発明の素子分離構造が
得られる。
本発明の構造によれば溝中に埋め込まれた高濃度Ｐ型シ
リコンは基板と接続されているために、溝の外側の電位
をほぼ基板の電位に固定することかで°きる。このため
、溝外側壁に沿ったチャネル性のり−ク電構をほぼ完全
に消去することができる。また、従来構造のようなボロ
ンのチャネルストッパー゛を必要としなＸｆ）で、本来
の活性領域を減少させることもない。
リコンは基板と接続されているために、溝の外側の電位
をほぼ基板の電位に固定することかで°きる。このため
、溝外側壁に沿ったチャネル性のり−ク電構をほぼ完全
に消去することができる。また、従来構造のようなボロ
ンのチャネルストッパー゛を必要としなＸｆ）で、本来
の活性領域を減少させることもない。
本発明の製造方法によれば、溝のアスペクト比が高い場
合でも高濃度のシリコンを溝の中に均一に埋め込むこと
が可能であり、極微細な分離構造を容易に実現すること
ができる。
合でも高濃度のシリコンを溝の中に均一に埋め込むこと
が可能であり、極微細な分離構造を容易に実現すること
ができる。
第１図は本発明の分離構造の断面図、第２図（ａ）。
（ｂ）は本発明の典型的実施例につきその製造工程を工
程順に示す断面図、第３図〜第５図は従来構造とその問
題点を説明するための断面図である。 １・・・半導体基板 ３・・・側壁酸化膜４・・
・埋め込み高不純物濃度半導体 ５・・・ゲート酸化膜 ６・・・ゲート電極１２
・・・溝
程順に示す断面図、第３図〜第５図は従来構造とその問
題点を説明するための断面図である。 １・・・半導体基板 ３・・・側壁酸化膜４・・
・埋め込み高不純物濃度半導体 ５・・・ゲート酸化膜 ６・・・ゲート電極１２
・・・溝
Claims (2)
- （１）半導体基板に、その側壁がゲート酸化膜程度の厚
い酸化膜で覆われた溝を有し、該溝中に、基板と同タイ
プの導電型の不純物を有し、溝の底部において基板と電
気的に接続され、かつ少なくともその表面の不純物濃度
がソース・ドレイン程度に高い半導体を有することを特
徴とする半導体素子分離構造。 - （２）半導体基板にスパッタエッチング等により溝を形
成した後、薄い絶縁膜を溝の内壁及び底面全体に成長さ
せ、次にスパッタエッチングにより底面の絶縁膜を除去
し、選択的エピタキシャル法により基板と同じ導電型の
不純物を多量に含んだ半導体を溝内に成長させ、該溝内
を前記半導体で埋めつくすことを特徴とする半導体素子
分離構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP718288A JPH01186645A (ja) | 1988-01-14 | 1988-01-14 | 半導体素子分離構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP718288A JPH01186645A (ja) | 1988-01-14 | 1988-01-14 | 半導体素子分離構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186645A true JPH01186645A (ja) | 1989-07-26 |
Family
ID=11658922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP718288A Pending JPH01186645A (ja) | 1988-01-14 | 1988-01-14 | 半導体素子分離構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929504A (en) * | 1997-06-16 | 1999-07-27 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165435A (ja) * | 1983-03-11 | 1984-09-18 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-01-14 JP JP718288A patent/JPH01186645A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165435A (ja) * | 1983-03-11 | 1984-09-18 | Sony Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929504A (en) * | 1997-06-16 | 1999-07-27 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
| US6197661B1 (en) | 1997-06-16 | 2001-03-06 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
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