KR101774824B1 - 실리콘 나노와이어에 게르마늄 채널을 갖는 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 실리콘 나노와이어를 코어 영역으로 두고, 상기 코어 영역을 감싸며 게르마늄 채널, 게이트 절연막 및 게이트가 형성되도록 함으로써, 실리콘 코어 영역과 게르마늄 채널의 가전자대 에너지 오프셋으로 게르마늄 채널에 HHMT의 캐리어인 정공을 가둘 수 있는 전위우물을 형성할 수 있고, 게르마늄 채널에 대한 게이트의 장악력을 극대화할 수 있으며, 게르마늄 채널과 게이트 절연막을 하나의 공정으로 동시에 형성하여 공정을 단순화시킬 수 있는 트랜지스터 및 그 제조방법을 제공한다.

Description

실리콘 나노와이어에 게르마늄 채널을 갖는 트랜지스터 및 그 제조방법{TRANSISTOR HAVING GERMANIUM CHANNEL ON SILICON NANOWIRE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 트랜지스터에 관한 것으로, 더욱 상세하게는 실리콘 나노와이어에 게르마늄 채널 구조를 갖는 높은 정공이동도에 의한 HHMT(High-Hole-Mobility Transistor) 및 그 제조방법에 관한 것이다.
반도체 트랜지스터의 역사를 살펴보면, 높은 전자이동도를 이용한 HEMT(High-Electron-Mobility Transistor)에 관한 연구는 활발히 이루어져 온 반면, 높은 정공이동도에 의한 HHMT(High-Hole-Mobility Transistor)에 관한 연구는 거의 이루어지지 않았다.
이는 높은 전자이동도를 갖는 반도체물질이 다수 존재하나 높은 정공이동도를 갖는 물질은 극히 드물기 때문이다.
최근 높은 정공이동도를 갖는 물질로 알려진 게르마늄을 기반으로 p형 금속-산화막-반도체 전계효과트랜지스터(MOSFET)를 구현하려는 연구들이 이루어지고 있으나, 공정이 복잡하고 게이트 장악력에 한계가 있어, 게르마늄이 낼 수 있는 높은 정공이동도를 충분히 얻지 못하는 기술적인 한계가 있다.
예를 들어, 한국 등록특허 제10-0585111호에서는 SOI(Silicon-On-Insulator) 기판의 실리콘층을 패터닝하여 얻은 실리콘 바디의 3개 면에 게르마늄 또는 실리콘게르마늄으로 채널영역을 형성하는 기술이 개시되어 있으나, SOI 기판을 패터닝하여 실리콘 바디를 형성하므로, 실리콘 바디를 최소화하기 어렵고, 게이트는 패터닝된 SOI 기판을 감싸며 채널영역과의 사이에 별도 개재시킨 게이트 절연막 상에 형성되는 것이어서, 채널영역에 대한 게이트의 장악력이 떨어지는 문제점이 있다. 특히, 상기 게이트 절연막은 실리콘산화막 등을 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 채널영역 상에 별도 형성하는 것이어서, 게이트 절연막과 게르마늄 채널 계면에서의 캐리어 산란으로 게르마늄 채널이 가질 수 있는 높은 캐리어 이동도를 충분히 얻지 못하는 문제점이 있다.
상기 특허에 있어서 후자의 문제점을 해결하기 위하여, 본 발명자는 게이트 절연막으로 종래 산화막을 대신하여 게르마늄과 일정 크기 이상의 가전자대 오프셋을 갖는 반도체물질(예컨대, AlxGa1 - xAs)로 형성하는 기술을 개발하여 한국 등록특허 제10-1515071호를 받은 바 있다.
그런데, 한국 등록특허 제10-1515071호에서는 게이트 절연막 역할을 하는 반도체물질을 별도 형성해 주어야 하며, 그 상부에 게이트가 형성되어 채널영역에 대한 게이트의 장악력이 떨어지는 문제점은 여전히 남아 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 실리콘 나노와이어를 코어 영역으로 두고, 상기 코어 영역을 감싸며 게르마늄 채널, 게이트 절연막 및 게이트가 형성된 구조로 하여, HHMT의 캐리어인 정공을 실리콘 코어 영역과 게이트 절연막 사이의 우물에 가두고 게르마늄 채널에 대한 게이트의 장악력을 극대화할 수 있고, 게르마늄 채널과 게이트 절연막을 하나의 공정으로 동시에 형성하여 공정을 단순화시킬 수 있는 실리콘 나노와이어에 게르마늄 채널을 갖는 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 트랜지스터는 실리콘 나노와이어; 상기 실리콘 나노와이어를 감싸며 형성된 액티브 영역; 상기 액티브 영역을 감싸며 형성된 게이트 절연막; 및 상기 게이트 절연막을 감싸며 형성된 게이트를 포함하여 구성되되, 상기 액티브 영역은 게르마늄 및/또는 실리콘 게르마늄으로 형성되고, 상기 게이트 절연막은 실리콘 산화막인 것을 특징으로 한다.
상기 게이트의 양 측면에는 상기 액티브 영역을 감싸며 소스 및 드레인 전극이 각각 형성될 수 있다. 상기 액티브 영역 중 상기 소스 및 드레인 전극이 감싸는 부분에는 소스 및 드레인 영역이 형성되고, 상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분은 바디 또는 채널영역으로 형성될 수 있다. 이 경우, 상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고, 상기 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑될 수 있다.
상기 소스 및 드레인 전극은 상기 액티브 영역의 양단에 바로 또는 소스 및 드레인 영역에 각각 접하며 형성될 수도 있다. 이 경우에도, 상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고, 상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분에는 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑될 수 있다.
상기 액티브 영역, 상기 게이트 절연막 및 상기 게이트는 각각 원통형으로 감싸는 구조일 수 있다.
상기 액티브 영역은 게르마늄 또는 실리콘 게르마늄(Si1-xGex, x≥0.2)으로 1~5 nm의 두께로 형성될 수 있다.
상기 액티브 영역은 상기 실리콘 나노와이어를 둘러싸는 실리콘 게르마늄층과, 상기 실리콘 게르마늄층을 둘러싸는 게르마늄층으로 구성될 수 있다. 이때, 상기 게르마늄층의 두께는 1~5 nm일 수 있다.
본 발명에 의한 트랜지스터의 제조방법은 실리콘 나노와이어를 준비하는 제 1 단계; 상기 실리콘 나노와이어를 감싸며 실리콘 게르마늄층을 형성하는 제 2 단계; 산화공정을 통해 상기 실리콘 게르마늄층에서 실리콘만 선택적으로 산화시켜 게르마늄 함량이 높은 액티브 영역과 실리콘 산화막을 동시에 형성하는 제 3 단계; 및 상기 실리콘 산화막을 감싸며 게이트를 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 한다.
상기 액티브 영역은 상기 산화공정으로 응축된 게르마늄층으로 형성될 수 있다.
상기 제 3 단계는 상기 실리콘 산화막을 식각하여 게이트 절연막으로 형성하는 공정을 더 포함할 수 있다.
상기 제 3 단계는 상기 실리콘 산화막을 식각하여 상기 실리콘 나노와이어의 양 측에 상기 게르마늄층이 드러나게 식각하여 소스 및 드레인 컨택부를 형성하는 공정을 더 포함하고, 상기 제 4 단계는 상기 게이트와 함께 상기 소스 및 드레인 컨택부에 소스 및 드레인 전극을 동시에 형성할 수 있다.
상기 제 4 단계는 상기 게이트와 함께 상기 게르마늄층의 양단에 소스 및 드레인 전극을 동시에 형성할 수 있다.
상기 제 4 단계는 상기 게이트를 형성한 후 이온주입공정을 더 진행하여 상기 액티브 영역의 양단에 소스 및 드레인 영역을 형성할 수 있다.
상기 액티브 영역, 상기 실리콘 산화막 및 상기 게이트는 각각 원통형으로 감싸며 형성될 수 있다.
본 발명은 실리콘 나노와이어를 코어 영역으로 두고, 상기 코어 영역을 감싸며 게르마늄 채널, 게이트 절연막 및 게이트가 형성되도록 함으로써, 실리콘 코어 영역과 게르마늄 채널의 가전자대 에너지 오프셋으로 게르마늄 채널에 HHMT의 캐리어인 정공을 가둘 수 있는 전위우물을 형성할 수 있고, 게르마늄 채널에 대한 게이트의 장악력을 극대화할 수 있으며, 게르마늄 채널과 게이트 절연막을 하나의 공정으로 동시에 형성하여 공정을 단순화시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 트랜지스터의 구조를 보여주는 사시도이다.
도 2는 도 1의 게이트에서 x방향으로 절단하였을 때 보이는 단면도이다.
도 3은 도 1의 게이트에서 y방향으로 절단하였을 때 보이는 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 트랜지스터의 구조를 보여주는 사시도 및 1/4 절단되어 보이는 부분 단면도이다.
도 5는 도 4에서 보이는 하나의 부분 단면도이다.
도 6은 다른 실시 예에 의한 트랜지스터의 구조를 도 4와 같이 1/4 절단했을 때 보이는 부분 단면도이다.
도 7은 도 1의 트랜지스터에서 게이트에 음의 전압을 인가하여 턴온(turn on)하였을 경우의 도 3의 단면도(a) 상에서 에너지 밴드도(b) 및 정공 전류밀도(c)를 각각 보여준다.
도 8은 도 4의 실시 예에 의한 트랜지스터의 구조에서 실리콘 나노와이어의 반지름과 게르마늄층의 두께를 바꾸어 가며 드레인 전류(ID) 대 게이트 전압(VGS) 특성을 비교한 전기적 특성도이다.
도 9는 도 4의 실시 예에 의한 트랜지스터의 구조에서 실리콘 나노와이어의 반지름 및 게르마늄층의 두께를 각각 10 nm로 하고 게이트에 음의 전압을 인가한 경우로, 게르마늄층에서의 정공 농도를 알아보기 위한 시뮬레이션 결과도이다.
도 10 내지 도 14는 도 4의 실시 예에 따른 트랜지스터를 제조하기 위한 방법을 일 예로 보여주는 공정도이다.
도 15 및 도 16은 본 발명의 다른 실시 예에 따른 트랜지스터를 제조하기 위한 방법을 일 예로 보여주는 공정도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명에 의한 트랜지스터는, 도 1 내지 도 6, 도 14 및 도 16에 공통적으로 도시된 바와 같이, 실리콘 나노와이어(10); 상기 실리콘 나노와이어를 감싸며 형성된 액티브 영역(30, 30'); 상기 액티브 영역을 감싸며 형성된 게이트 절연막(40); 및 상기 게이트 절연막을 감싸며 형성된 게이트(50)를 포함하여 구성되되, 상기 액티브 영역(30, 30')은 게르마늄 및/또는 실리콘 게르마늄으로 형성되고, 상기 게이트 절연막(40)은 실리콘 산화막인 것을 특징으로 한다.
여기서, 상기 실리콘 나노와이어(10)는 직경이 수십 nm 미만인 원기둥 형상의 실리콘 봉일 수 있으나, 실리콘 나노와이어(10)의 단면 형상은 원형에 한정되지 않고, 타원형이나 사각형 등 다각형일 수도 있다. 실리콘 나노와이어의 제조관련 기술은 한국 등록특허 제10-0904588호 등을 참조할 수 있다.
상기 액티브 영역(30, 30')은 소스/드레인 전극(60, 70) 사이에 채널이 형성되는 채널영역을 포함하는 것으로, 도 1 및 도 3과 같이 소스/드레인 전극(60, 70)이 접촉하는 영역 또는 도 4와 같이 불순물이 고농도로 도핑된 소스/드레인 영역(62, 72)이 더 포함될 수 있다.
상기와 같이, 액티브 영역(30, 30')은 트랜지스터가 동작하는데 직접 사용되는 영역이므로, 본 발명의 목적을 위하여, 게르마늄 및/또는 실리콘 게르마늄으로 상기 실리콘 나노와이어(10)를 감싸며 형성된다.
구체적인 실시 예에 따라, 상기 액티브 영역(30, 30')은, 1 내지 도 6 및 도 14와 같이, 게르마늄 또는 실리콘 게르마늄의 하나의 반도체층(30)으로 형성될 수도 있고, 도 16과 같이, 상기 실리콘 나노와이어(10)를 둘러싸는 실리콘 게르마늄층(20)과, 상기 실리콘 게르마늄층(20)을 둘러싸는 게르마늄층(30)으로 구성될 수도 있다.
전자의 예에서도 하나의 게르마늄층(30)으로 내측 코어영역의 실리콘 나노와이어(10)를 둘러싸도록 구성됨이, 도 7(b)에서 보여주는 바와 같이, 액티브 영역인 게르마늄층(30)과 실리콘 나노와이어(10) 사이의 가전자대 오프셋(△Ev)을 크게 할 수 있어 바람직하다.
즉, 게르마늄과 실리콘은 각각 에너지 밴드갭이 0.66 eV, 1.12 eV인 반면, 전자친화도가 서로 비슷하여 양자의 에너지 밴드갭 차이는 대부분 가전자대 오프셋(valence band offset)으로 반영되기 때문이다.
따라서, 도 7(a)와 같이, 게르마늄층(30)을 액티브 영역으로 하여 실리콘 나노와이어(10)를 감싸며 형성될 경우, 도 7(b)와 같이, 액티브 영역(30)은 실리콘 나노와이어(10)와 실리콘 산화막(40) 사이에서 환형 전위우물(potential well)이 형성되고, 도 7(c)와 같이, 게이트(50)에 음의 전압을 인가하여 턴온(turn on)하였을 경우 정공을 상기 환형 전위우물에 가둘 수 있고, 이로써 정공이동도에 의한 HHMT의 동작을 할 수 있게 된다.
상기에서 액티브 영역, 게이트 절연막 및 게이트가 각 하부 구성을 감싸거나 둘러싼다는 표현은 첨부 도면에는 미도시 되었으나 각 하부 구성 일부를 커버 할 수도 있음을 포함한다. 다만, 도 1 내지 도 6, 도 14 및 도 16과 같이, 액티브 영역(30, 30'), 게이트 절연막(40) 및 게이트(50)가 각 하부 구성 전부를 커버 하도록 구성함이 게르마늄 채널에 대한 게이트(50)의 장악력을 극대화할 수 있어 바람직하다.
도 8은 도 4의 실시 예에 의한 트랜지스터의 구조에서 실리콘 나노와이어(10)의 반지름과 게르마늄층(30)의 두께를 바꾸어 가며 드레인 전류(ID) 대 게이트 전압(VGS) 특성을 비교한 전기적 특성도이다.
도 8에 의하면, 실리콘 나노와이어(10)를 코어영역으로 두고 상기 실리콘 나노와이어(10)에 게르마늄층(30)이 소정의 두께(t)로 감싸는 구조[도 8(b) 및 도 8(c)]가 실리콘 나노와이어(10)의 코어영역 없이 게르마늄층(30)으로만 형성된 구조[도 8(a)]보다 전류 구동능력을 높일 수 있음을 보여준다. 이는 상술한 바와 같이, 실리콘 나노와이어(10)의 코어영역을 감싸는 게르마늄층(30)에 실리콘 산화막(40)과의 사이에서 환형 전위우물이 형성되고, 여기에 정공을 가두어 정공 이동도를 높일 수 있기 때문으로 분석된다.
도 9는 도 4의 실시 예에 의한 트랜지스터의 구조에서 실리콘 나노와이어(10)의 반지름 및 게르마늄층(30)의 두께(t)를 각각 10 nm로 하고 게이트(50)에 음의 전압을 인가한 경우로, 게르마늄층(30)에서의 정공 농도를 알아보기 위한 시뮬레이션 결과도이다.
도 9에 의하면, 게이트 절연막인 실리콘 산화막(42)과 게르마늄층(30) 사이의 계면이 아닌 그 계면으로부터 약 1 nm 떨어진 위치(d1)에서 다수 캐리어인 정공의 농도가 최대로 됨을 알 수 있다. 이는 실리콘 나노와이어(10)를 감싸는 게르마늄층(30)에 생기는 전위우물에서의 양자역학적 효과에 기인한 것인데, 본 발명은 이를 이용하여 정공의 이동도를 높임으로써, HHMT의 동작을 하게 한 것이다.
또한, 전위우물에 정공이 쌓이면서 실리콘 산화막(42) 밑의 게르마늄층(30)에 채널(32)을 형성하게 되는데, 상기 채널(32)은, 도 9에 보이는 바와 같이, 게이트(50)의 양 측면으로부터 일정거리(d2) 확장되어 형성된다.
따라서, 본 발명에 의한 트랜지스터의 소스 및 드레인 전극(60, 70)은, 도 1 및 도 3과 같이, 게이트(50)의 양 측면에서 액티브 영역(30)을 바로 감싸며 형성될 수도 있는데, 이 경우 상기 게이트(50)의 양 측면으로부터 각각 5~10 nm 떨어져 형성될 수 있다.
그러나 보다 바람직하게는 도면에는 미도시 되었으나 상기 액티브 영역 중 상기 소스 및 드레인 전극이 감싸는 부분에는 소스 및 드레인 영역이 형성되고, 상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분은 바디 또는 채널영역으로 형성될 수 있다.
그리고 본 발명에 의한 트랜지스터는 게르마늄 기반의 pMOSFET 구조를 가질 수 있으므로, 상기 액티브 영역은 P+/N/P+으로 도핑된 소스 영역/채널영역/드레인 영역으로 형성될 수 있다. 이때, 상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고, 상기 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑된 것이 바람직하다. 이는 상기 소스 및 드레인 영역의 불순물 농도가 상기 범위를 벗어나 너무 낮으면 구동 전류 수준이 너무 낮아 ON/OFF 비(ratio)가 떨어지는 문제가 있고, 그렇다고 너무 높으면 꺼진 상태에서(즉, 게이트에 양의 전압이 인가된 상태에서) 전류가 많이 흐르게 되는 문제점이 있기 때문이고, 상기 채널영역의 불순물 농도는 1018/cm3 초과할 경우 소스 및 드레인 영역과의 접합(junction)에서 누설전류가 많이 발생 될 수 있기 때문이다.
다른 실시 예로, 도 6과 같이, 상기 소스 및 드레인 전극(60, 70)을 액티브 영역(30)의 양단에 바로 형성할 수도 있다.
또 다른 실시 예들로, 도 4, 도 5, 도 14 및 도 16과 같이, 액티브 영역(30)의 양단에 먼저 소스 및 드레인 영역(62, 72)이 형성되고, 상기 소스 및 드레인 전극(60, 70)은 상기 소스 및 드레인 영역(62, 72)에 각각 접하며 형성될 수 있다. 이 경우에도 상기 실시 예와 같은 이유로, 상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고, 상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분에는 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑됨이 바람직하다.
도 9의 시뮬레이션 결과로부터, 상기 각 실시 예에서, 상기 액티브 영역(30, 30')은 게르마늄 또는 실리콘 게르마늄(Si1-xGex, x≥0.2)으로 1~5 nm의 두께(t)로 형성됨이 바람직하다. 후자의 경우 게르마늄 함량이 20% 미만으로 함유하게 되면, 본 발명에서 추구하는 목적 즉 전위우물을 형성하여 효과적으로 정공을 상기 우물로 포획하기 어렵게 된다.
다른 실시 예로, 도 16의 실시 예와 같이, 상기 액티브 영역(30')이 실리콘 나노와이어(10)를 둘러싸는 실리콘 게르마늄층(20)과, 상기 실리콘 게르마늄층을 둘러싸는 게르마늄층(30)으로 구성될 수도 있다. 이 경우, 상기 게르마늄층(30)의 두께는 1~5 nm인 것이 바람직하다.
상술한 실시 예들에서 게르마늄 또는 실리콘 게르마늄으로 형성된 액티브 영역의 두께 또는 게르마늄층(30)의 두께를 1~5 nm로 한정한 것은, 1 nm 미만일 경우는 게이트(50)의 장악력을 높이고 짧은 채널 효과를 억제하는 데는 유리하나, 전류의 양 자체가 작아지는 문제가 있고, 그렇다고 5 nm를 초과하면 이미 충분히 높은 켜진 상태의 전류 수준을 확보한 상태에서 불필요하게 액티브 영역(30, 30')이 커지게 됨으로써 소자의 축소화에 역행하게 되는 문제가 있기 때문이다.
다음은 도 10 내지 도 16을 참조하며, 본 발명의 트랜지스터 제조방법에 대하여 설명한다. 여기서, 도 10 내지 도 16은 도 4와 같이 1/4 절단했을 때 보이는 부분 단면도이다. 따라서, 각 도면의 하단 선을 축으로 하여 360도 회전시키면 전체 입체구조가 나오게 된다.
우선, 도 10과 같이, 실리콘 나노와이어(10)를 준비하고(제 1 단계), 상기 실리콘 나노와이어(10)를 감싸며 실리콘 게르마늄층(20)을 형성한다(제 2 단계). 여기서, 상기 실리콘 나노와이어(10)는 상술한 한국 등록특허 제10-0904588호 등을 통해 제조될 수 있고, 상기 실리콘 게르마늄층(20)의 형성은 공지의 에피텍시로 결정성 성장시키거나 증착 방식으로 형성할 수 있다.
다음, 도 11과 같이, 산화공정을 통해 상기 실리콘 게르마늄층(20)을 산화시켜 실리콘 게르마늄층 내의 실리콘이 산소와 결합 되면서 실리콘 산화막(40)을 형성하고 동시에 실리콘 게르마늄층 내의 실리콘이 빠져나간 자리는 게르마늄이 응축되도록 하여 액티브 영역(30)을 형성한다(제 3 단계). 여기서, 산화공정 조건을 조절하여, 도 15와 같이, 실리콘 게르마늄층(20)의 하부는 그대로 실리콘 게르마늄으로 유지하고, 상부만 게르마늄층(30)과 실리콘 산화막(40)으로 형성되게 할 수 있다. 특히, 상기 액티브 영역(30)은 상기 산화공정으로 100% 또는 이에 가까운 응축된 게르마늄층으로 형성함이 바람직하다.
이어, 상기 실리콘 산화막(40)을 감싸며 게이트(50)를 형성한다(제 4 단계). 이때, 상기 게이트(50)는, 도 3 및 도 16과 같이, 실리콘 산화막(40)을 감싸며 바로 형성할 수도 있고, 도 4 내지 도 6 및 도 14와 같이, 도 12에서 실리콘 산화막(40)을 식각하여 트렌치(44) 및 얇은 게이트 절연막(42)을 형성한 다음, 도 13과 같이, 상기 트렌치(44)에 도전성 물질을 채워 형성할 수도 있다.
상기 제 4 단계로 상기 게이트(50)를 형성하기 이전에, 도 1과 같은 트랜지스터를 만들기 위하여, 실리콘 산화막(40)을 식각하여 실리콘 나노와이어(10)의 양 측에 게르마늄층(30)이 드러난 소스 및 드레인 컨택부(미도시)를 형성하는 공정을 더 진행하고, 상기 제 4 단계에서 상기 게이트(50)와 함께 상기 소스 및 드레인 컨택부에 소스 및 드레인 전극(60, 70)을 형성할 수 있다.
상기 소스 및 드레인 전극(60, 70)을 형성하는 다른 실시 예로, 도 6과 같은 트랜지스터를 만들기 위하여, 상기 제 4 단계에서 상기 게이트(50)와 함께 상기 게르마늄층(30)의 양단에 소스 및 드레인 전극(60, 70)을 동시에 형성할 수 있다.
상기 소스 및 드레인 전극(60, 70)을 형성하는 또 다른 실시 예로, 도 14와 같은 트랜지스터를 만들기 위하여, 상기 제 4 단계는 상기 게이트(50)를 형성한 후 이온주입공정을 더 진행하여, 도 5, 도 14 및 도 16과 같이, 상기 액티브 영역(30, 30')의 양단에 소스 및 드레인 영역(62, 72)을 형성하고, 상기 소스 및 드레인 영역(62, 72)에 각각 접하도록 소스 및 드레인 전극(60, 70)을 형성할 수 있다.
상술한 각 실시 예에 있어서 상기 액티브 영역(30, 30'), 상기 실리콘 산화막(42) 및 상기 게이트(50)는 각각 상기 실리콘 나노와이어(10)를 코어영역으로 두고 원통형으로 감싸며 형성되도록 할 수 있다.
10: 실리콘 나노와이어 20: 실리콘 게르마늄층
30. 30': 액티브 영역, 게르마늄층 40: 실리콘 산화막
42: 게이트 절연막(실리콘 산화막) 44: 트렌치
50: 게이트 60: 소스 전극
62: 소스 영역 70: 드레인 전극
72: 드레인 영역

Claims (18)

  1. 실리콘 나노와이어;
    상기 실리콘 나노와이어를 감싸며 형성된 액티브 영역;
    상기 액티브 영역을 감싸며 형성된 게이트 절연막; 및
    상기 게이트 절연막을 감싸며 형성된 게이트를 포함하여 구성되되,
    상기 액티브 영역은 상기 실리콘 나노와이어를 둘러싸는 실리콘 게르마늄층과, 상기 실리콘 게르마늄층을 둘러싸는 게르마늄층으로 구성된 것이고,
    상기 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트의 양 측면에는 상기 액티브 영역을 감싸며 소스 및 드레인 전극이 각각 형성된 것을 특징으로 하는 트랜지스터.
  3. 제 2 항에 있어서,
    상기 액티브 영역 중 상기 소스 및 드레인 전극이 감싸는 부분에는 소스 및 드레인 영역이 형성되고,
    상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분은 바디 또는 채널영역으로 형성된 것을 특징으로 하는 트랜지스터.
  4. 제 3 항에 있어서,
    상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고,
    상기 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑된 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 액티브 영역의 양단에 소스 및 드레인 전극이 각각 형성된 것을 특징으로 하는 트랜지스터.
  6. 제 5 항에 있어서,
    상기 액티브 영역의 양단에 소스 및 드레인 영역이 형성되고,
    상기 소스 및 드레인 전극은 상기 소스 및 드레인 영역에 각각 접하며 형성된 것을 특징으로 하는 트랜지스터.
  7. 제 6 항에 있어서,
    상기 소스 및 드레인 영역에는 p형 불순물이 1016~1019/cm3 농도로 도핑 되고,
    상기 액티브 영역 중 상기 소스/드레인 영역을 제외한 나머지 부분에는 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하의 농도로 도핑된 것을 특징으로 하는 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 액티브 영역, 상기 게이트 절연막 및 상기 게이트는 각각 원통형으로 감싸는 것을 특징으로 하는 트랜지스터.
  9. 제 8 항에 있어서,
    상기 액티브 영역은 1~5 nm의 두께로 형성된 것을 특징으로 하는 트랜지스터.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 게르마늄층의 두께는 1~5 nm인 것을 특징으로 하는 트랜지스터.
  12. 실리콘 나노와이어를 준비하는 제 1 단계;
    상기 실리콘 나노와이어를 감싸며 실리콘 게르마늄층을 형성하는 제 2 단계;
    산화공정을 통해 상기 실리콘 게르마늄층에서 실리콘만 선택적으로 산화시켜 게르마늄 함량이 높은 액티브 영역과 실리콘 산화막을 동시에 형성하는 제 3 단계; 및
    상기 실리콘 산화막을 감싸며 게이트를 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 하는 트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 액티브 영역은 상기 산화공정으로 응축된 게르마늄층으로 형성되는 것을 특징으로 하는 트랜지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 3 단계는 상기 실리콘 산화막을 식각하여 게이트 절연막으로 형성하는 공정을 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 3 단계는 상기 실리콘 산화막을 식각하여 상기 실리콘 나노와이어의 양 측에 상기 게르마늄층이 드러나게 식각하여 소스 및 드레인 컨택부를 형성하는 공정을 더 포함하고,
    상기 제 4 단계는 상기 게이트와 함께 상기 소스 및 드레인 컨택부에 소스 및 드레인 전극을 동시에 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  16. 제 14 항에 있어서,
    상기 제 4 단계는 상기 게이트와 함께 상기 게르마늄층의 양단에 소스 및 드레인 전극을 동시에 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  17. 제 14 항에 있어서,
    상기 제 4 단계는 상기 게이트를 형성한 후 이온주입공정을 더 진행하여 상기 액티브 영역의 양단에 소스 및 드레인 영역을 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  18. 제 12 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 액티브 영역, 상기 실리콘 산화막 및 상기 게이트는 각각 원통형으로 감싸며 형성되는 것을 특징으로 하는 트랜지스터의 제조방법.
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