TW201622159A - 穿隧式場效電晶體及製造此種電晶體之方法 - Google Patents

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Abstract

本申請涉及穿隧式場效電晶體以及製造此種電晶體的方法。一種形成TFET裝置的示例方法，包括：形成沿該裝置的汲極區、閘極區以及源極區的全長延伸的第一半導體材料；遮蔽該汲極區但暴露該閘極區的至少部分並暴露該源極區，在該閘極區上方以及該源極區上方形成第二半導體材料，在該第二半導體材料上方及該閘極區上方以及該源極區上方形成第三半導體材料，使用與該第一半導體材料中的摻雜物材料類型相反的摻雜物材料摻雜該第三半導體材料，遮蔽該汲極區，以及在該閘極區所暴露的至少部分上方形成閘極結構。

Description

穿隧式場效電晶體及製造此種電晶體之方法
本揭露通常涉及場效電晶體(FET)半導體裝置的製造，尤其涉及穿隧式場效電晶體(tunneling field effect transistor；TFET)以及製造此種電晶體的各種方法。
製造例如CPU(中央處理單元)、存儲裝置、ASIC(專用積體電路；application specific integrated circuit)等先進積體電路需要依據特定的電路佈局在給定的晶片面積上形成大量電路元件。所謂的金屬氧化物場效電晶體(MOSFET或FET)代表一種重要類型的電路元件，其大體上確定積體電路的性能。可以各種不同的配置來製造場效電晶體，例如平面裝置、3D裝置例如FinFET、奈米線裝置等。無論電晶體裝置的配置如何，場效電晶體通常都包括源極區、汲極區、位於該源極區與該汲極區之間的通道區，以及位於該通道區上方或圍繞該通道區的閘極電極。通過設置施加於該閘極電極的電壓來控制流過該場效電晶體的驅動電流。例如，對於NMOS裝置，如果沒有電壓施加於閘極電極，則沒有電流流過該NMOS裝置(忽略不想要的漏 電流，該漏電流較小)。但是，當在閘極電極上施加適當的正電壓時，該NMOS裝置的通道區變為導電，從而允許電流經該導電通道區在該源極區與該汲極區之間流動。
平面場效電晶體通常形成於具有平坦上表面的主動區中及上方。與平面場效電晶體相比，所謂的3D裝置，例如示例FinFET裝置，為三維結構。第1A圖顯示形成於半導體基板12上方的示例現有技術FinFET半導體裝置10的透視圖，參考該圖以在很高層面解釋FinFET裝置的一些基本特徵。在這個例子中，FinFET裝置10包括定義三個示例鰭片16的多個溝槽14、閘極結構18、側壁間隔物20以及閘極覆蓋層22。鰭片16具有三維配置：高度H、寬度W以及軸向長度L。鰭片16的軸向長度L與裝置10操作時在裝置10中的電流行進的方向對應。由閘極結構18覆蓋的鰭片16的部分是FinFET裝置10的通道區。閘極結構18通常由例如高k絕緣材料(k值為10或更大)或二氧化矽層的閘極絕緣材料層以及充當裝置10的閘極電極的一個或多個導電材料層(例如金屬、金屬合金、金屬堆疊和/或多晶矽)組成。
所謂的穿隧式場效電晶體(tunneling field effect transistor；TFET)正被研究用於製造當前及新一代積體電路產品。與傳統的平面及3D電晶體裝置相比，TFET往往呈現較快的開關速度，但它們的主要問題在於產生足夠高的導通電流(Ion)。第1B圖顯示示例點穿隧式場效電晶體10P的示意圖。如圖所示，裝置10P由P摻雜源極區12、 N摻雜汲極區14以及通道或本質區16組成。通道區16通常不摻雜。圖中還顯示閘極絕緣層18以及閘極電極20。對於如裝置10P的點穿隧式裝置，閘極電極20通常延伸於源極區12上的距離22可在約0至1奈米的範圍內。一般來說，如上所述，必須在裝置10P的閘極電極20上施加適當的控制電壓來形成導電通道，電流可通過該導電通道自源極區12流至汲極區14。在理想情況下，將場效電晶體從關閉狀態轉換為導通狀態，將在該裝置的整個通道長度中瞬間同時發生。不過，在實際裝置中，此類導電通道區不會瞬間形成。相反，當在閘極電極上施加電壓時，該導電通道在有限時間段內形成，儘管是很小的時間段。僅在一段時間以後，該裝置的完全導通電流才流過該裝置的通道區。因此，第1B圖顯示處於電流24剛開始在通道區16中流動的時間點的裝置10P。更具體地說，第1B圖中顯示三條示意電流線24A至24C。電流24開始於電流24A，接著為24B，接著為24C等等。這個過程持續至裝置10P完全導通，且最大驅動電流24通過該通道區流至汲極14。
第1C圖顯示具有不同架構的另一種形式TFET裝置-所謂的線穿隧式場效電晶體10L的示意圖。除了閘極電極20位於P摻雜源極區12上的距離26可在約5至15奈米的範圍以外，線穿隧式場效電晶體10L具有與裝置10P相同的基本配置。線穿隧式場效電晶體10L中，儘管仍有點穿隧式電流24貢獻，但主要有線穿隧式電流28，線穿隧式電流28在源極區中大體上垂直朝向閘極電極20 穿隧式並接著流向通道。
第1D圖顯示示例全矽TFET裝置的類比結果圖。更具體地說，水準軸是閘極與源極之間的電壓(Vgs)，而垂直軸是流過通道區的電流(Ids)。如上所述，實際電晶體裝置的導電通道區要花一些時間才能完全形成，從而使裝置完全導通。裝置設計人員使用術語-亞閾值電壓斜率或擺幅(SS)-來說明需要多長時間在場效電晶體中形成導電通道區。一般來說，通道區形成越快越好，因為這表示較快的開關時間。第1D圖顯示上述兩個示例TFET裝置10P、10L的亞閾值電壓斜率的類比結果(其中，EOT=0.8nm；Ns=1020cm-3；WF=4.05eV；以及Vds=1V)。一般來說，與點穿隧式裝置10P相比，線穿隧式裝置10L呈現較好的開關時間以及較陡的SS斜率。
第1E圖顯示另一種形式的場效電晶體-垂直取向的N型奈米線TFET裝置30。一般來說，裝置30包括P摻雜源極區34、N摻雜汲極區32以及通道或本質區36。通道區36通常不摻雜。圖中還顯示閘極絕緣層38以及閘極電極40。對於如裝置10P的奈米線裝置，閘極電極40圍繞通道區36設置。在一些此類裝置中，閘極電極40經尺寸設定而以相當量延伸於源極區34上方，從而引入線穿隧式電流，如上面關於裝置10L所述。
需要一種與上述線穿隧式TFET所呈現的SS特性相比可呈現較好SS特性的TFET裝置，以及一種預期會產生可接受的驅動電流水準的TFET裝置。而且， 需要這樣一種TFET裝置，其可在通過使用批量生產技術製造積體電路產品的生產環境中製造。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
一般來說，本揭露涉及具有獨特架構的穿隧式場效電晶體(TFET)以及製造此類電晶體的各種方法。這裡所揭示的一種示例方法包括：除其他以外，在半導體基板上方形成第一半導體材料，使用第一類型摻雜物材料摻雜該第一半導體材料，該第一半導體材料沿該裝置的汲極區、閘極區以及源極區的全長延伸，形成第一遮罩層，其遮蔽該汲極區但暴露該閘極區的至少部分並暴露該源極區，以及在該第一遮罩層就位的情況下，在該閘極區的至少部分上方以及該源極區上方形成第二半導體材料。在這個例子中，該方法還包括：在該第一遮罩層就位的情況下，在該第二半導體材料上方及該閘極區的至少部分上方以及該源極區上方形成第三半導體材料，使用與該第一類型摻雜物材料相反的第二類型摻雜物材料摻雜該第三半導體材料，在該第一遮罩層就位的情況下，形成第二遮罩層，其遮蔽該汲極區但暴露該閘極區的至少部分，以及在該閘極區所暴露的至少部分上方形成閘極結構。
這裡所揭示的一種示例穿隧式場效電晶體裝置包括(但不限於)：基板，位於該基板上方並由第一類型摻雜物材料摻雜的第一半導體材料組成的本體，該本體具有大體上垂直於該基板的上表面而取向的軸，該本體具有上表面以及兩個側表面，該本體沿該裝置的汲極區、閘極區以及源極區的全長延伸，以及位於該閘極區的至少部分上方以及該源極區上方的第二半導體材料。在這個例子中，該裝置還包括：位於該第二半導體材料上方及該閘極區的至少部分上方以及該源極區上方的第三半導體材料，該第三半導體材料係使用與該第一類型摻雜物材料相反的第二類型摻雜物材料所摻雜，以及位於該閘極區中的該第一、第二以及第三半導體材料上方的閘極結構。
10‧‧‧FinFET裝置、裝置
10L‧‧‧線穿隧式場效電晶體、裝置、TFET裝置
10P‧‧‧點穿隧式場效電晶體、裝置、TFET裝置
12‧‧‧半導體基板、P摻雜源極區、源極區
14‧‧‧溝槽、N摻雜汲極區、汲極區、汲極
16‧‧‧鰭片、通道區、本質區
18‧‧‧閘極結構、閘極絕緣層
20‧‧‧側壁間隔物、閘極電極
22‧‧‧閘極覆蓋層、距離
24‧‧‧電流
24A、24B、24C‧‧‧電流線
26‧‧‧距離
28‧‧‧線穿隧式電流
30‧‧‧N型奈米線TFET裝置、裝置
32‧‧‧N摻雜汲極區
34‧‧‧P摻雜源極區、源極區
36‧‧‧通道區、本質區
38‧‧‧閘極絕緣層
40‧‧‧閘極電極
100‧‧‧TFET裝置、裝置、產品
102‧‧‧半導體基板、基板、半導體材料
103‧‧‧鰭片結構、鰭片
103A‧‧‧鰭片開口
104‧‧‧能帶偏移緩衝材料、層
106‧‧‧隔離材料、絕緣材料層
107‧‧‧遮罩層
108‧‧‧N摻雜汲極區、區、層、第一半導體材料
108X‧‧‧側表面
108Y‧‧‧上表面
109‧‧‧遮罩層
110‧‧‧通道區、層、第二半導體材料
111‧‧‧犧牲閘極結構
112‧‧‧P摻雜源極區、區、層
112A‧‧‧額外半導體材料、額外磊晶材料、額外材料
112X‧‧‧虛線
114‧‧‧閘極絕緣層
115‧‧‧閘極覆蓋層
116‧‧‧閘極電極結構、閘極電極材料、閘極電極
116L‧‧‧長度
118‧‧‧線穿隧式電流
119‧‧‧遮罩層
123‧‧‧軸
GL‧‧‧閘極長度、閘極長度方向
GW‧‧‧閘極寬度、閘極寬度方向
H‧‧‧高度
L‧‧‧軸向長度
W‧‧‧寬度
結合附圖參照下面的說明可理解本揭露，這些附圖中相同的元件符號代表類似的元件，以及其中：第1A圖顯示現有技術FinFET裝置的一個示例實施例的透視圖；第1B至1C圖顯示現有技術TFET裝置的剖視示意圖；第1D圖顯示現有技術TFET裝置的SS特性圖；第1E圖顯示現有技術奈米線TFET裝置的剖視示意圖；第2A至2F圖顯示這裡所揭示的具有獨特架構的穿隧式場效電晶體(TFET)的一個示例實施例；以及第3A至3M圖顯示製造這裡所揭示的穿隧式場效電晶體(TFET)的一個實施例的各種示例方法。
儘管這裡所揭示的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，這裡對特定實施例的說明並非意圖將本發明限於所揭示的特定形式，相反的，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，這些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但對受惠於本揭露內容的本領域技術人員而言仍將只是如日常工作一般。
現在將參照附圖來說明本發明主題。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本揭露與本領域技術人員已知的細節混淆，但仍包括這些附圖以說明並解釋本揭露的示例。這裡所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裡的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同于本領域技術人員所理解的意思，則此類 特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
本揭露涉及形成具有獨特的同軸架構的穿隧式場效電晶體(TFET)的各種方法以及製造此類電晶體的各種方法。在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本方法可應用於各種裝置，包括但不限於邏輯裝置、記憶體裝置等，並且這裡所揭示的方法可用於形成N型或P型TFET裝置。現在參照附圖詳細說明這裡所揭示的方法及裝置的各種示例實施例。
第2A至2F圖顯示這裡所揭露的穿隧式場效電晶體(TFET)的一個示例實施例。在一個實施例中，示例TFET裝置100會形成於具有塊體配置的半導體基板102中及上方。TFET裝置100可為NMOS或PMOS電晶體。TFET裝置100的閘極結構可通過使用所謂的“先閘極”或“替代閘極”(“後閘極”)技術形成。基板102可由矽製成或者由矽以外的材料製成。因此，術語“基板”或“半導體基板”應當被理解為涵蓋所有半導體材料以及此類材料的所有形式。另外，附圖中未顯示各種摻雜區，例如源極/汲極區、環狀植入區、阱區等。當然，不應當認為這裡所揭露的發明限於這裡所示及所述的例子。這裡所揭示的裝置100的各種元件及結構可通過使用各種不同的材料並通過執行各種已知技術例如化學氣相沉積(chemical vapor deposition；CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、熱生長製程、磊晶生長製程、旋塗技術等形成。 這些各種材料層的厚度也可依據特定的應用而變化。
第2A圖顯示與本申請的背景部分所揭示的裝置10P及10L相比較的這裡所揭露的新穎TFET裝置100的SS特性圖(基於模擬)。除添加用以顯示這裡所揭露的TFET裝置100的結果的線以外，第2A圖與第1D圖相同。如圖所示，與裝置10P及10L相比，TFET裝置100呈現顯著提升的SS特性。更具體地說，這裡所揭示的TFET裝置100經製造及配置以在裝置100中僅出現線穿隧式電流，也就是消除點穿隧式電流，後面將作詳細說明。
一般來說，這裡所揭示的TFET裝置100經製造而使其具有大體上呈鰭狀的結構，該結構具有高度、寬度以及沿裝置100操作時的電流行進方向(也就是通道長度方向)延伸的長軸。第2B圖包含顯示裝置100以及N摻雜汲極區108、P摻雜源極區112以及閘極電極結構116的總體方位的簡單平面視圖。圖中還顯示裝置100的閘極長度(GL)以及閘極寬度(GW)方向。如圖所示，TFET裝置100通常具有汲極區、閘極區以及源極區。第2B圖還包含沿閘極寬度方向(GW)穿過裝置100的通道區所作的裝置100的放大剖視圖；第2C圖顯示沿閘極長度方向(GL)穿過裝置100的通道區所作的裝置100的放大剖視圖；第2D圖顯示裝置100的側視圖；第2E圖顯示沿第2D圖中的標示處所作的裝置100的剖視圖；以及第2F圖顯示裝置100的可能替代實施例的剖視圖。
具體參照第2B及2C圖，這裡所揭示的示 例TFET裝置100由N摻雜汲極區108、通道區110(有時被稱為本質區)、P摻雜源極區112、閘極絕緣層114以及導電閘極電極116組成。圖中還顯示示意線穿隧式電流118。N摻雜汲極區108定義裝置100的本體，其具有大體上垂直於基板102的上表面取向的軸123。還應當注意，N摻雜汲極區108本體具有兩個側表面108X以及上表面108Y，且N摻雜汲極區108本體沿裝置100的汲極區、閘極區以及源極區的全長延伸。
由於這裡所揭示的TFET裝置100的幾何結構，在TFET裝置100中僅產生線穿隧式電流118。也就是說，這裡所揭露的TFET裝置100的同軸架構排除任意點穿隧式貢獻。N摻雜汲極區108位於能帶偏移緩衝材料104上方，能帶偏移緩衝材料104位於隔離材料106之間，它們全部位於基板102上方。能帶偏移緩衝材料104也沿裝置100的汲極區、閘極區以及源極區的全長延伸。
在一個實施例中，能帶偏移緩衝材料104、N摻雜汲極區108、通道區110以及P摻雜源極區112可各自由III-V族化合物半導體材料或IV族材料組成，它們通過磊晶沉積製程形成，後面將作詳細說明。在一些情況下，可對層104、108、110及112的材料進行原位摻雜和/或通過離子植入技術摻雜。層104、108、110及112的材料不必全部由相同材料製成，不過在一些應用中可能發生此類情況。閘極絕緣層114可由高k閘極絕緣材料(k值為10或更大)組成，且閘極電極116可由一個或多個金屬或金屬 合金層組成。隔離材料106可由例如二氧化矽組成。請參照第2B圖，在一個示例實施例中，N摻雜汲極區108可具有約3至4奈米的橫向厚度，通道區110可具有約1至2奈米的橫向厚度，以及P摻雜源極區112可具有約2至3奈米的橫向厚度。在一個實施例中，N摻雜汲極區108應當具有約5×1019至1×1021離子/cm3量級的摻雜物濃度。P摻雜源極區112不應當過重摻雜，也就是，它應當具有約5×1018至8×1019離子/cm3量級的摻雜物濃度。一般來說，與不位於閘極結構下方的P摻雜源極區112的部分相比，位於閘極結構下方的P摻雜源極區112的部分應當為較輕的重摻雜。位於閘極結構橫向外部的P摻雜源極區112的部分可為較重摻雜(例如5×1019至1×1021離子/cm3)，以增加較重摻雜區的電導率，從而降低形成與P摻雜源極區112的較重摻雜部分的接觸時的電阻。不過，對於位於閘極結構下方的P摻雜源極區112的部分，摻雜物濃度不應當高至遮罩閘極的電場。如第2C至2D圖所示，如果需要，可單獨增加位於閘極結構橫向外部的P摻雜源極區112和/或N摻雜汲極區108的部分的尺寸，分別如虛線112X、108X所示。
第2F圖顯示這裡所揭示的TFET裝置100的一個實施例，其中，形成P摻雜源極區112以使其不會橫向延伸於整個閘極區上。例如，閘極結構(沿閘極長度方向)可具有約5至30奈米的長度116L，而位於閘極結構下方的P摻雜源極區112的部分可具有約5至30奈米的長 度。換句話說，與閘極結構的總體長度116L相比，P摻雜源極區112在閘極結構下方僅延伸一定距離，該距離等於閘極結構的總體長度116L的大約50至100%。
第3A至3M圖顯示製造這裡所揭示的穿隧式場效電晶體(TFET)的一個實施例的各種示例方法。第3A圖顯示執行數個製程操作以後的裝置100。首先，通過圖案化蝕刻遮罩(未圖示)例如圖案化硬遮罩層執行一個或多個蝕刻製程(例如非等向性蝕刻製程)，以在基板102中定義多個鰭片形成溝槽105。溝槽105的形成導致形成初始鰭片結構103。接著，在溝槽105中形成絕緣材料層106，例如二氧化矽層。在一個示例實施例中，為形成絕緣材料層106，可在裝置上覆被沉積絕緣材料層，以過填充溝槽105，並接著執行一個或多個化學機械拋光(chemical mechanical polishing；CMP)製程，以平坦化材料層106的上表面以及鰭片103的上表面，該製程移除蝕刻溝槽105時所使用的圖案化遮罩層。鰭片形成溝槽105及鰭片103的總體尺寸、形狀以及配置可依據特定的應用而變化。在附圖中，所示的鰭片形成溝槽105通過執行非等向性蝕刻製程形成，該製程導致鰭片形成溝槽105具有示意的通常呈矩形的配置。在實際的真實裝置中，鰭片形成溝槽105的側壁可能稍微向內收窄，不過在附圖中未顯示該配置。在一些情況下，鰭片形成溝槽105在接近鰭片形成溝槽105的底部可具有凹入輪廓(未圖示)。與通過執行非等向蝕刻製程形成的通常呈矩形配置的鰭片形成溝槽105相比，通 過執行濕式蝕刻製程形成的鰭片形成溝槽105往往具有更加圓角化的配置或非線性配置。因此，鰭片形成溝槽105的尺寸及配置以及其製造方式以及鰭片103的常規配置不應被視為本發明的限制。出於揭露方便的目的，在後續附圖中僅顯示大體上呈矩形的鰭片形成溝槽105及鰭片103。鰭片結構103的寬度及高度以及溝槽105的深度可依據特定的應用而變化。
第3B圖顯示執行定時蝕刻製程以移除鰭片103的全部或部分並由此定義鰭片開口103A以後的裝置100。一些半導體材料102暴露於鰭片開口103A內。如果移除少於鰭片103的全部，則它可為初始鰭片結構103的部分。
第3C圖顯示在鰭片開口103A中形成能帶偏移緩衝材料104以後的裝置100。能帶偏移緩衝材料104的垂直厚度可依據特定的應用而變化。設置能帶偏移緩衝材料104以將載流子限制於裝置100內並防止載流子溢出進入基板內。通過將鰭片開口103中的基板材料用作起始或範本材料來執行磊晶生長製程，從而可形成能帶偏移緩衝材料104。能帶偏移緩衝材料104可摻雜或不摻雜。如上所述，形成能帶偏移緩衝材料104以使其沿裝置100的汲極區、閘極區以及源極區的全長延伸。在一個實施例中，可控制該磊晶生長製程，以使能帶偏移緩衝材料104形成至其最終所需的厚度，並停止該磊晶製程。在另一個實施例中，可使能帶偏移緩衝材料104生長至大於其所需的最 終目標厚度的厚度，接著，可執行凹入蝕刻製程，以蝕刻能帶偏移緩衝材料104至其最終所需厚度。如上所述，能帶偏移緩衝材料104可由III-V族化合物半導體材料或IV族材料組成。在一個示例實施例中，能帶偏移緩衝材料104可由InP、GaAs、InAlAs、Si等組成。在一些情況下，可省略能帶偏移緩衝材料104。
第3D圖顯示在能帶偏移緩衝材料104上的鰭片開口103A中形成N摻雜汲極區108以後以及執行CMP製程以平坦化N摻雜汲極區108材料的上表面以及絕緣材料層106以後的裝置100。可通過執行磊晶生長製程來形成N摻雜汲極區108材料，且可使用N型摻雜物材料對其原位摻雜。當然，本領域的技術人員將瞭解，這裡所示的示例TFET裝置100為N型TFET裝置。對於P型TFET裝置100，會使用P型摻雜物對區108摻雜，並使用N型摻雜物對區112摻雜。最終N摻雜汲極區108材料中的摻雜物材料的濃度可依據特定的應用而變化。如上所述，形成N摻雜汲極區108以使其沿裝置100的汲極區、閘極區以及源極區的全長延伸。如上所述，N摻雜汲極區108材料可由III-V族化合物半導體材料或IV族材料組成。在一個示例實施例中，N摻雜汲極區108可由InGaSb、InGaAs、InAs等組成。
第3E圖顯示在絕緣材料層106上執行定時的凹入回蝕刻製程以使絕緣材料層106的上表面凹入至想要的高度，從而在該凹入表面上方暴露N摻雜汲極區108 的所需量以後的裝置100。在該示例中，執行該凹入以暴露N摻雜汲極區108的大體全部垂直高度，不過此類情況可能不會發生在所有應用中。
第3F圖顯示執行數個製程操作以後的裝置100。首先，在裝置100上形成圖案化遮罩層107，例如硬遮罩層(例如氮化矽)。圖案化遮罩層107覆蓋裝置100的汲極區中的N摻雜汲極區108的部分。接著，在遮蔽該汲極區的情況下，通過執行已知的磊晶沉積製程圍繞N摻雜汲極區108的暴露部分順序形成與通道區110及P摻雜源極區112對應的兩個半導體包覆材料層(可將這些層統稱為“包覆層”)。在一個實施例中，可在不摻雜情況下形成通道區110材料。如上所述，可使用P型摻雜物材料對P摻雜源極區112材料進行原位摻雜。如上所述，位於裝置100的閘極區中的最終閘極結構下方的P摻雜源極區112的部分的摻雜物濃度不應當過重摻雜。當然，位於該裝置的閘極區中的最終P摻雜源極區112的部分中的摻雜物材料的濃度可依據特定的應用而變化。如上所述，通道區110材料可由III-V族化合物半導體材料或IV族材料組成。在一個示例實施例中，通道區110材料可由InGaAs、InAs、SiGe等組成。另外，如上所述，P摻雜源極區112材料可由III-V族化合物半導體材料或IV族材料組成。在一個示例實施例中，P摻雜源極區112可由InGaSb、InGaAs、InAs、SiGe等組成。
第3G圖顯示在裝置100上形成例如硬遮罩 層(例如氮化矽)的另一個圖案化遮罩層109以後的裝置100。圖案化遮罩層109覆蓋該裝置的源極區，也就是，它覆蓋將位於已完成裝置100的閘極結構橫向外部的P摻雜源極區112的部分。
在這裡所示的示例中，通過使用已知的替代閘極製造技術來形成裝置100的閘極結構。因此，第3H圖顯示圍繞裝置的閘極區(也就是未被遮罩層107、109覆蓋的裝置的部分)形成示例犧牲閘極結構111以後的裝置100。第3H圖中的底部附圖為側視圖，而非剖視圖，其旨在簡化在此的顯示。圖中還顯示示例側壁間隔物113以及閘極覆蓋層115。犧牲閘極結構111可包括二氧化矽犧牲閘極絕緣層以及犧牲多晶矽或金屬閘極電極。此類犧牲閘極結構111、側壁間隔物113以及閘極覆蓋層115的製造方式為本領域技術人員所熟知。
第3I圖顯示移除遮罩層109以後的裝置100。這暴露位於犧牲閘極結構111橫向外部的P摻雜源極區112。
第3J圖顯示執行另一個磊晶沉積製程以在虛線117上方在P摻雜源極區112的暴露部分上形成額外半導體材料112A以後的裝置100。所形成的額外磊晶材料112A的量可依據特定的應用而變化。在一些實施例中，甚至可不形成額外半導體材料112A。另外，在流程的這個製造點，在無額外半導體材料112A形成的情況下，通過離子植入可將額外的P型摻雜物添加至P摻雜源極區112 的暴露部分。添加該額外的摻雜物材料以增加該裝置的這個區的電導率。在形成額外材料112A的情況下，可原位摻雜額外材料112A，以提供想要的摻雜水準。在其他情況下，即使形成額外材料112A，也可執行獨立的離子植入製程，以向裝置100的這個區內引入額外的摻雜物材料。另外，儘管附圖中未顯示，但在流程的這個製造點，也可移除遮罩層107，以局部增加被遮罩層107覆蓋的N摻雜汲極區108的部分的厚度/摻雜物濃度。當然，在此情況下需要遮蔽P摻雜源極區112。
第3K圖顯示在裝置100上形成例如硬遮罩層(例如氮化矽)的另一個圖案化遮罩層119以後的裝置100。圖案化遮罩層119覆蓋將位於已完成裝置100的閘極結構橫向外部的P摻雜源極區112的部分。
下一個主要操作包括形成裝置100的最終替代閘極結構。因此，第3L圖顯示移除閘極覆蓋層115以及犧牲閘極結構111以後並通過使用已知的替代閘極技術在裝置100上形成上述閘極絕緣層114及閘極電極116以後的產品100。要注意的是，在這個實施例中，P摻雜源極區112的部分位於裝置100的整個通道長度的整個閘極區下方。在完整閱讀本申請以後，本領域的技術人員將意識到，附圖中所示的裝置100的閘極結構(也就是閘極絕緣層114以及閘極電極116)意圖為代表性質。也就是說，該閘極結構可由各種不同的材料組成，且它可具有各種配置。圖中未顯示通常位於閘極電極材料116上方的閘極覆 蓋層。如圖所示，該替代閘極結構位於裝置100的閘極區中的第一108、第二110以及第三112半導體材料上方，且它圍繞裝置100的基本呈鰭狀的結構的側表面108X及上表面108Y設置。
第3M圖顯示移除遮罩層107及119以顯示已完成TFET裝置100以後的裝置100。在這個製造點，可執行傳統的製造技術來完成裝置100的製造。例如，隨後，通過使用傳統技術可在裝置100上方形成各種接觸及金屬化層。
由於本領域的技術人員借助這裡的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明不限於這裡所示架構或設計的細節，而是如下面的申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的“第一”、“第二”、“第三”或者“第四”等術語的使用僅用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，所附的申請專利範圍規定本發明的保護範圍。
100‧‧‧TFET裝置、裝置、產品
102‧‧‧半導體基板、基板、半導體材料
104‧‧‧能帶偏移緩衝材料、層
106‧‧‧隔離材料、絕緣材料層
108‧‧‧N摻雜汲極區、區、層、第一半導體材料
108X‧‧‧側表面
108Y‧‧‧上表面
110‧‧‧通道區、層、第二半導體材料
112‧‧‧P摻雜源極區、區、層
114‧‧‧閘極絕緣層
116‧‧‧閘極電極結構、閘極電極材料、閘極電極
118‧‧‧線穿隧式電流
123‧‧‧軸
GW‧‧‧閘極寬度、閘極寬度方向

Claims (30)

  1. 一種形成包括汲極區、源極區、閘極區以及閘極結構的穿隧式場效電晶體裝置的方法，該方法包括：在半導體基板上方形成第一半導體材料，使用第一類型摻雜物材料摻雜該第一半導體材料，該第一半導體材料沿該汲極區、該閘極區以及該源極區的全長延伸；形成第一遮罩層，其遮蔽該汲極區但暴露該閘極區的至少部分並暴露該源極區；在該第一遮罩層就位的情況下，在該閘極區的至少部分上方以及該源極區上方形成第二半導體材料；在該第一遮罩層就位的情況下，在該第二半導體材料上方及該閘極區的至少部分上方以及該源極區上方形成第三半導體材料，使用與該第一類型摻雜物材料相反的第二類型摻雜物材料摻雜該第三半導體材料；在該第一遮罩層就位的情況下，形成第二遮罩層，其遮蔽該汲極區但暴露該閘極區的至少部分；以及在該閘極區所暴露的至少部分上方形成閘極結構。
  2. 如申請專利範圍第1項所述的方法，其中，該第一半導體材料、該第二半導體材料以及該第三半導體材料各自由III-V族化合物半導體材料或IV族材料組成。
  3. 如申請專利範圍第2項所述的方法，其中，該第一半導體材料、該第二半導體材料以及該第三半導體材料各自由不同的半導體材料製成。
  4. 如申請專利範圍第1項所述的方法，其中，形成該第一 半導體材料、形成該第二半導體材料以及形成該第三半導體材料包括執行三個獨立的磊晶沉積製程。
  5. 如申請專利範圍第1項所述的方法，其中，形成該第二半導體材料包括形成該第二半導體材料以使其沿與該裝置的通道長度方向對應的方向大體上延伸於整個該閘極區上。
  6. 如申請專利範圍第1項所述的方法，其中，該第一半導體材料為該汲極區的部分，該第二半導體材料定義通道區，以及該第三半導體材料為該源極區的部分。
  7. 如申請專利範圍第1項所述的方法，其中，形成該第二半導體材料包括在不摻雜情況下形成該第二半導體材料。
  8. 如申請專利範圍第1項所述的方法，其中，形成該閘極結構包括形成替代閘極結構。
  9. 如申請專利範圍第1項所述的方法，其中，在形成該第二遮罩層之前，該方法包括執行磊晶沉積製程，以在位於該裝置的該源極區中的該第三半導體材料上形成額外半導體材料。
  10. 如申請專利範圍第1項所述的方法，其中，該第一半導體材料定義本體，該本體具有大體上垂直於該基板的上表面的軸，該本體具有上表面以及兩個側表面。
  11. 如申請專利範圍第10項所述的方法，其中，形成該閘極結構包括形成圍繞該本體的該上表面以及該本體的該兩個側表面的至少部分而設置的閘極結構。
  12. 如申請專利範圍第1項所述的方法，其中，形成該第三半導體材料包括形成該第三半導體材料以使其所具有的該第二摻雜物材料的摻雜物濃度落入5×1018至8×1019離子/cm3的範圍內，以及其中，形成該第一半導體材料包括形成該第一半導體材料以使其所具有的該第一摻雜物材料的摻雜物濃度落入5×1019至1×1021離子/cm3的範圍內。
  13. 一種形成包括汲極區、源極區、閘極區以及閘極結構的穿隧式場效電晶體裝置的方法，該方法包括：在半導體基板中形成鰭片；移除該鰭片的至少部分，以定義鰭片開口，該鰭片開口至少部分由與該鰭片相鄰的絕緣材料界定；在該鰭片開口內形成能帶偏移緩衝半導體材料；在該鰭片開口內的該能帶偏移緩衝半導體材料上形成第一半導體材料，使用第一類型摻雜物材料摻雜該第一半導體材料，該第一半導體材料沿該汲極區、該閘極區以及該源極區的全長延伸；形成第一遮罩層，其遮蔽該汲極區但暴露該閘極區的至少部分並暴露該源極區；在該第一遮罩層就位的情況下，在該第一半導體材料上及該閘極區的至少部分上方以及該源極區上方形成第二半導體材料；在該第一遮罩層就位的情況下，在該第二半導體材料上及該閘極區的至少部分上方以及該源極區上方形 成第三半導體材料，使用與該第一類型摻雜物材料相反的第二類型摻雜物材料摻雜該第三半導體材料；在該第一遮罩層就位的情況下，形成第二遮罩層，其遮蔽該汲極區但暴露該閘極區的至少部分；以及在該閘極區所暴露的至少部分上方形成閘極結構。
  14. 如申請專利範圍第13項所述的方法，其中，形成該第二半導體材料包括形成該第二半導體材料以使其沿與該裝置的通道長度方向對應的方向大體上延伸於整個該閘極區上。
  15. 如申請專利範圍第13項所述的方法，其中，該第一半導體材料為該汲極區的部分，該第二半導體材料定義通道區，以及該第三半導體材料為該源極區的部分。
  16. 如申請專利範圍第13項所述的方法，其中，形成該第二半導體材料包括在不摻雜情況下形成該第二半導體材料。
  17. 如申請專利範圍第16項所述的方法，其中，形成該第三半導體材料包括形成該第三半導體材料以使其所具有的該第二摻雜物材料的摻雜物濃度落入5×1018至8×1019離子/cm3的範圍內，以及其中，形成該第一半導體材料包括形成該第一半導體材料以使其所具有的該第一摻雜物材料的摻雜物濃度落入5×1019至1×1021離子/cm3的範圍內。
  18. 如申請專利範圍第13項所述的方法，其中，在形成該第二遮罩層之前，該方法包括執行磊晶沉積製程，以在 位於該裝置的該源極區中的該第三半導體材料上形成額外半導體材料。
  19. 如申請專利範圍第13項所述的方法，其中，該第一半導體材料定義本體，該本體具有大體上垂直於該基板的上表面的軸，該本體具有上表面以及兩個側表面。
  20. 如申請專利範圍第19項所述的方法，其中，該閘極結構圍繞該本體的該上表面以及該本體的該兩個側表面的至少部分設置。
  21. 一種包括汲極區、源極區以及閘極區的穿隧式場效電晶體裝置，該裝置包括：半導體基板；本體，其位於該基板上方並由第一類型摻雜物材料摻雜的第一半導體材料組成，該本體具有大體上垂直於該基板的上表面而取向的軸，該本體具有上表面以及兩個側表面，該本體沿該汲極區、該閘極區以及該源極區的全長延伸；第二半導體材料，其位於該閘極區的至少部分上方以及該源極區上方；第三半導體材料，其位於該第二半導體材料上方及該閘極區的至少部分上方以及該源極區上方，該第三半導體材料係使用與該第一類型摻雜物材料相反的第二類型摻雜物材料所摻雜；以及閘極結構，其位於該閘極區中的該第一、第二以及第三半導體材料上方。
  22. 如申請專利範圍第21項所述的裝置，其中，該第一半導體材料、該第二半導體材料以及該第三半導體材料各自由III-V族化合物半導體材料或IV族材料組成。
  23. 如申請專利範圍第21項所述的裝置，其中，該第一半導體材料、該第二半導體材料以及該第三半導體材料各自由不同的半導體材料製成。
  24. 如申請專利範圍第21項所述的裝置，其中，該第二半導體材料沿與該裝置的通道長度方向對應的方向大體上延伸於整個該閘極區上。
  25. 如申請專利範圍第21項所述的裝置，其中，該第一半導體材料為該汲極區的部分，該第二半導體材料定義通道區，以及該第三半導體材料為該源極區的部分。
  26. 如申請專利範圍第21項所述的裝置，其中，該第二半導體材料為未摻雜材料。
  27. 如申請專利範圍第21項所述的裝置，其中，該閘極結構包括替代閘極結構。
  28. 如申請專利範圍第21項所述的裝置，其中，該閘極結構圍繞該本體的該上表面以及該本體的該兩個側表面的至少部分設置。
  29. 如申請專利範圍第21項所述的裝置，其中，該第三半導體材料所具有的該第二摻雜物材料的摻雜物濃度落入5×1018至8×1019離子/cm3的範圍內，以及該第一半導體材料所具有的該第一摻雜物材料的摻雜物濃度落入5×1019至1×1021離子/cm3的範圍內。
  30. 如申請專利範圍第21項所述的裝置，還包括位於該本體與該基板之間的能帶偏移緩衝半導體材料。
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