TWI739006B - 中段製程之佈局技術 - Google Patents

中段製程之佈局技術 Download PDF

Info

Publication number
TWI739006B
TWI739006B TW107118581A TW107118581A TWI739006B TW I739006 B TWI739006 B TW I739006B TW 107118581 A TW107118581 A TW 107118581A TW 107118581 A TW107118581 A TW 107118581A TW I739006 B TWI739006 B TW I739006B
Authority
TW
Taiwan
Prior art keywords
source
line
drain contact
fins
gate
Prior art date
Application number
TW107118581A
Other languages
English (en)
Other versions
TW201911534A (zh
Inventor
婷婷 衛
特里洛陳 薩胡
蘇尼爾 蘇克瑪拉皮萊
阿倫 庫馬爾 克迪吉納哈利 文卡特斯瓦蘭
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW201911534A publication Critical patent/TW201911534A/zh
Application granted granted Critical
Publication of TWI739006B publication Critical patent/TWI739006B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Details Of Aerials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在本發明之某些態樣中，一種晶粒包括一或多個鰭片，形成在該一或多個鰭片之一第一部分上方之一閘極，以及形成在該一或多個鰭片之一第二部分上方之一第一源極/汲極觸點，其中該第一源極/汲極觸點包括不與該一或多個鰭片重疊之一延伸部分。該晶粒亦包括由一第一金屬層形成之第一金屬線及第二金屬線，其中該第一金屬線及第二金屬線經間隔開。該晶粒進一步包括將該第一源極/汲極觸點連接至該第一金屬線之一第一通孔，以及將該第一源極/汲極觸點連接至該第二金屬線之一第二通孔，其中該第二通孔位於該第一源極/汲極觸點之該延伸部分內。

Description

中段製程之佈局技術
本發明之各態樣大體而言係關於晶片佈局，且更特定而言係關於用於減少中段製程(MEOL)寄生電阻的晶片佈局技術。
隨著晶片製造的進步，半導體晶粒上之結構的幾何結構不斷按比例縮小。隨著幾何結構按比例縮小且進階深度次微米製造程序中添加了額外的金屬佈線結構，中段製程(MEOL)中之金屬佈線變得越來越複雜。
以下呈現一或多個實施例之簡化概述以便提供對此等實施例之基本理解。此概述並非對所有預期實施例之廣泛概述，且既不意欲識別所有實施例之重要或關鍵要素亦不意欲劃定任何或所有實施例之範疇。該概述之唯一目的為以簡化形式呈現一或多個實施例之一些概念作為稍後呈現之更詳細描述之序言。
第一態樣係關於一種晶粒。該晶粒包括一或多個鰭片，形成在該一或多個鰭片之第一部分上方之閘極，以及形成在該一或多個鰭片之第二部分上方之第一源極/汲極觸點，其中該第一源極/汲極觸點包括不與一或多個鰭片重疊的延伸部分。該晶粒亦包括由一第一金屬層形成之第一金屬線及第二金屬線，其中該第一金屬線及第二金屬線經間隔開。該晶粒進一步包括將該第一源極/汲極觸點連接至該第一金屬線之一第一通孔，以及將該第一源極/汲極觸點連接至該第二金屬線之一第二通孔，其中該第二通孔位於該第一源極/汲極觸點之該延伸部分內。
第二態樣係關於晶粒。該晶粒包括一或多個鰭片，形成在該一或多個鰭片之第一部分上方之第一閘極，以及形成在該一或多個鰭片之第二部分上方之第一源極/汲極觸點，其中該第一源極/汲極觸點包括不與一或多個鰭片重疊的延伸部分。該晶粒亦包括形成在該一或多個鰭片之第三部分上方之第二源極/汲極觸點，形成在該一或多個鰭片之第四部分上方之第二閘極，其中該第二源極/汲極觸點位於第一閘極與第二閘極之間，以及形成在該一或多個鰭片之第五部分上方之第三源極/汲極觸點，其中該第三源極/汲極觸點包括不與該一或多個鰭片重疊的延伸部分。該晶粒亦包括由第一金屬層形成之第一金屬線及第二金屬線，其中該第一金屬線及該第二金屬線經間隔開，將該第一源極/汲極觸點連接至該第一金屬線的第一通孔，將該第一源極/汲極觸點連接至第二金屬線的第二通孔，其中第二通孔位於第一源極/汲極觸點之延伸部分內，第三通孔將第三源極/汲極觸點連接至第一金屬線，以及第四通孔將第三源極/汲極觸點連接至第二金屬線，其中第四通孔位於第三源極/汲極觸點之延伸部分內。
為了實現前述及相關目的，一或多個實施例包括下文中充分描述且在申請專利範圍中特別指出之特徵。以下描述及附圖詳細地闡明一或多個實施例之某些說明性方面。然而，此等態樣指示可使用各種實施例之原理的各種方式中之幾種，且所描述實施例意欲包括所有此等態樣及其等效物。
本申請案主張於2017年6月21日在美國專利及商標局申請之非臨時申請案第15/628,909號之優先權及權益。
下文結合附圖所闡明之詳細描述意欲作為對各種組態之描述且並不意欲表示可實踐本文中所描述之概念之僅有的組態。出於提供對各種概念之徹底理解的目的，詳細描述包括特定細節。然而，對熟習此項技術者將顯而易見，可在無此等特定細節之情況下實踐此等概念。在一些情況中，眾所周知之結構及組件係以方塊圖形式展示以便避免混淆此等概念。
圖1A至圖1C展示根據本發明之某些態樣形成在半導體晶粒之基底上面的例示性結構100。結構100包括電晶體以及用於將電晶體與另一電晶體(例如，在同一單元內)互連及/或將電晶體連接至晶粒之後段製程(BEOL)中之上金屬層的界面結構。儘管在圖1A至圖1C中僅展示一個電晶體，但應瞭解，晶粒通常包括數百萬至數十億個電晶體。
在此實例中，電晶體為具有三維結構的鰭片式場效應電晶體(FinFET)。FinFET包括一或多個鰭片110-1至110-4，該一或多個鰭片彼此平行且在由圖1A至圖1C中之雙箭頭線112所指示的橫向方向上延伸。如本文中所使用，術語「橫向」係指相對於晶粒之基底水平的方向。鰭片110-1至110-4可由矽、矽鍺、碳化矽等製成。儘管在圖1A至圖1C中之實例中展示四個鰭片110-1至110-4，但應理解，FinFET可包括不同數目個鰭片(例如，一個鰭片、兩個鰭片、三個鰭片等)。此外，儘管鰭片110-1至110-4在圖1A至圖1C中經描繪為具有矩形剖面(輪廓)，但應理解，鰭片可具有其他剖面形狀。例如，每一鰭片可具有錐形剖面，其中鰭片在底部比頂部厚。
FinFET亦包括垂直於鰭片110-1至110-4延續之閘極120，且沿圖1A至圖1C中之雙箭頭線122所指示之橫向方向(其垂直於橫向方向112)延伸。閘極120形成在鰭片110-1至110-4之中間部分上方，使得鰭片110-1至110-4的第一側部分及第二側部分自閘極120之相對側延伸。此在圖1C中展示，圖1C展示FinFET之俯視圖。鰭片之中間部分形成FinFET之通道，其中施加至閘極120之電壓控制通道之電導。閘極120可圍繞每一鰭片之三個或多於三個側(例如，每一鰭片之頂部側及兩個相對側壁)包裹。此增加了閘極120與鰭片110-1至110-4之間的表面積，從而提供對FinFET之通道電導的經改良電控制。如下面進一步所論述，自閘極120之相對側延伸之鰭片110-1至110-4的側部形成FinFET的源極及汲極。
FinFET亦可包括插置在鰭片110-1至110-4與閘極120之間的薄介電層(未展示)。介電層可包括基於鉿的氧化物電介質或另一電介質材料。
結構100亦包括在閘極120的相對側上的第一源極/汲極觸點115與第二源極/汲極觸點125(參考圖1C)。如本文中所使用，術語「源極/汲極」意指觸點提供與FinFET的源極或汲極的電接觸。例如，第一源極/汲極觸點115可提供與FinFET之汲極的接觸，且第二源極/汲極觸點125可提供與FinFET之源極的接觸，反之亦然。
第一源極/汲極觸點115形成在鰭片110-1至110-4之第一側部分上面，且充當FinFET之源極或汲極觸點。第一源極/汲極觸點115可接觸每一鰭片的一或多個側面(例如，每一鰭片的頂側及兩個相對側壁)。第一源極/汲極觸點115由一或多種導電材料(例如，銅及/或另一金屬)製成。結構100亦可包括在閘極120與第一源極/汲極觸點115之間的側壁間隔件(未展示)。側壁間隔件可用於在製造期間促進觸點115及/或閘極120的自對準，且防止閘極120與觸點115之間短路。
第二源極/汲極觸點125形成在鰭片110-1至110-4之第二側部分上面，且充當FinFET之源極或汲極觸點。如圖1A至圖1C中所展示，第二源極/汲極觸點125位於閘極120的與第一源極/汲極觸點115相對側上。第二源極/汲極觸點125可接觸每一鰭片的一或多個側面(例如，每一鰭片的頂部側及兩個相對側壁)。第二源極/汲極觸點125由一或多種導電材料(例如，銅或另一金屬)製成。結構100可包括在閘極120與第二源極/汲極觸點125之間的側壁間隔件(未展示)。側壁間隔件可用於在製造期間促進觸點125及/或閘極120的自對準，且防止閘極120與觸點125之間短路。
結構100亦包括形成在閘極120的頂部上的閘極觸點130。閘極觸點130由一或多種導電材料(例如，銅及/或另一金屬)製成。
圖1C展示FinFET、第一源極/汲極觸點115、第二源極/汲極觸點125及閘極觸點130的俯視圖。如圖1C中所展示，鰭片110-1至110-4自閘極120的相對側橫向延伸。閘極130形成在鰭片的中間部分上方，第一源極/汲極觸點115形成在鰭片的第一側部分上方，且第二源極/汲極觸點125形成在鰭片的第二側部分上方。
參考圖1A，結構100包括用於第一源極/汲極觸點115的界面結構。界面結構包括在第一源極/汲極觸點115上面的第一金屬-0(M0)線135，及在第一M0線135上面的第一金屬-1(M1)層140。第一M0線135由晶粒之金屬-0(M0)層形成，且第一M1線140由在M0層上面的晶粒的金屬-1(M1)層形成。可使用M0層及M1層來形成用於互連電晶體(例如，在同一晶胞內)且將電晶體連接至晶粒之上部金屬層(亦即，在金屬層M1上面的金屬層)的金屬線。金屬線可使用光刻及蝕刻及/或此項技術中已知的其他製造技術由M0及M1層形成。
界面結構亦包括在第一源極/汲極觸點115與第一M0線135之間的通孔132，以及在第一M0線135與第一M1線140之間的通孔138。在此實例中，通孔132為將第一源極/汲極觸點115連接至第一M0線135的垂直互連結構，且通孔138為將第一M0線135連接至第一M1線140的垂直互連結構。如本文中所使用，術語「垂直」係指垂直於晶粒的基底的方向。在圖1A至圖1C中，源極/汲極觸點與M0線之間的通孔經標記為「VD」，且M0線與M1線之間的通孔經標記為「V0」。在下面的論述中，源極/汲極觸點與M0線之間的通孔被稱作為「VD通孔」，且M0線與M1線之間的通孔被稱作為「V0通孔」。
如圖1A中所展示，第一M0線135及第一M1線140彼此垂直。如上文所論述，第一M0線135由晶粒之M0層形成。M0層存在於進階深度次微米程序(節點)中。在此等工藝中，M0層通常用於形成沿一個橫向方向延續之單向金屬線，且M1層用於形成沿與M0金屬線的橫向方向垂直的橫向方向延伸的單向金屬線。單向金屬線的使用允許進階程序以犧牲需要用於雙向金屬佈線的額外金屬層(即，M0層)為代價實現較高分辨率。
結構100包括用於閘極觸點130的界面結構。用於閘極觸點130的界面結構包括在閘極觸點130上面之第二M0線145以及在第二M0線145上面之第二M1線150。第二M0線145由晶粒的M0層形成，並且第二M1線150由晶粒的M1層形成。界面結構亦包括在閘極觸點130與第二M0線145之間的通孔142，以及在第二M0線145與第二M1線150之間的V0通孔148。在此實例中，通孔142為將閘極觸點130連接至第二M0線145的垂直互連結構，且通孔148為將第二M0線145連接至第二M1線150的垂直互連結構。在圖1A至圖1C中，閘極觸點與M0線之間的通孔標記為「VG」。在下面的論述中，閘極觸點與M0線之間的通孔被稱作為「VG通孔」。
如圖1A中所展示，第二M0線145及第二M1線150彼此垂直。此外，第二M0線145平行於第一M0線135延續，且第二M1線150平行於第一M1線140延續。
參考圖1B，結構100亦包括用於第二源極/汲極觸點125的界面結構。注意，在圖1B中未展示用於閘極觸點130及第一源極/汲極觸點115的界面結構，以便提供第二源極/汲極觸點125的界面結構的無障礙視圖。
界面結構包括在第二源極/汲極觸點125上面之第三M0線155，以及在第三M0線155上面之第三M1線160。第三M0線155由晶粒的M0層形成，且第三M1線160由晶粒的M1層形成。界面結構亦包括在第二源極/汲極觸點125與第三M0線155之間的VD通孔152，以及在第三M0線155與第三M1線160之間的V0通孔158。在此實例中，VD通孔152為將第二源極/汲極觸點125連接至第三M0線155的垂直互連結構，且V0通孔158為將第三M0線155連接至第三M1線160的垂直互連結構。如圖1B中所展示，第三M0線155及第三M1線160彼此垂直。
返回參考圖1A，第一M0線135、第二M0線145及第三M0線155彼此平行延伸，且第一M1線140、第二M1線150及第三M1線160彼此平行。第一M0線135及第三M0線155在橫向方向122上由間距(在圖1A中標記為「間距」)間隔開。M0線135與155之間的間距通常不能小於由晶片佈局設計規則規定之M0線的最小列間距。
因此，FinFET的界面結構包括M0線、M1線、VD通孔、V0通孔及一或多個VG通孔。在界面結構中添加M0線及V0通孔以及進階深度次微米程序中之更精細幾何結構導致寄生串聯電阻增加。增加的寄生電阻會增加界面結構中之IR下降，此降低電晶體的電壓裕量，且因此對效能產生負面影響。增加的寄生電阻使得普遍存在的電路拓樸(諸如，低阻抗I/O驅動器)的設計尤其具有挑戰性。隨著尺寸按比例縮小，寄生電阻只會變得越惡劣。
通過增加通孔之數目可減少寄生電阻。然而，界面結構中之高金屬佈線密度以及晶片佈局設計規則限制使得容納額外通孔以減小寄生電阻非常困難。例如，不能將額外VD通孔放置在圖1A中參考元件編號170所指代的第一源極/汲極觸點115的區域上。此係因為額外VD將需要M0線在第一源極/汲極觸點115之區域170上面，此將干擾用於第二源極/汲極觸點125的第三M0線155。出於此原因，第一源極/汲極觸點115之VD通孔132及第二源極/汲極觸點125的VD通孔152在橫向方向122上彼此偏移，如在圖1A中所展示。
本發明之實施例將觸點(例如，源極/汲極觸點)之長度延長超過電晶體之作用區以便增加觸點之面積。增加的面積允許在不違背晶片佈局設計規則的情況下將一或多個額外通孔(例如，一或多個VD通孔)放置在觸點上。一或多個額外通孔減少觸點之界面結構中之寄生電阻，從而改良效能。
就此而言，圖2A至圖2C展示根據本發明之某些態樣之結構200。結構200包括一FinFET以及用於將FinFET與另一電晶體(例如，在同一單元內)互連及/或將FinFET連接至晶粒之後段製程(BEOL)中之上金屬層的界面結構。
該FinFET包括沿橫向方向112延伸之一或多個鰭片210-1至210-4。鰭片210-1至210-4可與圖1A至圖1C中所展示之鰭片110-1至110-4相同。FinFET亦包括形成在鰭片210-1至210-4的中間部分上方之一閘極220，使得鰭片210-1至210-4之第一及第二側部自閘極220之相對側延伸。閘極220類似於圖1A至1C中之閘極120，除了閘極220之長度在橫向122上增加之外，如下面進一步論述。閘極220可圍繞每一鰭片之三個或多於三個側(例如，每一鰭片之頂部側及兩個相對側)包裹。自閘極220之相對側延伸之鰭片210-1至210-4的側部形成FinFET的源極及汲極。
FinFET亦可包括插置在鰭片210-1至210-4與閘極220之間的薄介電層(未展示)。介電層可包括基於鉿的氧化物電介質或另一電介質材料。
結構200亦包括在閘極220的相對側上的第一源極/汲極觸點215與第二源極/汲極觸點225。第一源極/汲極觸點215類似於圖1A至圖1C中之第一源極/汲極觸點115，惟除第一源極/汲極觸點215的長度沿橫向方向122增加以使額外VD通孔適應於減少的寄生電阻，如下文進一步所論述。
第一源極/汲極觸點215形成在鰭片210-1至210-4之第一側部分上面，且充當FinFET之源極或汲極觸點。第一源極/汲極觸點215可接觸每一鰭片的一或多個側面(例如，每一鰭片的頂側及兩個相對側壁)。第一源極/汲極觸點215由一或多種導電材料(例如，銅及/或另一金屬)製成。結構200亦可包括在閘極220與第一源極/汲極觸點215之間的側壁間隔件(未展示)。
第二源極/汲極觸點225類似於圖1A至圖1C中之第二源極/汲極觸點125，惟除第二源極/汲極觸點225的長度沿橫向方向122增加以使額外VD通孔適應於減少的寄生電阻，如下文進一步所論述。
如圖2A至圖2C中所展示，第二源極/汲極觸點225位於閘極220的與第一源極/汲極觸點215的相對側上。第二源極/汲極觸點225形成在鰭片210-1至210-4之第二側部上方，且充當FinFET之源極或汲極觸點。第二源極/汲極觸點225可接觸每一鰭片之一或多個側面(亦即，每一鰭片的頂側及兩個相對側壁)。第二源極/汲極觸點由一或多種導電材料(例如，銅或另一金屬)製成。結構200可包括在閘極220與第二源極/汲極觸點225之間的側壁間隔件(未展示)。
結構200亦包括形成在閘極220的頂部上的閘極觸點230。閘極觸點230由一或多種導電材料(例如，銅及/或另一金屬)製成。
圖2C展示FinFET、第一源極/汲極觸點215、第二源極/汲極觸點225及閘極觸點230的俯視圖。如圖2C中所展示，鰭片210-1至210-4自閘極220的相對側橫向延伸。閘極230形成在鰭片的中間部分上方，第一源極/汲極觸點215形成在鰭片的第一側部分上方，且第二源極/汲極觸點225形成在鰭片的第二側部分上方。
如圖2A至圖2C中所示，第一源極/汲極觸點215包括延伸超過FinFET之作用區212之一個邊緣的第一延伸部分214。在此實例中，作用區212在橫向方向122及橫向方向112上橫跨鰭片210-1至210-4。第一源極/汲極接觸215亦包括延伸超出作用區212之邊緣(其與第一延伸部分214自其延伸之邊緣相對)的第二延伸部分216 。第一源極/汲極觸點215之延伸部分214及216不與鰭片210-1至210-4重疊。儘管第一源極/汲極觸點215在此實例中包括兩個延伸部分，但應理解，第一源極/汲極觸點可僅包括延伸部分中之一個。如上文所論述，第一延伸部分214增加第一源極/汲極觸點215之面積，允許將額外VD通孔放置在第一源極/汲極觸點215上用於減少寄生電阻。
第二源極/汲極觸點225包括延伸超過FinFET之作用區212之一個邊緣的第一延伸部分224以及延伸超過作用區212之邊緣(其與第一延伸部分224自其延伸的邊緣相對)的第二延伸部分226 (參考圖2C)。第二源極/汲極觸點225之延伸部分224及226不與鰭片210-1至210-4重疊。儘管第二源極/汲極觸點225在此實例中包括兩個延伸部分，但應理解，第二源極/汲極觸點可僅包括延伸部分中之一個。如上文所論述，第一延伸部分224增加第二源極/汲極觸點225之面積，允許將額外VD通孔放置在第二源極/汲極觸點225上用於減少寄生電阻。
圖2A至圖2C中之閘220長於圖1A至圖1C中之閘120。如此做以便適應第一源極/汲極觸點215及第二源極/汲極觸點225的延伸部分。因此，與圖1A至1C中之第一源極/汲極觸點115及第二源極/汲極觸點125以及閘極120相比，第一源極/汲極觸點215及第二源極/汲極觸點225以及閘極220在橫向方向122上延伸。
參考圖2A，結構200包括用於第一源極/汲極觸點215的界面結構。如進一步所論述，用於第一源極/汲極觸點215之界面結構包括兩個VD通孔以降低寄生電阻。
界面結構包括在第一源極/汲極觸點215上面之第一M0線235，以及在第一M0線235上面之第一M1線240。第一M0線235由晶粒的M0層形成，且第一M1線240由晶粒的M1層形成。如圖2A中所展示，第一M0線235之長度在橫向方向112上延續，且第一M1線240之長度在與方向112垂直之橫向方向122上延續。
界面結構亦包括在第一源極/汲極觸點215與第一M0線235之間的VD通孔232，以及在第一M0線235與第一M1線240之間的V0通孔238。VD通孔232為將第一源極/汲極觸點215連接至第一M0線235的垂直互連結構，且V0通孔238為將第一M0線235連接至第一M1線240的垂直互連結構。在圖2A中所展示之實例中，VD通孔232及V0通孔238位於作用區212內，且與鰭片210-1至210-4中之一或多個重疊。
用於第一源極/汲極觸點215之界面結構亦包括在第一源極/汲極觸點215上面之第二M0線236。第二M0線236由晶粒之M0層形成，且與第一M0線235平行。界面結構亦包括在第一源極/汲極觸點215與第二M0線236之間的VD通孔231以及在第二M0線236與第一M1線240之間的V0通孔237。VD通孔231為將第一源極/汲極觸點215連接至第二M0線236之垂直互連結構，且V0通孔237為將第二M0線236連接至第一M1線240之垂直互連結構。
在圖2A中所展示之實例中，VD通孔231及V0通孔237位於第一源極/汲極觸點215之第一延伸部分214內。第一延伸部分214提供足夠接觸區域以容納VD通孔231，同時符合晶片佈局設計規則(例如，鄰近M0線之間的最小間距)。因此，在此實例中之界面結構包括兩個VD通孔(亦即，VD通孔231及232)。與圖1A中之第一源極/汲極觸點115的界面結構(其僅包括一個VD通孔(即，VD通孔132))相比，這顯著減少寄生電阻。在圖2A中所展示之實例中，VD通孔231不與鰭片重疊。
參考圖2B，結構200包括用於第二源極/汲極觸點225的界面結構。注意，在圖2B中未展示用於第一源極/汲極觸點215的界面結構，以便提供第二源極/汲極225的界面結構的無障礙視圖。如下文進一步論述，第二源極/汲極225之界面結構包括兩個VD通孔以減少寄生電阻。
界面結構包括在第二源極/汲極觸點225上面之第三M0線255，以及在第三M0線255上面之第二M1線260。第三M0線255由晶粒的M0層形成，且第二M1線260由晶粒的M1層形成。如圖2B中所展示，第三M0線255之長度在橫向方向112上延續，且第二M1線260之長度在與方向112垂直之橫向方向122上延續。
界面結構亦包括在第二源極/汲極觸點225與第三M0線255之間的VD通孔252，以及在第三M0線255與第二M1線260之間的V0通孔258。VD通孔252為將第二源極/汲極觸點225連接至第三M0線255的垂直互連結構，且V0通孔258為將第三M0線255連接至第二M1線260的垂直互連結構。在圖2B中所展示之實例中，VD通孔252及V0通孔258位於第二源極/汲極觸點225之第一延伸部分224內。
用於第二源極/汲極觸點225之界面結構亦包括在第二源極/汲極觸點225上面之第四M0線256。第四M0線256由晶粒之M0層形成，且與第三M0線235平行。界面結構亦包括在第二源極/汲極觸點225與第四M0線256之間的VD通孔251以及在第四M0線256與第二M1線260之間的V0通孔257。VD通孔251為將第二源極/汲極觸點225連接至第四M0線256之垂直互連結構，且V0通孔257為將第四M0線256連接至第二M1線260之垂直互連結構。VD通孔251及通孔257位於作用區212內。
如上文所論述，VD通孔252及V0通孔258位於第二源極/汲極觸點225之第一延伸部分224內。第一延伸部分224提供足夠接觸區域以容納VD通孔252，同時符合晶片佈局設計規則(例如，鄰近M0線之間的最小間距)。因此，在此實例中之界面結構包括兩個VD通孔(亦即，VD通孔251及252)。與圖1A中之第二源極/汲極觸點125之界面結構(其僅包括一個VD通孔(即，VD通孔152))相比，這顯著減少寄生電阻。
結構200亦包括連接至閘極觸點230之界面結構。用於閘極觸點230的界面結構包括在閘極觸點230上面之第五M0線245以及在第五M0線245上面之第三M1線250。第五M0線245由晶粒的M0層形成，並且第三M1線250由晶粒的M1層形成。界面結構亦包括在閘極觸點230和第五M0線245之間的通孔242以及在第五M0線245和第三M1線250之間的V0通孔248。此實例中，通孔242為將閘極觸點230連接至第五M0線245的垂直互連結構，且通孔248為將第五M0線245連接至第三M1線250的垂直互連結構。
如圖2A中所展示，第一M0線235、第二M0線236、第三M0線255、第四M0線256及第五M0線245彼此平行，且第一M1線240、第二M1線260及第三M1線250彼此平行。第一M0線235、第二M0線236、第三M0線255、第四M0線256及第五M0線245在橫向方向122上彼此間隔開，其毗鄰M0線之間的間距不小於由用於晶粒之晶片佈局設計規則規定之最小列間距。
如圖2A中所展示，第一源極/汲極觸點215之第一延伸部分214及第二源極/汲極觸點225之第一延伸部分224位於作用區212之相對側(鰭片210-1至210- 4的相對側)上。
如圖2A中所展示，第一源極/汲極觸點215之VD通孔231及232在橫向方向122上偏離第二源極/汲極觸點225之VD通孔251及252。
應瞭解，圖2A及2B中所展示之M0線可比圖2A及圖2B中所展示在橫向方向112上進一步延伸。此外，應瞭解，圖2A及2B中所展示之M1線可比圖2A及圖2B中所展示在橫向方向122上進一步延伸。此外，應瞭解，鰭片210-1至210-4可比圖2A至圖2C中所展示在橫向方向112上進一步延伸。
因此，本發明之實施例通過使源極/汲極觸點215及225之長度延伸超過作用區212來減小寄生電阻。此增加觸點215及225之接觸面積，允許將額外VD通孔放置在觸點215及225上用於降低寄生電阻。
減少電阻導致更高效能(例如，更高閘極超速驅動)。減少之電阻亦可減少接觸界面結構中之IR下垂，從而產生經改良電壓餘裕或恢復電壓餘裕。由於接觸界面電阻對總電阻的貢獻較小，電阻減少也會減少阻抗校準範圍。
本發明之各態樣亦提供了經改良可製造性(亦即，由於主要決定接觸電阻之較差之界面品質控制，對接觸界面電阻之靈敏度較低，其通常表現出較大的變化)。例如，與使用一個VD通孔用於源極/汲極觸點相比，使用用於源極/汲極觸點之多個VD通孔提供經改良之可製造性。此係因為具有多個VD通孔之界面結構在VD通孔中之一者有缺陷的情況下仍然可以工作，而僅具有一個VD通孔之界面結構將在一個VD通孔有缺陷的情況下不起作用。
本發明之各態樣亦減少原本可能引起更多設計規則檢查(DRC)問題之路由擁塞。例如，延長觸點之長度為佈線提供更多空間。
本發明之各態樣具有一些缺點。例如，延長觸點之長度會引起局部區域之損失以補償此延長。此外，延長源極/汲極觸點及閘極之長度可增加源極/汲極觸點與閘極之間的寄生電容。然而，由本發明之各態樣提供之串聯電阻的減少及對電阻變化之敏感度降低超過了這些缺點。
在圖2C中，鰭片210-1至210-4在方向112上沿其整個長度被描繪為離散結構。然而，應瞭解，本發明之實施例不限於此實例。例如，圖2D展示其中鰭片合併在閘極230之相對側上以形成第一合併部分280及第二合併部分290的實例。在該實例中，第一源極/汲極觸點215 (在圖2D中未展示)可形成在第一合併部分280上方，且第二源極/汲極觸點225 (在圖2D中未展示)可形成在第二合併部分290上方。合併部分280及290可使用磊晶生長程序形成，其中矽或在鰭片上生長另一材料以合併鰭片。磊晶生長可使用與鰭片或不同材料相同之材料。如圖2D中所展示，合併部分280及290位於作用區212內。鰭片在閘極220下方為分離的(亦即，未合併)。
合併部分280及290可至少部分地使用側壁間隔件來限定。就此而言，圖2E展示可用於至少部分地限定合併部分280及290之側壁間隔件291至294的實例。側壁間隔件包括形成在閘極220之相對側上之閘極側壁間隔件291及292。此等側壁間隔件可為與上面所論述之用於防止源極/汲極觸點212及225與閘極220短路之側壁間隔件相同。側壁間隔件亦包括位於鰭片之相對端處的側壁間隔件293及294，如圖2E所展示。此等側壁間隔件293及294中之每一者可形成在相應虛設多晶矽結構(未展示)之側壁上。在形成合併部分280及290之磊晶生長之前形成側壁間隔件291至294。在磊晶生長期間，側壁間隔件291至294有助於將磊晶生長限制在合併部分280及290之期望邊界內。應瞭解，本發明之實施例不限於此實例，且合併部分280及290可使用其他製造技術來形成。此外，應瞭解，側壁間隔件可在橫向方向122上進一步延伸，而不止於如圖2E中所展示。
一多指型電晶體包括平行配置之多個閘極，其中每一閘極被稱作為指狀件。多指可經模型化為並聯耦接之多個電晶體，其中每一閘極(指狀件)對應於電晶體中之一個。多指型電晶體通常用於I/O驅動器及/或其他類型之電路。
多指型電晶體之寄生電阻可藉由將多個指狀件添加至多指型電晶體而減小。然而，此可能顯著地增加多指型電晶體之功率消耗及面積。如下面進一步論述，本發明之各態樣能夠減少多指型電晶體之寄生電阻而不必將更多指狀件添加至多指型電晶體。
圖3A展示根據本發明之一些實施例之雙指型電晶體310之俯視圖。雙指型電晶體310包括圖2A至圖2B中所展示之鰭片210-1至210-4，其在橫向方向112上延伸。雙指型電晶體310亦包括圖2A至2B中所展示之第一源極/汲極觸點215、閘極220及第二源極/汲極觸點225，其在橫向方向122上延伸。在下文之論述中，閘極220被稱作為第一閘極220。
雙指型電晶體310亦包括第二閘極320及第三源極/汲極觸點315。第二閘極320形成在鰭片210-1至210-4之一部分上方。第二閘極320可圍繞每一鰭片之三個或多於三個側邊(例如，每一鰭片之頂側及兩個相對側壁)包裹。第二閘極320平行於第一閘極220延續。如圖3A中所展示，第二源極/汲極觸點225位於第一閘極220與第二閘極320之間。
第三源極/汲極觸點315位於第二閘極320之與第二源極/汲極觸點225之相對側上。第三源極/汲極觸點315形成在鰭片210-1至210-4之一部分上方，且可由一或多種導電材料(例如，銅及/或另一種金屬)製成。如圖3A中所展示，第三源極/汲極觸點315包括延伸超過作用區212之一個邊緣之第一延伸部分314。第一延伸部分314不與鰭片210-1至210-4重疊。如下文進一步論述，第一延伸部分314增加第三源極/汲極觸點315之面積，允許將多於一個VD通孔放置在第三源極/汲極觸點315上，以減少寄生電阻。應瞭解，如上文參考圖2D所論述，第一源極/汲極觸點215、第二源極/汲極觸點225及第三源極/汲極觸點315下方之鰭片之部分可經合併。第一閘220及第二閘320下方之鰭片之部分為分離的(亦即，未合併)。
圖3B展示根據本發明之態樣之用於雙指型電晶體310直至M0層之接觸界面結構的俯視圖。應注意，為了便於說明，在圖3B中未展示單個鰭片。圖3C展示用於圖3B中所展示之雙指型電晶體之界面結構的透視圖。
雙指型電晶體之接觸界面結構包括第一M0線235、第二M0線236、第三M0線255及第四M0線256。如圖3B及圖3C中所展示，第一M0線235及第二M0線236沿方向112在第三源極/汲極觸點315以及第一閘極220及第二閘極320上方延伸。
用於第一源極/汲極觸點215之接觸界面結構包括將第一源極/汲極觸點215連接至第一M0線235之VD通孔232以及將第一源極/汲極觸點215連接至第二M0線236之VD通孔231。VD通孔232位於作用區212內，且VD通孔231位於第一源極/汲極觸點215之第一延伸部分214內。在圖3B中，VD虛線以虛線展示以指示其在M0線下方。
用於第三源極/汲極觸點315之接觸界面結構包括將第三源極/汲極觸點315連接至第一M0線235之VD通孔332以及將第三源極/汲極觸點315連接至第二M0線236之VD通孔331。VD通孔332位於作用區212內，且VD通孔331位於第三源極/汲極觸點315之第一延伸部分314內。在此實例中，第一源極/汲極觸點215及第三源極/汲極觸點315經由第一M0線235及第二M0線236一起短路。此係因為第一M0線235分別經由通孔232及332連接至第一源極/汲極觸點215及第三源極/汲極觸點315，且第二M0線236分別經由通孔231及331連接至第一源極/汲極觸點215及第三源極/汲極觸點315。
用於第二源極/汲極觸點225之接觸界面結構包括將第二源極/汲極觸點225連接至第三M0線255之VD通孔252以及將第二源極/汲極觸點225連接至第四M0線256之VD通孔251。
如圖3B中展示，第一源極/汲極觸點215之VD通孔232及231在方向122上與第三源極/汲極觸點315之VD通孔332及331大致對準，且在方向122上偏離第二源極/汲極觸點315之VD通孔252及251。
源極/汲極接觸215、225及315之延伸部分擴大了源極/汲極接觸215、225及315之接觸區域，允許將額外VD通孔231、331及252放置在源極/汲極接觸上以減少寄生電阻，如在圖3B及3C中所展示。在無延伸部分之情況下，界面結構將限於作用區212內之VD通孔232、332及251。
圖4展示雙指型電晶體之例示性電路模型400。在此實例中，雙指型電晶體被模型化為並聯連接之第一電晶體410及第二電晶體420。第一電晶體410具有對應於第一閘極220之閘極，對應於第一源極/汲極觸點215之汲極以及對應於第二源極/汲極觸點225之源極。第二電晶體420具有對應於第二閘極320之閘極、對應於第三源極/汲極觸點315之汲極以及對應於第二源極/汲極觸點225之源極。在此實例中，第二源極/汲極觸點225由第一電晶體410和第二電晶體420共享，且因此第一電晶體410及第二電晶體420具有共同源極。此外，如上文所論述，第一電晶體410及第二電晶體420之汲極經由第一M0線235及第二M0線236在M0層處連接在一起。
圖3D展示根據本發明之態樣之用於自M0層至M1層之雙指型電晶體310之接觸界面結構的俯視圖。注意，為便於說明，在M0層下面之結構未在圖3D中展示。
用於雙指型電晶體之接觸界面結構包括圖2A中所展示之第一M1線240及第二M1線260，及第三M1線340。第三M1線340可在橫向方向122上在第三源極/汲極觸點315 (在圖3B及圖3C中展示)上方延伸。在圖3D中，在M1線下面之結構以虛線展示。作用區212之邊界亦使用虛線展示。
接觸界面結構亦包括將第一M0線235連接至第一M1線240之V0通孔238以及將第二M0線236連接至第一M1線240之V0通孔237。接觸界面結構亦可包括將第一M0線235連接至第三M1線340之V0通孔338以及將第二M0線236連接至第三M1線340之V0通孔337。接觸界面結構可進一步包括將第三M0線255連接至第二M1線260之V0通孔258，及將第四M0線256連接至第二M1線260之V0通孔257。
應注意，閘極220及320之界面結構未在圖3B至3D中展示。第一閘極220之界面結構可與圖2A中所展示之第一閘極220之閘極界面結構相同。用於第二閘極320之界面結構可為用於第一閘極220之界面結構的複製品。在此實例中，第五M0線245可延伸至第二閘極320，使得第一閘極220及第二閘極320係經由第五M0線245連接。
應瞭解，上文所論述之M0及M1層不限於術語「M0」及「M1」。例如，若最底部互連金屬層以一替代零之金屬層索引開始，則M0層及M1層可分別被稱作為M1層及M2層。
在本發明內，措詞「例示性」用於意指用作實例、例項或說明。本文中描述為「例示性」之任一實施或態樣未必解釋為比本發明之其他態樣較佳或有利。同樣地，術語「態樣」不需要本發明之所有態樣包括所論述特徵、優點或操作模式。
在本發明中，術語「連接」意指電連接，且不排除插入導電元件(例如，薄導電界面)之可能性。例如，元件可藉由與另一元件直接電接觸或經由介入導電元件連接至另一元件。
本發明之先前描述經提供以使得熟習此項技術者能夠製作或使用本發明。對本發明之各種修改對於熟習此項技術者來說將易於顯而易見，且在不脫離本發明之精神或範疇之情況下，本文中所定義之一般原理可應用於其他變化形式。因此，本發明並不意欲限於本文中所描述之實例，而是欲賦予其與本文中所揭示之原理及新穎特徵相一致的最寬廣範圍。
100‧‧‧結構110-1‧‧‧鰭片110-2‧‧‧鰭片110-3‧‧‧鰭片110-4‧‧‧鰭片112‧‧‧雙箭頭線/橫向方向115‧‧‧第一源極/汲極觸點120‧‧‧閘極122‧‧‧雙箭頭線/橫向方向125‧‧‧第二源極/汲極觸點130‧‧‧閘極觸點132‧‧‧通孔135‧‧‧第一金屬-0（M0）線138‧‧‧通孔140‧‧‧第一M1線142‧‧‧通孔145‧‧‧第二M0線148‧‧‧V0通孔150‧‧‧第二M1線152‧‧‧VD通孔155‧‧‧第三M0線158‧‧‧V0通孔160‧‧‧第三M1線170‧‧‧區域200‧‧‧結構210-1‧‧‧鰭片210-2‧‧‧鰭片210-3‧‧‧鰭片210-4‧‧‧鰭片212‧‧‧作用區214‧‧‧第一延伸部分215‧‧‧第一源極/汲極接觸216‧‧‧第二延伸部分220‧‧‧閘極224‧‧‧第一延伸部分225‧‧‧第二源極/汲極觸點226‧‧‧第二延伸部分230‧‧‧閘極觸點231‧‧‧VD通孔232‧‧‧VD通孔235‧‧‧第一M0線236‧‧‧第二M0線237‧‧‧V0通孔238‧‧‧V0通孔240‧‧‧第一M1線242‧‧‧通孔245‧‧‧第五M0線248‧‧‧通孔250‧‧‧第三M1線251‧‧‧VD通孔252‧‧‧VD通孔255‧‧‧第三M0線256‧‧‧第四M0線257‧‧‧V0通孔258‧‧‧V0通孔260‧‧‧第二M1線280‧‧‧第一合併部分290‧‧‧合併部分291‧‧‧閘極側壁間隔件292‧‧‧閘極側壁間隔件293‧‧‧側壁間隔件294‧‧‧側壁間隔件314‧‧‧第一延伸部分315‧‧‧第三源極/汲極觸點320‧‧‧第二閘極331‧‧‧VD通孔332‧‧‧通孔337‧‧‧V0通孔338‧‧‧V0通孔340‧‧‧第三M1線400‧‧‧電路模型410‧‧‧第一電晶體420‧‧‧第二電晶體
圖1A展示根據本發明之某些態樣之包括FinFET及用於FinFET的界面結構之結構的透視圖。
圖1B展示圖1A中之結構的透視圖，在圖1A中所展示之界面結構中之一些在圖1B中未予以展示以便提供結構之某些特徵的無障礙視圖。
圖1C展示根據本發明之某些態樣在圖1A及圖1B中所展示的FinFET的俯視圖。
圖2A展示根據本發明之某些態樣之包括FinFET及用於FinFET的具有減少寄生電阻之界面結構之結構的透視圖。
圖2B展示圖2A中之結構的透視圖，在圖2A中所展示之界面結構中之一些在圖2B中未予以展示以便提供結構之某些特徵的無障礙視圖。
圖2C展示根據本發明之某些態樣在圖2A及圖2B中所展示的FinFET的俯視圖。
圖2D展示根據本發明之某些態樣之其中FinFET中之鰭片的部分經合併的實例。
圖2E展示根據本發明之某些態樣之用於界定鰭片之合併部分的邊界的側壁間隔件的實例。
圖3A展示根據本發明之某些實施例之多指型電晶體的俯視圖。
圖3B展示根據本發明之某些態樣之用於多指型電晶體的具有減少之寄生電阻的界面結構的俯視圖。
圖3C展示圖3B中所展示之界面結構及多指型電晶體的透視圖。
圖3D展示根據本發明之某些態樣之自金屬-0(M0)層至金屬-1(M1)層之界面結構的俯視圖。
圖4展示根據本發明之某些態樣之多指型電晶體的電路模型。
112‧‧‧雙箭頭線/橫向方向
122‧‧‧雙箭頭線/橫向方向
200‧‧‧結構
210-1‧‧‧鰭片
210-2‧‧‧鰭片
210-3‧‧‧鰭片
210-4‧‧‧鰭片
212‧‧‧作用區
214‧‧‧第一延伸部分
215‧‧‧第一源極/汲極接觸
216‧‧‧第二延伸部分
220‧‧‧閘極
225‧‧‧第二源極/汲極觸點
231‧‧‧VD通孔
232‧‧‧VD通孔
235‧‧‧第一M0線
236‧‧‧第二M0線
237‧‧‧V0通孔
238‧‧‧V0通孔
240‧‧‧第一M1線
242‧‧‧通孔
245‧‧‧第五M0線
250‧‧‧第三M1線
260‧‧‧第二M1線

Claims (13)

  1. 一種晶粒，其包含：一或多個鰭片；一閘極，其形成在該一或多個鰭片之一第一部分上方；一第一源極/汲極觸點，其形成在該一或多個鰭片之一第二部分上方且部分環繞該一或多個鰭片之該第二部分，其中該第一源極/汲極觸點包括不與該一或多個鰭片重疊之一延伸部分；第一金屬線及第二金屬線，其由一第一金屬層形成，其中該第一金屬線及第二金屬線經間隔開；一第一通孔，其將該第一源極/汲極觸點連接至該第一金屬線；及一第二通孔，其將該第一源極/汲極觸點連接至該第二金屬線，其中該第二通孔位於該第一源極/汲極觸點之該延伸部分內。
  2. 如請求項1之晶粒，其中該第一通孔與該一或多個鰭片重疊。
  3. 如請求項1之晶粒，其中該一或多個鰭片包含多個鰭片。
  4. 如請求項3之晶粒，其中該多個鰭片在該第一源極/汲極觸點下方合併。
  5. 如請求項1之晶粒，其進一步包含：一第三金屬線，由一第二金屬層形成，其中該第二金屬層在該第一 金屬層上面；一第三通孔，將該第一金屬線連接至該第三金屬線；及一第四通孔，將該第二金屬線連接至該第三金屬線。
  6. 如請求項5之晶粒，其中該第三金屬線垂直於該第一金屬線及該第二金屬線。
  7. 如請求項5之晶粒，其中該第三金屬線與該第一源極/汲極觸點平行。
  8. 如請求項1之晶粒，其進一步包括：一第二源極/汲極觸點，其形成在該一或多個鰭片之一第三部分上方，其中該第二源極/汲極觸點包括不與該一或多個鰭片重疊之一延伸部分；第三金屬線及第四金屬線，其由該第一金屬層形成，其中該第三金屬線及該第四金屬線間隔開；一第三通孔，其將該第二源極/汲極觸點連接至該第三金屬線，其中該第三通孔位於該第二源極/汲極觸點之該延伸部分內；及一第四通孔，將該第二源極/汲極觸點連接至該第四金屬線。
  9. 如請求項8之晶粒，其中該第一源極/汲極觸點之該延伸部分及該第二源極/汲極觸點之該延伸部分位於該一或多個鰭片之相對側上。
  10. 如請求項8之晶粒，其中該第一通孔及該第四通孔中之每一者與該一 或多個鰭片重疊。
  11. 如請求項8之晶粒，其中該一或多個鰭片包含多個鰭片。
  12. 如請求項8之晶粒，其中該第一、第二、第三及第四金屬線彼此平行。
  13. 如請求項8之晶粒，其中該第一源極/汲極觸點及該第二源極/汲極觸點位於該閘極之相對側上。
TW107118581A 2017-06-21 2018-05-30 中段製程之佈局技術 TWI739006B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/628,909 US10325845B2 (en) 2017-06-21 2017-06-21 Layout technique for middle-end-of-line
US15/628,909 2017-06-21

Publications (2)

Publication Number Publication Date
TW201911534A TW201911534A (zh) 2019-03-16
TWI739006B true TWI739006B (zh) 2021-09-11

Family

ID=62784220

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110129193A TWI776630B (zh) 2017-06-21 2018-05-30 中段製程之佈局技術
TW107118581A TWI739006B (zh) 2017-06-21 2018-05-30 中段製程之佈局技術

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW110129193A TWI776630B (zh) 2017-06-21 2018-05-30 中段製程之佈局技術

Country Status (6)

Country Link
US (3) US10325845B2 (zh)
EP (1) EP3642881B1 (zh)
CN (1) CN110832642B (zh)
SG (1) SG11201910319YA (zh)
TW (2) TWI776630B (zh)
WO (1) WO2018236560A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325845B2 (en) 2017-06-21 2019-06-18 Qualcomm Incorporated Layout technique for middle-end-of-line
US10756114B2 (en) * 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
US10867917B1 (en) * 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, associated method and layout
KR20210028398A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 재배선 패턴을 가지는 집적회로 소자
US11264486B2 (en) * 2020-01-16 2022-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US11569166B2 (en) * 2020-08-31 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201622159A (zh) * 2014-10-01 2016-06-16 格羅方德半導體公司 穿隧式場效電晶體及製造此種電晶體之方法
US20160260669A1 (en) * 2015-03-02 2016-09-08 Sun Hom PAAK Finfets having step sided contact plugs and methods of manufacturing the same
US20160329276A1 (en) * 2015-05-07 2016-11-10 United Microelectronics Corp. Semiconductor integrated circuit layout structure
US20160329241A1 (en) * 2015-05-07 2016-11-10 United Microelectronics Corp. Integrated circuit structure and method for forming the same
US20160343708A1 (en) * 2015-05-20 2016-11-24 Jungil Park Semiconductor devices and methods of manufacturing the same
TW201644051A (zh) * 2015-06-15 2016-12-16 台灣積體電路製造股份有限公司 鰭式場效電晶體結構及其形成方法
US20170110405A1 (en) * 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual Power Structure with Connection Pins
TW201719901A (zh) * 2015-09-10 2017-06-01 英特爾股份有限公司 具有腔間隔物的半導體奈米線裝置及用於半導體奈米線裝置的腔間隔物的製造方法
TW201721806A (zh) * 2015-09-24 2017-06-16 英特爾股份有限公司 混合三閘極和奈米線ｃｍｏｓ裝置架構

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
EP3767672A1 (en) * 2013-09-27 2021-01-20 Intel Corporation Low leakage non-planar access transistor for embedded dynamic random access memeory (edram)
JP6333672B2 (ja) * 2014-08-28 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US9620510B2 (en) * 2014-12-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Stacked metal layers with different thicknesses
US9583438B2 (en) * 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
US10338474B2 (en) * 2015-01-14 2019-07-02 Intel Corporation Underlying absorbing or conducting layer for Ebeam direct write (EBDW) lithography
WO2016117288A1 (ja) * 2015-01-19 2016-07-28 株式会社ソシオネクスト 半導体集積回路装置
JP6396834B2 (ja) 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
DE112015006973T5 (de) * 2015-09-25 2018-07-12 Intel Corporation Rückseiten-kontaktstrukturen und herstellung für metall auf beiden seiten von vorrichtungen
WO2017052654A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Scaled interconnect via and transistor contact by adjusting scattering
CN106952900B (zh) * 2016-01-07 2021-07-27 联华电子股份有限公司 半导体布局结构
US10050042B2 (en) * 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell and logic cell design
US9837353B2 (en) * 2016-03-01 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Middle end-of-line strap for standard cell
CN106611782B (zh) 2016-12-27 2020-10-02 上海集成电路研发中心有限公司 一种降低FinFET寄生电阻的方法
US10325845B2 (en) 2017-06-21 2019-06-18 Qualcomm Incorporated Layout technique for middle-end-of-line

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201622159A (zh) * 2014-10-01 2016-06-16 格羅方德半導體公司 穿隧式場效電晶體及製造此種電晶體之方法
US20160260669A1 (en) * 2015-03-02 2016-09-08 Sun Hom PAAK Finfets having step sided contact plugs and methods of manufacturing the same
US20160329276A1 (en) * 2015-05-07 2016-11-10 United Microelectronics Corp. Semiconductor integrated circuit layout structure
US20160329241A1 (en) * 2015-05-07 2016-11-10 United Microelectronics Corp. Integrated circuit structure and method for forming the same
US20160343708A1 (en) * 2015-05-20 2016-11-24 Jungil Park Semiconductor devices and methods of manufacturing the same
TW201644051A (zh) * 2015-06-15 2016-12-16 台灣積體電路製造股份有限公司 鰭式場效電晶體結構及其形成方法
TW201719901A (zh) * 2015-09-10 2017-06-01 英特爾股份有限公司 具有腔間隔物的半導體奈米線裝置及用於半導體奈米線裝置的腔間隔物的製造方法
TW201721806A (zh) * 2015-09-24 2017-06-16 英特爾股份有限公司 混合三閘極和奈米線ｃｍｏｓ裝置架構
US20170110405A1 (en) * 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual Power Structure with Connection Pins
TW201715684A (zh) * 2015-10-20 2017-05-01 台灣積體電路製造股份有限公司 積體晶片及其製造方法

Also Published As

Publication number Publication date
US10410965B2 (en) 2019-09-10
EP3642881A1 (en) 2020-04-29
WO2018236560A1 (en) 2018-12-27
BR112019026589A2 (pt) 2020-06-23
TWI776630B (zh) 2022-09-01
CN110832642B (zh) 2024-07-09
US10325845B2 (en) 2019-06-18
SG11201910319YA (en) 2020-01-30
TW201911534A (zh) 2019-03-16
CN110832642A (zh) 2020-02-21
US20190385948A1 (en) 2019-12-19
US20190067189A1 (en) 2019-02-28
EP3642881B1 (en) 2023-04-12
TW202145501A (zh) 2021-12-01
US20180374792A1 (en) 2018-12-27

Similar Documents

Publication Publication Date Title
TWI739006B (zh) 中段製程之佈局技術
TWI722161B (zh) 佈局方法以及半導體裝置
TWI606484B (zh) 使用硬罩幕層形成半導體元件的方法
KR102150942B1 (ko) 핀펫을 구비하는 반도체 장치
US8633076B2 (en) Method for adjusting fin width in integrated circuitry
US7939858B2 (en) Semiconductor device with a transistor having different source and drain lengths
US7339241B2 (en) FinFET structure with contacts
KR101225641B1 (ko) 반도체 소자 및 그 제조 방법
US9536881B2 (en) Semiconductor devices having fin shaped channels
US8643066B2 (en) Multiple device types including an inverted-T channel transistor and method therefor
KR20080069971A (ko) 인버트된-ｔ 채널 트랜지스터 제조 방법
JP2008166786A (ja) 集積回路および集積回路の形成方法
WO2023206846A1 (zh) 半导体结构及其制造方法
TWI517344B (zh) 半導體裝置中通孔定距之軟體及方法
CN105428414A (zh) 半导体器件
KR101732462B1 (ko) 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 동작 방법
TW200915565A (en) Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US9472550B2 (en) Adjusted fin width in integrated circuitry
KR100846393B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
US20100006930A1 (en) Semiconductor device, manufacturing method thereof, and data processing system
KR20220158886A (ko) 반도체 소자 및 그의 제조 방법
KR20120048903A (ko) 반도체 소자 및 그의 제조 방법
US11302631B2 (en) Integrated circuit cells and related methods
KR20130036947A (ko) 반도체 소자 및 그 형성 방법
KR20240129995A (ko) 콘택 분리층을 기반으로 형성된 자체 정렬된 후면 콘택 구조물을 포함하는 반도체 장치