TWI722161B - 佈局方法以及半導體裝置 - Google Patents

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李賢宰
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Abstract

一種半導體裝置，其包含：在電路主動區中彼此相交的電路主動鰭線以及電路閘極線，在虛設主動區中彼此相交的虛設主動鰭線以及虛設閘極線，主動鰭線與虛設主動鰭線具有相同寬度以及間距，且電路閘極線與虛設閘極線具有相同寬度以及間距，其中虛設主動鰭線中的至少一些與各別電路主動鰭線對準且與各別電路主動鰭線共線，且虛設閘極線中的至少一些與各別電路閘極線對準且與各別電路閘極線共線。

Description

佈局方法以及半導體裝置
2016年4月5日在韓國智慧財產局申請且標題為「佈局方法以及半導體裝置(Layout Method and Semiconductor Device)」的韓國專利申請案第10-2016-0041563號以全文引用的方式併入本文中。
實例實施例涉及佈局方法、製造使用所述佈局方法的半導體裝置的方法、其半導體裝置以及選擇所述佈局方法的電子系統。
隨著半導體裝置傾向於高度整合，電晶體已逐步微型化且電晶體的短通道效應進一步增加。為了抑制短通道效應，已提出鰭式場效電晶體(fin field effect transistor，FinFET)結構。在製造具有FinFET結構的微型化電晶體時，可能發生出乎意料的缺陷，藉此減少良率以及生產率。
根據實例實施例，一種佈局方法可包含：在佈局區中形成 電路主動鰭線以及與電路主動鰭線相交的電路閘極線；識別佈局區中的空閒區；使用網格單元(grid unit)在空閒區中設定網格圖(grid map)；以及使用胞元單元在網格圖內形成虛設主動鰭線以及虛設閘極線，其中網格單元具有四邊形形狀，所述四邊形形狀具有彼此對置的第一側邊以及第二側邊以及彼此對置的第三側邊以及第四側邊，且其中胞元單元包含將網格單元的第一側邊以及第二側邊的中間部分彼此連接的主動鰭單元，以及將網格單元的第三側邊以及第四側邊的中間部分彼此連接且與主動鰭單元相交的閘極單元。
根據其他實例實施例，一種佈局方法可包含：在佈局區中形成第一電路主動鰭線以及與第一電路主動鰭線相交的第一電路閘極線，第一電路主動鰭線以第一間距形成且第一電路閘極線以第二間距形成；識別第一佈局區中的空閒區；在空閒區中設定網格圖；以及在設定有網格圖的空閒區中形成虛設主動鰭線以及虛設閘極線，其中設定網格圖包含形成多個網格單元，以及在空閒區中配置多個網格單元，其中形成虛設主動鰭線以及虛設閘極線包含藉由在多個網格單元之間插入胞元單元而形成多個胞元單元，其中胞元單元包含彼此相交的主動鰭單元與閘極單元；且其中胞元單元的主動鰭單元與閘極單元的相交區安置於網格單元的中心部分中。
根據其他實例實施例，一種半導體裝置可包含電路區以及虛設區。虛設區包含第一虛設區以及第二虛設區，且電路區包含與第一虛設區對置的第一電路區以及與第一虛設區間隔開的第二電路區。電路主動鰭圖案安置於電路區中。虛設主動鰭圖案安置於 虛設區中且以相同於電路主動鰭圖案的間距的間距進行安置。電路閘極線安置於電路區中。虛設閘極線安置於虛設區中且以相同於電路閘極線的間距的間距進行安置。安置於第一虛設區中的虛設主動鰭圖案的密度不同於安置於第一電路區中的電路主動鰭圖案的密度，且安置於第二虛設區中的虛設主動鰭圖案的密度不同於安置於第一虛設區中的虛設主動鰭圖案的密度。
根據其他實例實施例，一種半導體裝置可包含彼此鄰近的電路區以及虛設區。具有在第一方向上延伸的線性形狀的電路主動鰭圖案可安置於電路區中。具有在第一方向上延伸的線性形狀的虛設主動鰭圖案可安置於虛設區中。虛設主動鰭圖案包含具有與電路主動鰭圖案的末端部分對置的末端部分的第一側邊鰭圖案。與電路主動鰭圖案相交的電路閘極線可安置於電路區中。具有與電路閘極線的末端部分對置的末端部分的虛設閘極線可安置於虛設區中。電路主動鰭圖案的側邊與第一側邊鰭圖案的側邊彼此對準，且電路閘極線的側邊與虛設閘極線的側邊彼此對準。
根據其他實例實施例，一種半導體裝置可包含：在電路主動區中彼此相交的電路主動鰭線以及電路閘極線；在虛設主動區中彼此相交的虛設主動鰭線以及虛設閘極線，主動鰭線與虛設主動鰭線具有相同寬度以及間距，且電路閘極線與虛設閘極線具有相同寬度以及間距，其中虛設主動鰭線中的至少一些與各別主動鰭線對準且與各別主動鰭線共線，且虛設閘極線中的至少一些與各別電路閘極線對準且與各別電路閘極線共線。
1:半導體裝置
3:主動鰭單元
3c:電路主動鰭線
3d:虛設主動鰭線
3d_1:第一側邊虛設主動鰭線
3d_2:第二側邊虛設主動鰭線
4、4'、110:主動鰭線
6:閘極單元
6c:電路閘極線
6d、165d:虛設閘極線
6d_1:第一側邊虛設閘極線
6d_2:第二側邊虛設閘極線
7、7':閘極線
9、33:網格單元
12:胞元單元
15:輔助閘極佈局
20、20'、21:佈局區
20a:主動鰭佈局
20b:閘極佈局
21a、21a'、21a"、21b:佈局
22:不同佈局區
24、24':空閒區
27、27':網格圖
30:重疊網格單元
50、50c:主動佈局圖案
50d:虛設主動佈局圖案/主動佈局圖案
50d'、50d":虛設主動佈局圖案
50d'_1:第一部分
50d'_2:第二部分
60:閘極佈局圖案
105:基板
110c:第一電路主動鰭圖案/電路主動鰭圖案/主動鰭圖案
110d:虛設主動鰭圖案/主動鰭圖案
210d:虛設主動鰭圖案
110d_1:第一側邊虛設鰭圖案
110d_2:第二側邊虛設鰭圖案
111:第二電路主動鰭圖案
112:第三電路主動鰭圖案
115c:第一電路主動區/電路主動區/主動區
115d:虛設主動區/主動區
215d:虛設主動區
115d_1:第一側邊虛設主動區
115d_2:第二側邊虛設主動區
116:第二電路主動區
117:第三電路主動區
120:第一絕緣層
121:第二隔離區
125:罩幕
130:深溝槽
135:第一隔離區
150:絕緣圖案
155:閘極隔片
160:閘極介電部分
165c:第一電路閘極線/電路閘極線/閘極線
166:第二電路閘極線
167:第三電路閘極線
170:閘極罩蓋圖案
180:輔助閘極圖案
210c:電路主動鰭圖案
215c:電路主動區
A1、A1':第一區
A2:第二區
A3:第三區
AFL、AF'L:主動鰭圖案
AR、AR':主動區
BR:邊界部分
Ca_E、Da_E、Cg_E、Dg_E:末端部分
Ca_S、Da_S、Cg_S、Dg_S:側邊
CA:電路區
C_1:第一電路區/鄰近電路區
C_1a:第一鄰近電路區
C_1b:第二鄰近電路區
C_2:第二電路區
C1、C1':第一電路部分/第一部分
C2、C2':第二電路部分/第二部分
C3、C3':第三電路部分/第三部分
C4、C4':第四電路部分/第四部分
C5、C5':第五電路部分/第五部分
C6、C6':第六電路部分/第六部分
CH:高密度電路區
CL:第一虛擬線性線/第一線性線/虛擬列線/低密度電路區
CM:中等密度電路區
CR:相交區
CS:通道半導體層
DA:虛設區
D_1:第一虛設區/鄰近虛設區
D_1a:第一鄰近虛設區
D_1b:第二鄰近虛設區
D_2:第二虛設區
D1、D1':第一虛設部分
D2、D2':第二虛設部分
D3、D3':第三虛設部分
D4、D4':第四虛設部分
D5、D5':第五虛設部分
D6、D6':第六虛設部分
DH:高密度虛設區
DL:低密度虛設區
DM:中等密度虛設區
GC:閘極罩蓋圖案
GL、GL':閘極線
Gox:閘極介電部分
GS:閘極隔片
GS':絕緣隔片
IL:絕緣層
ISO1、ISO1':第一隔離區
ISO2、ISO2':第二隔離區
L1、L2:距離
RL:第二虛擬線性線/第二線性線/虛擬行線
P1:第一間距
P2:第一間距
P3:第三間距
P4:第四間距
Pa:第一間距/第二長度
Pg:第二間距/第一長度
S5、S10、S15、S25、S30、S105、S110、S115、S120、S125、S130:操作
Sa、S1:第一距離
Sa1:第一側邊
Sa2:第二側邊
Sa3:第三側邊
Sa4:第四側邊
Sg、S2:第二距離
S/D、S/D':源極/汲極區
SUB:基板
W:寬度
Wa、W1:第一寬度
Wg、W2:第二寬度
X:第一方向
Y:第二方向
藉由參考附圖詳細描述例示性實施例，特徵將對於一般技術者變得顯而易見，其中：圖1說明根據一實例實施例的半導體裝置佈局方法的實例的流程圖。
圖2A至圖2D說明根據一實例實施例的半導體裝置佈局方法的實例中的階段的平面圖。
圖3A至圖4B說明根據一實例實施例的半導體裝置佈局方法的實例的平面圖。
圖5、圖6A以及圖6B說明根據一實例實施例的半導體裝置佈局方法的另一實例的平面圖。
圖7說明根據一實例實施例的半導體裝置佈局方法的另一實例的平面圖。
圖8說明根據一實例實施例的半導體裝置佈局方法的另一實例的平面圖。
圖9說明根據一實例實施例的半導體裝置佈局方法的實例的流程圖。
圖10A至圖10C說明根據一實例實施例的半導體裝置佈局方法的實例的平面圖。
圖11A至圖11D說明根據一實例實施例的半導體裝置佈局方法的實例的平面圖。
圖12說明根據一實例實施例的半導體裝置的概念圖。
圖13說明根據一實例實施例的半導體裝置的平面圖。
圖14說明根據一實例實施例的半導體裝置的橫截面圖。
圖15、圖16、圖17A以及圖17B說明根據一實例實施例的 半導體裝置的平面圖。
圖18A以及圖18B說明根據一實例實施例的半導體裝置的橫截面圖。
圖19說明根據一實例實施例的半導體裝置的另一實例的平面圖。
圖20說明根據一實例實施例的半導體裝置的橫截面圖。
圖21說明根據一實例實施例的半導體裝置的概念圖。
圖22說明根據一實例實施例的半導體裝置的概念圖。
圖23說明根據一實例實施例的半導體裝置的實例的平面圖。
圖24說明根據一實例實施例的半導體裝置的實例的平面圖。
圖25說明根據一實例實施例的半導體裝置的實例的平面圖。
圖26說明根據一實例實施例的半導體裝置的實例的平面圖。
圖27說明根據一實例實施例的半導體裝置的平面圖。
圖28說明根據一實例實施例的半導體裝置的平面圖。
圖29說明根據一實例實施例的半導體裝置的橫截面圖。
圖30至圖35B說明製造根據一實例實施例的半導體裝置的方法中的階段圖。
參考圖1至圖12，下文將描述根據一實例實施例的半導體裝置佈局方法、使用所述佈局方法形成的佈局、其中可安置所述佈局的區，以及用於形成所述佈局的目標圖案。
在圖1至圖12中，圖1至圖9為說明根據一實例實施例 的半導體裝置佈局方法以及使用所述佈局方法形成的佈局的圖式。圖10A至圖10C為說明其中安置使用根據一實例實施例的半導體裝置佈局方法形成的佈局的區的圖式。圖11A至圖12為說明針對於根據一實例實施例的半導體裝置佈局方法中的佈局的目標圖案的實例的圖式。
首先，將參考圖1至圖4B描述根據一實例實施例的半導體裝置佈局方法。在圖1至圖4B中，圖1為說明根據一實例實施例的半導體裝置佈局方法的實例的流程圖，圖2A至圖2D為說明根據一實例實施例的半導體裝置佈局方法的實例的平面圖，且圖3A至圖4B為說明根據一實例實施例的半導體裝置佈局方法的實例的平面圖。
參考圖1至圖2B，可在操作S5中判定設計規則。判定設計規則可包含判定主動鰭單元3的第一間距Pa以及閘極單元6的第二間距Pg。
詳言之，判定設計規則可包含判定每一主動鰭單元3的第一寬度Wa以及鄰近主動鰭單元3之間的第一距離Sa，以及判定鄰近閘極單元6之間的第二距離Sg。亦即，主動鰭單元3中的每一者可具有第一寬度Wa，且主動鰭單元3可彼此間隔開第一距離Sa。閘極單元6中的每一者可具有第二寬度Wg，且閘極單元6可彼此間隔開第二距離Sg。
主動鰭單元3的第一間距Pa可為主動鰭單元3的第一寬度Wa與主動鰭單元3之間的第一距離Sa的總和，亦即Pa=Wa+Sa。閘極單元6的第二間距Pg可為閘極單元6的第二寬度Wg與閘極單元6之間的第二距離Sg的總和，亦即Pg=Wg+Sg。
在一實例中，主動鰭單元3以及閘極單元6可為設置具有FinFET結構的電晶體的構成元件。舉例而言，主動鰭單元3可為其中可形成具有FinFET結構的電晶體的通道區的主動鰭，且閘極單元6可為具有FinFET結構的電晶體的閘極電極。
參考圖1至圖2C，判定設計規則可進一步包含使用第一間距Pa以及第二間距Pg判定(例如，標記)網格單元9。
網格單元9可具有四邊形形狀。網格單元9的橫向長度可由閘極單元6的第二間距Pg判定，且網格單元9的縱向長度可由主動鰭單元3的第一間距Pa判定。因此，網格單元9的橫向長度可相同於第二間距Pg，且網格單元9的縱向長度可相同於第一間距Pa。
參考圖1至圖2D，判定設計規則可進一步包含判定胞元單元12。
判定胞元單元12可包含將主動鰭單元3以及閘極單元6安置於網格單元9中。胞元單元12可包含在網格單元9中彼此相交的主動鰭單元3以及閘極單元6。
在胞元單元12中，主動鰭單元3可具有第一寬度Wa以及大小相同於第二間距Pg的第一長度Pg。在胞元單元12中，閘極單元6可具有第二寬度Wg以及大小相同於第一間距Pa的第二長度Pa。因此，主動鰭單元3的長度可相同於第二間距Pg，且閘極單元6的長度可相同於第一間距Pa。
胞元單元12的主動鰭單元3可經安置以連接網格單元9的兩側的中間部分，且胞元單元12的閘極單元6可經安置以連接網格單元9的下部表面以及網格單元9的上部表面的中間部分。
胞元單元12的主動鰭單元3與閘極單元6可在網格單元9中彼此相交。胞元單元12中的主動鰭單元3與閘極單元6的相交區CR可為網格單元9的中心部分。
網格單元9可具有四邊形形狀，其具有彼此對置的第一側邊Sa1以及第二側邊Sa2，以及彼此對置的第三側邊Sa3以及第四側邊Sa4。胞元單元12可包含將網格單元9的第一側邊Sa1以及第二側邊Sa2的中間部分彼此連接的主動鰭單元3，以及相交主動鰭單元3同時將網格單元9的第三側邊Sa3以及第四側邊Sa4的中間部分彼此連接的閘極單元6。
在胞元單元12中，主動鰭單元3可相對於閘極單元6自相交區CR延伸達等於第二距離Sg的一半(Sg/2)的量。在胞元單元12中，閘極單元6可相對於主動鰭單元3自相交區CR延伸達等於第一距離Sa的一半(Sa/2)的量。
參考圖1至圖3A，在操作S10中，可在佈局區20中形成電路主動鰭線3c以及電路閘極線6c。佈局區20可提供為電腦的顯示器。
在一實例中，佈局區20可為其中安置在相同平面以及相同層上以相同間距形成的圖案的區。舉例而言，佈局區20可為其中形成具有相同間距的主動鰭以及具有相同間距的閘極線的區。
可使用以第一間距Pa形成的主動鰭單元3形成電路主動鰭線3c。因此，電路主動鰭線3c可以第一間距Pa形成。可使用由設計規則判定的第一間距Pa、第一寬度Wa以及第一距離Sa形成電路主動鰭線3c。電路主動鰭線3c可形成為具有等於主動鰭單元3的第一寬度的第一寬度Wa。電路主動鰭線3c之間的距離可 相同於主動鰭單元3之間的第一距離Sa。
可使用以第二間距Pg形成的閘極單元6形成電路閘極線6c。因此，電路閘極線6c可以第二間距Pg形成。可使用由設計規則判定的第二間距Pg、第二寬度Wg以及第二距離Sg形成電路閘極線6c。電路閘極線6c可形成為具有等於閘極單元6的第二寬度的第二寬度Wg。電路閘極線6c之間的距離可相同於閘極單元6之間的第二距離Sg。
電路主動鰭線3c可具有在第一方向X上延伸的線性形狀，且電路閘極線6c可具有在垂直於第一方向X的第二方向Y上延伸的線性形狀。在一實例中，電路主動鰭線3c以及電路閘極線6c可彼此相交以形成如圖2D中所說明的相交區CR。電路主動鰭線3c的末端部分可在第一方向X上自相交區CR延伸達等於上文參考圖2D所描述的第二距離Sg的一半(Sg/2)的量。電路閘極線6c的末端部分可在第二方向Y上自相交區CR延伸達等於上文參考圖2D所描述的第一距離Sa的一半(Sa/2)的量。
在一實例中，電路主動鰭線3c以及電路閘極線6c可彼此同時形成，但不限於此。舉例而言，電路閘極線6c可在電路主動鰭線3c形成之後形成，或電路主動鰭線3c可在電路閘極線6c形成之後形成。
可在操作S15中識別佈局區20中的空白空間或空區24。可藉由將其中並未形成電路主動鰭線3c以及電路閘極線6c的區判定為空閒區域而進行空閒區24的識別。
參考圖1至圖3B，可在操作S25中使用網格單元9(參見圖2C)在空閒區24中建立(例如，界定)網格圖27。
在網格單元9(圖2C)的狀況下，可在空閒區24中在第一方向X以及第二方向Y上安置(例如，界定)多個網格單元9。網格圖27中的網格單元9可安置(例如，標記)為與電路主動鰭線3c以及電路閘極線6c的末端部分對準。舉例而言，電路主動鰭線3c的末端部分可在網格圖27中在第二方向Y上與網格單元9的中間部分對準，且電路閘極線6c的末端部分可在網格圖27中在第一方向X上與網格單元9的中間部分對準。
使用網格單元9(圖2C)在空閒區24中建立網格圖27可包含自鄰近於電路主動鰭線3c的末端部分或電路閘極線6c的末端部分的空閒區形成(例如，標記)網格單元9。舉例而言，使用網格單元9(圖2C)在空閒區24中建立網格圖27可包含首先形成接觸電路主動鰭線3c以及電路閘極線6c的末端部分的網格單元9，以及基於如上文形成的網格單元9形成剩餘空閒區中的網格單元9。
如圖3A中所說明，電路主動鰭線3c的末端部分可自相交區CR延伸達等於第二距離Sg的一半(Sg/2)的量，且電路閘極線6c的末端部分可自相交區CR延伸達等於上文參考圖2D所描述的第一距離Sa的一半(Sa/2)的量。因此，可首先形成接觸電路主動鰭線3c的末端部分以及電路閘極線6c的末端部分的網格單元9，且接著基於如上文形成的網格單元9，可在剩餘空閒區中形成網格單元9，藉此在空閒區24中形成網格單元9而不形成閒置空閒區。
參考圖1、圖2A至圖2D、圖3C、圖4A以及圖4B，可在操作S30中執行將胞元單元12(參見圖2D)插入至網格圖27 中。亦即，可將胞元單元12(圖2D)插入至提供於網格圖27中的網格單元9當中以形成虛設主動鰭線3d以及虛設閘極線6d，例如每一胞元單元可形成於網格圖27的各別網格單元9中。
虛設主動鰭線3d可具有在第一方向X上延伸的線性形狀，且虛設閘極線6d可具有在第二方向Y上延伸的線性形狀。可藉由允許胞元單元12(圖2D)的主動鰭單元3(圖2D)連續地連接至胞元單元而形成虛設主動鰭線3d，且可藉由允許胞元單元12(圖2D)的閘極單元6(圖2D)連續地連接至胞元單元而形成虛設閘極線6d。
虛設主動鰭線3d可包含自電路主動鰭線3c延伸的第一側邊虛設主動鰭線3d_1，以及平行於電路主動鰭線3c的第二側邊虛設主動鰭線3d_2。舉例而言，如圖3C中所說明，第一側邊虛設主動鰭線3d_1可直接連接至各別電路主動鰭線3c且與之共線以自其延伸，且第二側邊虛設主動鰭線3d_2可平行於所連接第一側邊虛設主動鰭線3d_1以及電路主動鰭線3c延伸(例如，在圖3C中在電路主動鰭線3c下方延伸)。
虛設閘極線6d可包含自電路閘極線6c延伸的第一側邊虛設閘極線6d_1，以及平行於電路閘極線6c的第二側邊虛設閘極線6d_2。舉例而言，如圖3C中所說明，第一側邊虛設閘極線6d_1可直接連接至各別電路閘極線6c且與之共線以自其延伸，且第二側邊虛設閘極線6d_2可平行於所連接第一側邊虛設閘極線6d_1以及電路閘極線6c延伸(例如，在圖3C中在電路閘極線6c的左側延伸)。
電路主動鰭線3c以及虛設主動鰭線3d可形成主動鰭線 4(圖4A)，且電路閘極線6c以及虛設閘極線6d可形成閘極線7(圖4B)。主動鰭線4與閘極線7可彼此區分(例如，區別)為不同層或不同平坦層。舉例而言，圖4A中所說明的設置有主動鰭線4的主動鰭佈局20a以及圖4B中所說明的設置有閘極線7的閘極佈局20b可形成為單獨層。
如圖4A中所說明的設置有主動鰭線4的主動鰭佈局20a可用於製造單獨光罩，且光罩可用於半導體裝置的製造製程中。如圖4B中所說明的設置有閘極線7的閘極佈局20b可用於製造單獨光罩，且光罩可用於半導體裝置的製造製程中。因此，在半導體裝置形成製程中，可使用如圖4A中所說明的設置有主動鰭線4的主動鰭佈局20a以及如圖4B中所說明的設置有閘極線7的閘極佈局20b。
可使用如上文參考圖1至圖4B所描述的方法形成第一佈局，且接著可(例如)在圖3C中所說明的結構上形成第二佈局。下文將參考圖5至圖6B描述第二佈局的實例。
圖5、圖6A以及圖6B為說明佈局的形成方法的平面圖，在所述佈局中可使用如圖4A中所說明的設置有主動鰭線4的主動鰭佈局20a(圖4A)以及如圖4B中所說明的設置有閘極線7的閘極佈局20b(圖4B)形成最後圖案。圖5描繪包含主動佈局圖案50c以及50d以及閘極佈局圖案60，以及圖3C中所說明的主動鰭線4以及閘極線7的佈局區21。圖6A為說明主動佈局圖案50c以及50d的實例的佈局21a的圖式，且圖6B為說明閘極佈局圖案60的佈局21b的圖式。
首先，參考圖3C、圖5、圖6A以及圖6B，主動佈局圖 案50c以及50d以及閘極佈局圖案60可形成於佈局區21中(例如，形成於主動鰭線4以及閘極線7上)。
主動佈局圖案50c以及50d可包含重疊主動鰭線4的電路主動鰭線3c的主動佈局圖案50c，以及重疊主動鰭線4的虛設主動鰭線3d的虛設主動佈局圖案50d(鑒於圖6A的圖5)。閘極佈局圖案60可以某種方式形成以使得閘極線7的一部分被切割(鑒於圖6B的圖5)。舉例而言，閘極佈局圖案60可形成為在虛設閘極線6d與電路閘極線6c之間開放一段距離。
主動佈局圖案50c以及50d與閘極佈局圖案60可彼此區分(例如，區別)為不同層或不同平坦表面。舉例而言，如圖6A中所說明的設置有主動佈局圖案50c以及50d的佈局21a以及如圖6B中所說明的設置有閘極佈局圖案60的佈局21b可形成為單獨層。
如圖6A中所說明的設置有主動佈局圖案50c以及50d的佈局21a可用於製造單獨光罩，且此光罩可用於半導體裝置的形成製程。如圖6B中所說明的設置有閘極佈局圖案60的佈局21b可用於製造單獨光罩，且此光罩可用於半導體裝置的形成製程中。在一實例中，在使用主動鰭佈局20a(圖4A)形成主動鰭線4之後，可使用佈局21a(圖6A)的主動佈局圖案50c以及50d圖案化主動鰭線4，藉此在半導體裝置中形成最後主動鰭圖案。在另一實例中，在使用閘極佈局20b(圖4B)形成閘極線7之後，可使用佈局21b(圖6B)的閘極佈局圖案60圖案化閘極線7以形成待用作半導體裝置中的閘極電極的最後閘極線。
在圖6A中，虛設主動佈局圖案50d可具有在第一方向X 上延伸的線性形狀，但不限於此。將參考圖7以及圖8描述虛設主動佈局圖案50d的形狀的實例。圖7說明佈局21a'，其說明虛設主動佈局圖案的經修改實例50d'，且圖8說明佈局21a"，其說明虛設主動佈局圖案的另一經修改實例50d"。
參考圖7，虛設主動佈局圖案50d'可具有在第一方向x上縱向延伸的形式。虛設主動佈局圖案50d'可包含沿著Y方向具有不同寬度同時具有在第一方向X上縱向延伸的形式的第一部分50d'_1以及第二部分50d'_2。舉例而言，第一部分50d'_1可具有小於第二部分50d'_2的寬度，但不限於此。舉例而言，與具有相對大平坦區域的電路主動佈局圖案50c的一部分對置(例如，面向所述部分)的虛設主動佈局圖案50d'的一部分可形成為具有相對窄寬度，且與具有相對小平坦區域的電路主動佈局圖案50c的一部分對置(例如，面向所述部分)的虛設主動佈局圖案50d'的一部分可形成為具有相對大寬度。
詳言之，虛設主動佈局圖案50d'可具有在第一方向X上彼此平行的兩條側邊，且兩條側邊中的一者可凹入。舉例而言，與電路主動佈局圖案50c對置(例如，面向所述佈局圖案)的虛設主動佈局圖案50d'的第一側邊可彎曲(例如，凹入)，且與第一側邊對置的虛設主動佈局圖案50d'的第二側邊可線性(例如，筆直)，但不限於此。舉例而言，虛設主動佈局圖案50d'的第一側邊以及第二側邊兩者可皆彎曲。
參考圖8，虛設主動佈局圖案50d"可安置為島狀物形式。舉例而言，虛設主動佈局圖案50d"可安置為(例如)沿著X方向以及Y方向彼此間隔開的多個島狀物形式。
接下來，將參考圖9至圖11D描述半導體裝置佈局的另一實例。首先，將參考圖9至圖10C描述佈局方法的另一實例。圖9為說明根據一實例實施例的半導體裝置佈局方法的實例的流程圖，且圖10A至圖10C為說明根據一實例實施例的半導體裝置佈局方法的實例的平面圖。
參考圖9以及圖10A，可在操作S105中判定設計規則。設計規則判定可相同於上文參考圖1至圖2D所描述的設計規則判定。因此，如上文參考圖1至圖2D所描述，可判定具有第一間距Pa的主動鰭單元3(圖2A)、具有第二間距Pg的閘極單元6(圖2B)、網格單元9(圖2C)以及胞元單元12(圖2D)。
在操作S110中，可使用相同於上文參考圖1以及圖3A所描述的方法的方法在佈局區20'中形成電路主動鰭線3c以及電路閘極線6c。在一實例中，佈局區20'可為具有使用具有第一間距Pa的主動鰭單元3以及具有第二間距Pg的閘極單元6形成的圖案的佈局區。在一實例中，佈局區20'可鄰近於其中形成間距不同於第一間距Pa以及第二間距Pg的圖案的不同佈局區22。
可在操作S115中識別佈局區20'中的空閒區24'。空閒區24'可為其中並未形成電路主動鰭線3c以及電路閘極線6c的佈局區20'的區。在操作S120中，可使用如上文參考圖2C所描述的網格單元9(參見圖2C)在空閒空間24'中建立網格圖27'。可使用實質上相同於參考圖3B建立網格圖27的方法的方法執行網格圖27'的建立。舉例而言，建立網格圖27'可包含自電路主動鰭線3c以及電路閘極線6c的末端部分配置網格單元9。
在一實例中，在網格圖27'的網格單元9中，可出現重疊 不同佈局區22的邊界部分BR的重疊網格單元30。不同佈局區22可為其中可形成在連同電路主動鰭線3c在相同平面上形成時形成為間距不同於電路主動鰭線3c的間距的主動圖案，以及在連同電路閘極線6c在相同平面上形成時形成為間距不同於電路閘極線6c的間距的閘極圖案的佈局區。參考圖9以及圖10B，可將如上文參考圖2D所描述的胞元單元12(圖2D)插入至網格圖27'中。因此，可形成如上文參考圖3C所描述的主動鰭線4以及閘極線7。
在一實例中，在網格圖27'的網格單元9中，可將胞元單元12(圖2D)插入於重疊不同佈局區22的邊界部分BR的重疊網格單元30之間。因此，主動鰭線4以及閘極線7的末端部分可重疊不同佈局區22。
參考圖9以及圖10C，在操作S130中，可移除重疊不同佈局區22或不滿足與不同佈局區22的最小距離的單位胞元(unit cell)。舉例而言，可移除重疊不同佈局區22的邊界部分BR的重疊網格單元30中的單位胞元。因此，主動鰭線4以及閘極線7的末端部分可不重疊不同佈局區22。
隨後，將參考圖9以及圖11A至圖11D描述佈局方法的另一實例。圖11A至圖11D為說明根據一實例實施例的半導體裝置佈局方法的實例的平面圖。
參考圖9以及圖11A，可在操作S105中判定設計規則。所述設計規則判定可相同於上文參考圖1至圖2D所描述的設計規則判定。
在操作S110中，可使用相同於上文參考圖1以及圖3A所描述的方法在佈局區20中形成電路主動鰭線3c以及電路閘極 線6c。隨後，可在佈局區20中形成輔助閘極佈局15。輔助閘極佈局15可具有在第二方向Y上延伸的線性形式，且可在第一方向X上具有大於單一閘極線6c的寬度的寬度W。輔助閘極佈局15可不重疊電路閘極線6c以及電路主動鰭線3c。輔助閘極佈局15可安置成鄰近於電路主動鰭線3c的末端部分同時平行於電路閘極線6c。如圖1以及圖3A中所說明，可在操作S15中在佈局區20中識別空閒區24。其中輔助閘極佈局15定位於佈局區20中的區可被辨識為空閒區24，例如輔助閘極佈局15可為空閒區24的一部分。舉例而言，當識別出空閒區24時，輔助閘極佈局15可被視為不存在。
參考圖9以及圖11B，在操作S120中，可使用網格單元9以相同於圖1以及圖3B描述的方式在空閒區24中建立網格圖27。在識別出空閒區24的階段中，由於輔助閘極佈局15被以某種方式視為使得不存在輔助閘極佈局，因此網格圖27可包含重疊輔助閘極佈局15的網格單元，例如可不管輔助閘極佈局15如何在空閒區24中標記網格圖27，以提供重疊輔助閘極佈局15且接觸電路閘極線6c以及電路主動鰭線3c的均勻網格。
參考圖9以及圖11C，在操作S125中，可將胞元單元12(參見圖2D)以相同於圖1以及圖3C描述的方式插入於網格圖27的網格單元9之間。因此，可形成如上文參考圖3C所描述的包含電路主動鰭線3c以及虛設主動鰭線3d的主動鰭線4，以及包含電路閘極線6c以及虛設閘極線6d的閘極線7。如上文所描述的主動鰭線4以及閘極線7可包含重疊輔助閘極佈局15的部分。
參考圖9以及圖11D，在操作S130中，可移除重疊不同 佈局區或不滿足與不同佈局區的最小距離的單位胞元。
輔助閘極佈局15可設定為不同於佈局區20的佈局區。隨後，可在網格單元33中自其移除重疊輔助閘極佈局15以及不滿足與輔助閘極佈局15的最小距離的單位胞元。因此，可移除接觸輔助閘極佈局15的所有單位胞元。因此，主動鰭線4以及閘極線7可形成為防止其部分重疊輔助閘極佈局15。因此，可形成與輔助閘極佈局15間隔開的主動鰭線4'以及閘極線7'。
根據實例實施例，可提供用於形成主動鰭圖案以及閘極線的佈局方法，以及藉由所述佈局方法形成的佈局。根據實例實施例，可提供其中可改良經執行以在電路區中形成圖案以及在虛設區中形成圖案的半導體製程的範圍的佈局方法，以及使用所述佈局方法形成的佈局。根據實例實施例，可提供其中可較稠密地形成形成於虛設區中的圖案的佈局方法，以及使用所述佈局方法形成的佈局。根據實例實施例，可提供其中形成於虛設區中的圖案以所要求密度安置或形成於虛設區中的圖案與形成於電路區中的圖案之間的距離可適當對應的佈局方法，以及使用所述佈局方法形成的佈局。
根據實例實施例的佈局可改良其中形成設置半導體裝置的構成元件(例如，主動區、主動鰭圖案以及閘極線)的半導體製程的製程範圍。舉例而言，在形成根據一實例實施例的半導體裝置的構成元件時，由於可改良光微影製程、蝕刻製程、平坦化製程(例如，CMP)以及其類似者中的製程範圍，因此可減少製程缺陷且可改良生產率。
在下文中，將描述使用根據實例實施例的佈局方法形成 的半導體裝置以及使用所述佈局方法形成的佈局。
將參考圖12以及圖13描述根據實例實施例的半導體裝置。圖12為根據實例實施例的半導體裝置的概念圖，且圖13為說明根據一實例實施例的半導體裝置的實例的平面圖。
首先，參考圖12，根據實例實施例的半導體裝置1可包含第一區A1、第二區A2以及第三區A3。
在一實例中，第一區A1可為包含在單一平面上以相同間距形成的圖案的區。在一實例中，第一區A1可為其中可安置使用上文參考圖1至圖11D所描述的佈局形成方法所形成的佈局的區。舉例而言，第一區A1可包含對應於參考圖3A所描述的佈局區20的區。
在一實例中，第一區A1可包含在單一平面上以不同於第二區A2以及第三區A3的間距的間距形成的圖案。在一實例中，第一區A1可為具有半導體裝置(例如，半導體晶片)內的最大區域的元件區，第二區A2可為記憶體裝置區(例如，靜態隨機存取記憶體(static random access memory，SRAM)或其類似者)，且第三區A3可為包含I/O裝置區的元件區。
根據實例實施例的半導體裝置1可包含配置於在第一方向X上延伸的第一虛擬線性線CL上的列圖案，以及配置於在垂直於第一方向X的第二方向Y上延伸的第二虛擬線性線RL上的行圖案。第一線性線CL可指列線且第二線性線RL可指行線。虛擬列線CL可為說明列圖案可配置於筆直直線上的虛擬線，且虛擬行線RL可為說明行圖案可配置於筆直直線上的虛擬線。
在一實例中，列圖案可包含主動鰭圖案且行圖案可包含 閘極圖案。在一實例中，列圖案可為半導體裝置中的最後主動鰭圖案，所述最後圖案是藉由使用如圖4A中所說明的設置有主動鰭線4的佈局形成主動鰭線，且接著使用如圖6A中所說明的設置有主動佈局圖案50的佈局圖案化主動鰭線4提供。在一實例中，行圖案可為最後閘極線，所述閘極線是藉由使用如圖4B中所說明的設置有閘極線7的佈局形成閘極線，且接著使用如圖6B中所說明的設置有閘極佈局圖案60的佈局圖案化閘極線提供。將參考圖12以及圖13描述最後獲得的主動鰭圖案以及最後獲得的閘極線的實例。
參考圖12以及圖13，根據一實例實施例的半導體裝置1可包含主動區AR、形成於主動區AR上且在第一方向X上延伸的主動鰭圖案AFL，以及在垂直於第一方向X的第二方向Y上延伸的閘極線GL。主動鰭圖案AFL可配置於在第一方向X上延伸的第一虛擬線性線CL上。閘極線GL可配置於在第二方向Y上延伸的第二虛擬線性線RL上。
圖14為說明根據一實例實施例的半導體裝置1的圖案的實例的橫截面圖。圖14為沿著圖13的線I-I'以及線II-II'截取的區的橫截面圖。
參考圖12至圖14，主動區AR可安置於基板SUB上。基板SUB可為由半導體材料(例如，矽或其類似者)形成的半導體基板。主動鰭圖案AFL可具有自主動區AR突出且在第一方向X上延伸的線性形狀。閘極線GL可在垂直於第一方向X的第二方向Y上延伸，且可重疊主動鰭圖案AFL的上部表面以及上側表面。閘極線GL可由金屬氮化物及/或導電材料(例如，金屬或其 類似者)形成。
界定主動區AR的第一隔離區ISO1可安置於基板SUB上。第二隔離區ISO2可安置於主動區AR上。第二隔離區ISO2可安置於主動鰭圖案AFL的側表面上。源極/汲極區S/D可安置於鄰近於閘極線GL的主動鰭圖案AFL上。閘極介電部分Gox可安置於閘極線GL的底部表面以及側表面上。閘極罩蓋圖案GC可安置於閘極線GL上。閘極隔片GS可安置於閘極線GL的側表面上。可提供具有FinFET結構的電晶體，所述FinFET結構包含主動鰭圖案AFL、閘極介電部分Gox、與主動鰭圖案AFL相交的閘極線GL以及源極/汲極區S/D。
將參考圖15至圖17B描述根據一實例實施例的半導體裝置。在圖15至圖17B中，圖15為說明上文參考圖12所描述的第一區A1的一部分的平面圖，圖16為由圖15的「P」表示的部分的放大平面圖，圖17A為說明圖16的主動鰭圖案的平面圖，且圖17B為說明圖16的閘極線的平面圖。
參考圖15以及圖16，半導體裝置的第一區A1'可包含電路區CA以及虛設區DA。在一實例中，圖15中所說明的第一區A1'可為參考圖12所說明的半導體裝置的第一區A1的一部分。
如圖16中所說明，電路主動區115c可安置於電路區CA上，且多個虛設主動區115d可安置於虛設區DA上。在一實例中，在電路主動區115c的狀況下，可根據電路設置安置多個電路主動區。
電路主動鰭圖案110c可安置於電路主動區115c上。虛設主動鰭圖案110d可安置於多個虛設主動區115d上。電路主動 鰭圖案110c以及虛設主動鰭圖案110d可具有在第一方向X上延伸的線性形狀。電路主動鰭圖案110c的兩個末端部分可與電路主動區115c的側表面對準，且虛設主動鰭圖案110d的兩個末端部分可與多個虛設主動區115d的側表面對準。
電路閘極線165c可安置於電路區CA上，且虛設閘極線165d可安置於虛設區DA上。電路閘極線165c以及虛設閘極線165d可具有在第二方向Y上延伸的線性形狀。虛設閘極線165d的安置密度可高於虛設主動區115d的佈局密度。電路主動鰭圖案110c以及虛設主動鰭圖案110d可配置於在第一方向X上延伸的第一虛擬線性線上。舉例而言，電路主動鰭圖案110c以及虛設主動鰭圖案110d可安置於上文參考圖12所描述的第一區A1(圖12)上，且可配置於在第一方向X上延伸的第一虛擬線性線上。
電路閘極線165c以及虛設閘極線165d可配置於在第二方向Y上延伸的第二虛擬線性線RL(圖12)上。舉例而言，電路閘極線165c以及虛設閘極線165d可安置於上文參考圖12所描述的第一區A1(圖12)上，且可配置於在第二方向Y上延伸的第二虛擬線性線RL(參見圖12)上。
在多個虛設主動區115d當中，在電路主動區115c的第一方向X上安置且最接近電路主動區115c的虛設主動區可被稱為第一側邊虛設主動區115d_1，且在電路主動區115c的第二方向Y上安置且最接近電路主動區115c的虛設主動區可被稱為第二側邊虛設主動區115d_2。
安置於第一側邊虛設主動區115d_1上的虛設主動鰭圖案可被稱為第一側邊虛設鰭圖案110d_1，且安置於第二側邊虛設主 動區115d_2上的虛設主動鰭圖案可被稱為第二側邊虛設鰭圖案110d_2。下文將參考圖17A描述電路主動鰭圖案110c以及第一側邊虛設鰭圖案110d_1。
如圖17A中所說明，電路主動鰭圖案110c以及第一側邊虛設鰭圖案110d_1可以相同間距形成。間距可指示一個圖案的邊緣與對應於所述圖案且鄰近所述圖案的另一圖案的邊緣之間的距離。舉例而言，電路主動鰭圖案110c以及第一側邊虛設鰭圖案110d_1可具有相同第一寬度W1且可彼此間隔開第一距離S1，且第一寬度W1與第一距離S1的總和可為第一間距P1。
電路主動鰭圖案110c的末端部分Ca_E可與第一側邊虛設鰭圖案110d_1的末端部分Da_E對置。電路主動鰭圖案110c與第一側邊虛設鰭圖案110d_1可彼此對準。第一側邊虛設鰭圖案110d_1可安置於自電路主動鰭圖案110c延伸的虛擬線性線上。電路主動鰭圖案110c的側邊Ca_S可與第一側邊虛設主動鰭圖案110d_1的側邊Da_S對準。電路主動鰭圖案110c與第一側邊虛設主動圖案110d_1之間的距離L1可實質上相同於電路主動區115c與第一側邊虛設主動區115d_1之間的距離。
下文將參考圖17B描述其末端部分彼此對置的電路閘極線165c以及虛設閘極線165d。
參考圖17B，電路閘極線165c以及虛設閘極線165d可以相同間距形成。舉例而言，電路閘極線165c以及虛設閘極線165d可具有相同第二寬度W2且可彼此間隔開第二距離S2，且第二寬度W2與第二距離S2的總和可為第二間距P2。電路閘極線165c的末端部分Cg_E可與虛設閘極線165d的末端部分Dg_E對置。
電路閘極線165c與虛設閘極線165d可彼此對準。虛設閘極線165d可安置於自閘極線165c延伸的虛擬線性線上。電路閘極線165c的側邊Cg_S可與虛設閘極線165d的側邊Dg_S對準。電路閘極線165c與虛設閘極線165d之間的距離L2可小於電路主動鰭圖案110c與第一側邊虛設鰭圖案110d_1之間的距離L1(參見圖17A)。
下文將參考圖18A以及圖18B描述半導體裝置的實例，所述半導體裝置包含上文參考圖16至圖17B所描述的多個虛設主動區115d、虛設主動鰭圖案110d、電路主動區115c、電路主動鰭圖案110c、虛設閘極線165d以及電路閘極線165c。
圖18A為說明沿著圖16的線III-III'截取的區的橫截面圖，且圖18B為說明沿著圖16的線IV-IV'截取的區的橫截面圖。
參考圖15至圖18B，多個虛設主動區115d以及電路主動區115c可安置於基板105上。基板105可為半導體基板。
多個虛設主動區115d以及電路主動區115c可由安置於基板105上的第一隔離區135界定。第一隔離區135可由諸如氧化矽或其類似者的絕緣材料形成。
多個虛設主動鰭圖案110d可自多個虛設主動區115d突出，且多個電路主動鰭圖案110c可自電路主動區115c突出。
第二隔離區121可安置於虛設主動鰭圖案110d以及電路主動鰭圖案110c的側邊上。第二隔離區121可由諸如氧化矽或其類似者的絕緣材料形成。第二隔離區121可具有低於虛設主動鰭圖案110d以及電路主動鰭圖案110c的上部表面的上部表面。
虛設閘極線165d可在虛設主動區115d上與虛設主動鰭 圖案110d相交，且電路閘極線165c可在電路主動區115c上與電路主動鰭圖案110c相交。電路閘極線165c以及虛設閘極線165d可在第一方向X上連續配置同時具有相同寬度，但不限於此。舉例而言，在電路閘極線165c以及虛設閘極線165d中，輔助閘極圖案可安置於彼此鄰近的電路閘極線與虛設閘極線之間。下文將參考圖19以及圖20描述輔助閘極圖案。圖19為根據一實例實施例的半導體裝置的平面圖，且圖20為沿著圖19的線V-V'截取的區的橫截面圖。
參考圖19以及圖20，在電路閘極線165c以及虛設閘極線165d中，輔助閘極圖案180可安置於彼此鄰近的電路閘極線165c與虛設閘極線165d之間。輔助閘極圖案180可平行於電路閘極線165c以及虛設閘極線165d。
輔助閘極圖案180可具有大於可形成為具有相同寬度的電路閘極線165c以及虛設閘極線165d的寬度的寬度。輔助閘極圖案180形成為具有大於與之鄰近的其他圖案(例如，電路閘極線165c)的寬度，且可因此充當防止電路閘極線165c崩潰或經變壓的結構。
下文將參考圖21描述設置根據一實例實施例的半導體裝置的構成元件的安置實例。圖21為說明根據實例實施例的半導體裝置的佈局密度的概念圖。
參考圖21，電路區CA可包含第一電路區C_1以及第二電路區C_2，且虛設區DA可包含第一虛設區D_1以及第二虛設區D_2。第一電路區C_1與第一虛設區D_1彼此鄰近或可面向彼此，且第二電路區C_2可與第一虛設區D_1間隔開。第一電路區 C_1以及第一虛設區D_1可分別被稱為鄰近電路區以及鄰近虛設區。
在一實例中，第一電路區(例如，鄰近電路區C_1)可安置於第二電路區C_2與第一虛設區(例如，鄰近虛設區D_1)之間。鄰近虛設區D_1可安置於鄰近電路區C_1與第二虛設區D_2之間。
電路圖案可安置於電路區CA中，且虛設圖案可安置於虛設區DA中。可在考慮到安置於單一平面或單一層上的電路區CA的電路圖案的佈局密度的情況下安置虛設區DA的虛設圖案。舉例而言，可在考慮到安置於單一平面上的電路區CA的電路主動區115C(參見圖16)的佈局密度的情況下安置虛設區DA的虛設主動區115d(參見圖16)。可在考慮到安置於單一平面上的電路區CA的電路主動鰭圖案110C(參見圖16)的佈局密度的情況下安置虛設區DA的虛設主動鰭圖案110d(參見圖16)。可在考慮到安置於單一平面上的電路區CA的電路閘極線165C(參見圖16)的佈局密度的情況下安置虛設區DA的虛設閘極線165d(參見圖16)。
在一實例中，佈局密度可被理解為相對於平面面積的密度。
在一實例中，電路區CA的鄰近電路區C_1可劃分成其中可以不同密度安置電路圖案的兩個或多於兩個區。舉例而言，鄰近電路區C_1可包含：高密度電路區CH，其中可以比電路區CA整體中的平均電路圖案密度高的密度安置電路圖案；低密度電路區CL，其中可以比電路區CA整體中的平均電路圖案密度低的密 度安置電路圖案；以及中等密度電路區CM，其中可以對應於電路區CA的平均電路圖案密度的平均密度安置電路圖案。因此，高密度電路區CH的電路圖案佈局密度可高於中等密度電路區CM以及低密度電路區CL的電路圖案佈局密度，且中等密度電路區CM的電路圖案佈局密度可為高密度電路區CH的電路圖案佈局密度與低密度電路區CL的電路圖案佈局密度之間的密度。
虛設區DA的鄰近虛設區D_1可包含：面向或鄰近於低密度電路區CL的高密度虛設區DH，面向或鄰近於高密度電路區CH的低密度虛設區DL，以及面向或鄰近於中等密度電路區CM的中等密度虛設區DM。高密度虛設區DH可為其中可以比電路區CA的平均電路圖案密度高的密度安置虛設圖案的區，且低密度虛設區DL可為其中可以比電路區CA的平均電路圖案密度低的密度安置虛設圖案的區。中等密度虛設區DM可為其中可以對應於電路區CA的平均電路圖案密度的平均密度安置虛設圖案的區。
在虛設區DA中，由鄰近虛設區D_1與電路區CA間隔開的第二虛設區D_2可包含安置其中的中等密度虛設區DM。
電路區CA的鄰近電路區C_1可劃分成其中可以不同密度安置電路圖案的兩個或多於兩個區。舉例而言，如圖21中所說明，鄰近電路區C_1可劃分成其中可以不同密度安置電路圖案的三個區CH、CL以及CM，但不限於此。舉例而言，鄰近電路區C_1可劃分成其中可以不同密度安置電路圖案的兩個區，例如高密度電路區CH以及低密度電路區CL。
下文將參考圖22至圖26描述設置根據一實例實施例的半導體裝置的構成元件的佈局實例。圖22為說明設置根據一實例 實施例的半導體裝置的構成元件的佈局的概念圖，圖23為說明設置根據一實例實施例的半導體裝置的構成元件的佈局實例的平面圖，圖24為說明設置根據一實例實施例的半導體裝置的構成元件的另一佈局實例的平面圖，圖25為說明設置根據一實例實施例的半導體裝置的構成元件的另一佈局實例的平面圖，且圖26為說明設置根據一實例實施例的半導體裝置的構成元件的另一佈局實例的平面圖。
首先，參考圖22，下文將描述根據一實例實施例的半導體裝置。
參考圖22，根據一實例實施例的半導體裝置可包含電路區CA以及虛設區DA。
電路區CA可包含第一電路區以及第二電路區C_2。第一電路區可安置於虛設區DA與第二電路區C_2之間，且第二電路區C_2可與虛設區DA間隔開。
在一實例中，電路區CA的第一電路區可包含面向或鄰近於虛設區DA的一側的第一鄰近電路區C_1a，以及面向或鄰近於虛設區DA的另一側的第二鄰近電路區C-1b。虛設區DA可安置於第一鄰近電路區C_1a與第二鄰近電路區C_1b之間。虛設區DA可包含第一虛設區以及第二虛設區D_2。第一虛設區可安置於第二虛設區D_2與電路區CA之間。
在一實例中，虛設區DA的第一虛設區可包含面向或鄰近於第一鄰近電路區C_1a的第一鄰近虛設區D_1a，以及面向或鄰近於第二鄰近電路區C_1b的第二鄰近虛設區D_1b。第二虛設區D_2的虛設圖案佈局密度可等於或類似於電路區CA的平均電 路圖案佈局密度。
在一實例中，第一鄰近虛設區D_1a以及第一鄰近電路區C_1a的虛設圖案以及電路圖案的平均佈局密度可等於或類似於電路區CA的平均電路圖案密度。因此，可取決於第一鄰近電路區C_1a的電路圖案佈局密度判定第一鄰近虛設區D_1a的虛設圖案佈局密度，且可取決於第二鄰近電路區C_1b的電路圖案佈局密度判定第二鄰近虛設區D_1b的虛設圖案佈局密度。舉例而言，當第一鄰近電路區C_1a的平均電路圖案佈局密度高於電路區CA的平均電路圖案密度時，第一鄰近虛設區D_1a的平均佈局密度可低於電路區CA的平均電路圖案密度。在以不同方式情況下，舉例而言，當第一鄰近電路區C_1a的平均電路圖案佈局密度低於電路區CA的平均電路圖案密度時，第一鄰近虛設區D_1a的平均虛設圖案佈局密度可高於電路區CA的平均電路圖案密度。在以不同方式情況下，舉例而言，當第一鄰近電路區C_1a的平均電路圖案佈局密度等於或類似於電路區CA的平均電路圖案密度時，第一鄰近虛設區D_1a的平均虛設圖案佈局密度可等於或類似於電路區CA的平均電路圖案密度。第一鄰近電路區C_1a的平均電路圖案佈局密度與第一鄰近虛設區D_1a的虛設圖案佈局密度之間的關係可相同地應用於第二鄰近電路區C_1b的電路圖案佈局密度與第二鄰近虛設區D_1b的虛設圖案佈局密度之間的關係。
在一實例中，第一鄰近電路區C_1a可包含多個部分，且第一鄰近虛設區D_1a可包含面向第一鄰近電路區C_1a的多個部分的多個部分。
在一實例中，可根據第一鄰近電路區C_1a的多個部分的 電路圖案佈局密度改變第一鄰近虛設區D_1a的多個部分的虛設圖案佈局密度。舉例而言，第一鄰近電路區C_1a可包含第一至第六電路部分C1、C2、C3、C4、C5以及C6，第一鄰近虛設區D_1a可包含面向第一至第六電路部分C1、C2、C3、C4、C5以及C6的第一至第六虛設部分D1、D2、D3、D4、D5以及D6。舉例而言，當第一鄰近電路區C_1a的第一至第六電路部分C1、C2、C3、C4、C5以及C6中的任一者為高密度鄰近電路區時，第一鄰近虛設區D_1a的第一至第六虛設部分D1、D2、D3、D4、D5以及D6中面向高密度鄰近電路區的任一者可為低密度鄰近虛設區。在以不同方式情況下，舉例而言，當第一鄰近電路區C_1a的第一至第六電路部分C1、C2、C3、C4、C5以及C6中的任一者為低密度鄰近電路區時，第一鄰近虛設區D_1a的第一至第六虛設部分D1、D2、D3、D4、D5以及D6中面向低密度鄰近電路區的任一者可為高密度鄰近虛設區。
在以相同於第一鄰近電路區C_1a以及第一鄰近虛設區D_1a的方式情況下，第二鄰近電路區C_1b可包含第一至第六電路部分C1'、C2'、C3'、C4'、C5'以及C6'，且第二鄰近虛設區D_1b可包含第一至第六虛設部分D1'、D2'、D3'、D4'、D5'以及D6'。第二鄰近電路區C_1b的第一至第六電路部分C1'、C2'、C3'、C4'、C5'以及C6'與第二鄰近虛設區D_1b的D1'、D2'、D3'、D4'、D5'以及D6'之間的關係可相同於第一鄰近電路區C_1a的第一至第六電路部分C1、C2、C3、C4、C5以及C6與第一鄰近虛設區D_1a的D1、D2、D3、D4、D5以及D6之間的關係。
參考圖22以及圖23，下文將描述電路區CA以及虛設區 DA的圖案的實例。
參考圖22以及圖23，電路主動區215c以及電路主動鰭圖案210c可安置於電路區CA中。虛設主動區215d以及虛設主動鰭圖案210d可安置於虛設區DA中。電路主動鰭圖案210c可安置於電路主動區215c上，且虛設主動鰭圖案210d可安置於虛設主動區215d上。
在一實例中，電路主動區215c可對應於上文參考圖16所描述的電路主動區115c，虛設主動區215d可對應於上文參考圖16所描述的第二側邊虛設主動區115d_2，電路主動鰭圖案210c可對應於上文參考圖16所描述的電路主動鰭圖案110c，且虛設主動鰭圖案210d可對應於上文參考圖16所描述的第二側邊虛設鰭圖案110d_2。因此，對電路主動區215c、虛設主動區215d、電路主動鰭圖案210c以及虛設主動鰭圖案210d的描述可相同地應用於電路主動區115c、第二側邊虛設主動區115d_2、電路主動鰭圖案110c以及第二側邊虛設鰭圖案110d_2。第一鄰近電路區C_1a的第一部分C1、第二部分C2、第四部分C4、第五部分C5以及第六部分C6可為其中電路圖案(例如，電路主動區215c或電路主動鰭圖案210c)具有相對高密度的高密度電路區CH，且第一鄰近電路區C_1a的第三部分C3可為其中電路圖案(例如，電路主動區215c或電路主動鰭圖案210c)具有相對低密度的低密度電路區CL。因此，第一鄰近電路區C_1a的第一至第六部分C1至C6中的電路主動鰭圖案210c的佈局密度可高於電路區CA中的電路主動鰭圖案210c的平均佈局密度。在第一鄰近電路區C_1a中，第一部分C1、第二部分C2、第四部分C4、第五部分C5以及第六部分C6 可為其中電路主動鰭圖案210c的佈局數目增加的部分，且第三部分C3可為其中電路主動鰭圖案210c的佈局數目相對減少的部分。
第一鄰近電路區C_1a的第一至第六部分C1至C6中的電路主動區215c的區域密度可高於電路區CA中的電路主動區215c的平均區域密度。
在安置於虛設區DA中的虛設主動鰭圖案210d當中，安置於第一鄰近虛設區D_1a的第一至第六虛設部分D1、D2、D3、D4、D5以及D6中的虛設主動鰭圖案210d或虛設主動區215d的密度可低於電路區CA中的電路主動鰭圖案210c的平均密度。舉例而言，安置於第一鄰近虛設區D_1a的第一至第六虛設部分D1、D2、D3、D4、D5以及D6中的虛設主動區215d可安置為具有預定寬度的線性形狀，且可以預定數目安置安置於虛設主動區215d上的虛設主動鰭圖案210d。藉由減少虛設主動區215d的寬度以降低虛設主動區域215d的平面面積，可減少第一鄰近虛設區D_1a中的虛設主動區215d的密度，且亦可減少安置於密度已如上文所描述減少的虛設主動區215d上的虛設主動鰭圖案210d的密度。
第二鄰近電路區C_1b的第三部分C3'以及第五部分C5'可為其中電路主動區215c或電路主動鰭圖案210c的密度相對高的高密度電路區CH，且第二鄰近電路區C_1b的第一部分C1'、第二部分C2'、第四部分C4'以及第六部分C6'可為其中電路主動區215c或電路主動鰭圖案210c的密度相對低的低密度電路區CL。因此，第二鄰近電路區C_1b的第一至第六部分C1'、C2'、C3'、C4'、C5'以及C6'中的電路主動鰭圖案210c的佈局密度可低於電路區CA中的電路主動鰭圖案210c的平均佈局密度。第二鄰近電 路區C_1b的第一至第六部分C1'至C6'中的電路主動區215c的區域密度可低於電路區CA中的電路主動區215c的平均區域密度。
安置於第二鄰近虛設區D_1b的第一至第六虛設部分D1'、D2'、D3'、D4'、D5'以及D6'中的虛設主動鰭圖案210d或虛設主動區215d的密度可高於電路區CA的電路主動鰭圖案210c的平均密度。舉例而言，安置於第二鄰近虛設區D_1b的第一至第六虛設部分D1'至D6'中的虛設主動區215d可安置為具有預定寬度的線性形狀，且可以預定數目安置安置於虛設主動區215d上的虛設主動鰭圖案210d。藉由增加虛設主動區215d的寬度以增加虛設主動區域215d的平面面積，可增加第二鄰近虛設區D_1b中的虛設主動區215d的密度，且亦可增加安置於密度已如上文所描述增加的虛設主動區215d上的虛設主動鰭圖案210d的密度。
安置於第二虛設區D_2中的虛設圖案的密度(例如，虛設主動區215d或虛設主動鰭圖案210d的密度)可等於或類似於電路區CA的電路圖案的平均密度(例如，電路主動鰭圖案210c或電路主動區215c的平均密度)。
安置於第二虛設區D_2中的虛設圖案的密度(例如，虛設主動區215d或虛設主動鰭圖案210d的密度)可低於第一鄰近虛設區D_1a中的虛設圖案(例如，虛設主動區215d或虛設主動鰭圖案210d)的密度，且可高於第二鄰近虛設區D_1b中的虛設圖案的密度(例如，虛設主動區215d或虛設主動鰭圖案210d的密度)。
接下來，參考圖22以及圖24，下文將描述電路區CA以及虛設區DA的圖案的實例。
參考圖22以及圖24，電路主動區215c以及電路主動鰭圖案210c可以類似於圖23的說明方式的方式安置於電路區CA中。虛設主動區215d以及虛設主動鰭圖案210d可安置於虛設區DA中。
相同於參考圖23的描述，電路區CA可包含第一鄰近電路區C_1a以及第二鄰近電路區C_1b。
第一鄰近電路區C_1a的第一部分C1、第二部分C2、第四部分C4、第五部分C5以及第六部分C6可為其中電路圖案(例如，電路主動區215c或電路主動鰭圖案210c)具有相對高密度的高密度電路區CH，且面向第一鄰近電路區C_1a的第一部分C1、第二部分C2、第四部分C4、第五部分C5以及第六部分C6的第一鄰近虛設區D_1a的第一部分D1、第二部分D2、第四部分D4、第五部分D5以及第六部分D6可為其中虛設圖案(例如，虛設主動區215d或虛設主動鰭圖案210d)具有相對低密度的低密度電路虛設區DL。
第一鄰近電路區C_1a的第三部分C3可為其中電路圖案(例如，電路主動區215c或電路主動鰭圖案210c)具有相對低密度的低密度電路區CL，且面向第一鄰近電路區C_1a的第三部分C3的第一鄰近虛設區D_1a的第三部分D3可為其中虛設圖案(例如，虛設主動區215d或虛設主動鰭圖案210d)具有相對高密度的高密度虛設區DH。
第二鄰近電路區C_1b的第三部分D3'以及第五部分D5'可為其中電路主動區215c或電路主動鰭圖案210c具有相對高密度的高密度電路區CH，且面向第二鄰近電路區C_1b的第三部分 C3'以及第五部分C5'的第二鄰近虛設區D_1b的第三部分C3'以及第五部分C5'可為其中虛設圖案(例如，虛設主動區215d或虛設主動鰭圖案210d)具有相對低密度的低密度虛設區DL。
在以類似於圖23的方式情況下，安置於第二虛設區D_2中的虛設圖案的密度(例如，虛設主動區215d或虛設主動鰭圖案210d的密度)可等於或類似於電路區CA的電路圖案(例如，電路主動區215c或電路主動鰭圖案210c)的平均密度。
在一實例中，第一鄰近虛設區D_1a以及第二鄰近虛設區D_1b中的虛設主動區215d可在高密度虛設區DH中而非低密度虛設區DL中具有相對大寬度。
在虛設主動區215d中，具有相對大寬度的其部分(例如，安置於高密度虛設區DH中的虛設主動鰭圖案210d的數目)可高於具有相對小寬度的其部分的數目(例如，安置於低密度虛設區DL中的虛設主動鰭圖案210d的數目)。
在一實例中，第一鄰近虛設區D_1a以及第二鄰近虛設區D_1b中的虛設主動區215d可具有寬度增加同時在任何單一方向上突出的部分。如上文所描述，虛設主動區215d的寬度增加部分可變成高密度虛設區DH。
在一實例中，第一鄰近虛設區D_1a以及第二鄰近虛設區D_1b中的虛設主動區215d與第一鄰近電路區C_1a以及第二鄰近電路區C_1b中的電路主動區215c可在單一方向上突出以增加寬度，但不限於此。舉例而言，如圖25中所說明，第一鄰近電路區C_1a的電路主動區215c以及第一鄰近虛設區D_1a的虛設主動區215d可具有在不同方向上突出的部分。如圖25中所說明，第一鄰 近電路區C_1a的電路主動區215c可具有朝向第一鄰近虛設區D_1a的低密度虛設區DL突出的部分，且第一鄰近虛設區D_1a的虛設主動區215d可具有朝向第一鄰近電路區C_1a的低密度電路區CL突出的部分。
在一實例中，第一鄰近虛設區D_1a以及第二鄰近虛設區D_1b中的虛設主動區215d與第一鄰近電路區C_1a以及第二鄰近電路區C_1b中的電路主動區215c可自任一側突出以增加寬度，但不限於此。舉例而言，如圖26中所說明，第一鄰近虛設區D_1a的虛設主動區215d可自兩側突出以具有其寬度增加的部分。
圖27為根據一實例實施例的半導體裝置的平面圖。圖27為說明上文關於圖12所描述的第一區A1以及第二區A2的部分的平面圖。
參考圖12以及圖27，半導體裝置可包含如圖12中所說明的第一區A1以及第二區A2。
在第一區A1的電路區上，可安置第一電路主動區115c、安置於第一電路主動區115c上且在第一方向X上延伸的第一電路主動鰭圖案110c，以及與第一電路主動鰭圖案110c相交同時在垂直於第一方向X的第二方向Y上延伸的第一電路閘極線165c。
在第一區A1的虛設區上，可安置虛設主動區115d、安置於虛設主動區115d上的虛設主動鰭圖案110d，以及與第一電路閘極線165c間隔開的虛設閘極線165d。
在第二區A2上，可安置第二電路主動區116、安置於第二電路主動區116上且與第二電路主動區116相交的第二電路主動鰭圖案111，以及安置於第二電路主動區116上且與第二電路主 動鰭圖案111相交的第二電路閘極線166。第二電路主動鰭圖案111可具有在第一方向X上延伸的線性形狀。第二電路閘極線166可具有在第二方向Y上延伸的線性形狀。
在一實例中，第二電路主動鰭圖案111可以不同於第一電路主動鰭圖案110c以及虛設主動鰭圖案110d的間距的間距安置。舉例而言，第一電路主動鰭圖案110c以及虛設主動鰭圖案110d可以第一間距P1安置，且第二電路主動鰭圖案111可以小於第一間距P1的第三間距P3安置。
在一實例中，第二電路閘極線166可以不同於第一電路閘極線165c以及虛設閘極線165d的間距的間距安置。舉例而言，第一電路閘極線165c以及虛設閘極線165d可以第二間距P2安置，而第二電路閘極線166可以小於第二間距P2的第四間距P4安置。
在一實例中，第二電路主動鰭圖案111可不與虛擬筆直線上的虛設主動鰭圖案110d對準。作為一實例，第二電路閘極線166可不與虛擬筆直線上的虛設閘極線165d對準。
圖28為根據一實例實施例的半導體裝置的平面圖。圖28為說明上文關於圖12所描述的第一區A1以及第三區A3的部分的平面圖。
參考圖12以及圖28，半導體裝置可包含如圖12中所說明的第一區A1以及第三區A3。在第一區A1的虛設區上，可安置虛設主動區115d、安置於虛設主動區115d上的虛設主動鰭圖案110d，以及與第一電路閘極線165c間隔開的虛設閘極線165d。
在第三區A3上，可安置第三電路主動區117、安置於第 三電路主動區117上且與第三電路主動區117相交的第三電路主動鰭圖案112，以及安置於第三電路主動區117上且與第三電路主動鰭圖案112相交的第三電路閘極線167。第三電路主動鰭圖案112可具有在第一方向X上延伸的線性形狀。第三電路閘極線167可具有在第二方向Y上延伸的線性形狀。
在一實例中，第三電路閘極線167可形成為間距不同於第一虛設閘極線165d的間距。舉例而言，第三電路閘極線167可具有大於第一虛設閘極線165d的寬度。第三電路閘極線167之間的距離可大於第一虛設閘極線165d之間的距離。
在一實例中，第三電路主動鰭圖案112可具有不同於虛設主動鰭圖案110d的寬度的寬度(例如，可具有較大寬度)，但不限於此。舉例而言，第三電路主動鰭圖案112可具有相同於虛設主動鰭圖案110d的寬度的寬度。
在一實例中，第三電路主動鰭圖案112可不與虛擬筆直線上的虛設主動鰭圖案110d對準。舉例而言，第三電路閘極線167可不與虛擬筆直線上的虛設閘極線165d對準。
根據一實例實施例的半導體裝置是使用如上文參考圖13以及圖14所描述的設置具有FinFET結構的電晶體的圖案描述(例如，使用主動區AR、主動鰭圖案AFL以及閘極線GL描述)，但不限於此。舉例而言，根據一實例實施例的半導體裝置可經設置有具有環繞式閘極(gate-all-around，GAA)結構的電晶體圖案。下文將參考圖29描述具有此GAA結構的電晶體圖案。圖29為說明設置根據一實例實施例的半導體裝置的圖案實例的橫截面圖。在圖29中，由A-A'表示的部分可為垂直於由B-B'表示的部分的橫 截面。舉例而言，在圖29中，由B-B'表示的部分可為藉由切割由A-A'表示的部分的中部所獲得的橫截面。
參考圖29，界定主動區AR'的第一隔離區ISO1'可安置於基板SUB上。基板SUB可為半導體基板。
主動鰭圖案AF'L可安置於主動區AR'上。第二隔離區ISO2'可安置於主動鰭圖案AF'L的兩條側邊上。
可安置與主動鰭圖案AF'L相交的閘極線GL'。源極/汲極區S/D'可安置於鄰近於閘極線GL'的主動鰭圖案AF'L上。源極/汲極區S/D'可自主動鰭圖案AF'L朝上突出。
可安置安置於源極/汲極區S/D'之間且連接至所述源極/汲極區的通道半導體層CS。通道半導體層CS可安置於主動鰭圖案AF'L上且可與其間隔開。閘極線GL'可經安置以環繞通道半導體層CS同時與通道半導體層CS相交。因此，可提供具有環繞式閘極(GAA)結構的電晶體。
在一實例中，參考圖29所描述的閘極線GL'、主動鰭圖案AF'L以及主動區AR'可替換上文參考圖15至圖28所描述的閘極線、主動鰭圖案以及主動區。
閘極罩蓋圖案GC可安置於閘極線GL上，且絕緣隔片GS'可安置於閘極線GL的側邊上。另外，絕緣層IL可安置於第一隔離區ISO1'上。
接下來，將參考圖30至圖35B描述製造根據一實例實施例的半導體裝置的方法的實例。
在圖30至圖35B中，圖30以及圖32為說明製造根據一實例實施例的半導體裝置的方法的實例的平面圖，且圖31A、圖 31B、圖33A、圖33B、圖34A、圖34B、圖35A以及圖35B為說明製造根據一實例實施例的半導體裝置的方法的實例的橫截面圖。在圖31A、圖31B、圖33A、圖33B、圖34A、圖34B、圖35A以及圖35B中，圖31A、圖33A、圖34A以及圖35A為說明沿著圖16的線III-III'截取的區的橫截面圖，且圖31B、圖33B、圖34B以及圖35B為說明沿著圖16的線IV-IV'截取的區的橫截面圖。
參考圖30、圖31A以及圖31B，可在基板105上形成主動鰭線110。基板105可為半導體基板。主動鰭線110可在第一方向X上延伸同時彼此平行。
在一實例中，可使用上文參考圖4A所描述的主動鰭線4形成主動鰭線110。
參考圖31A、圖31B、圖33A以及圖33B，可在基板105上形成主動區。主動區可包含電路主動區115c以及虛設主動區115d。
形成主動區115c以及115d可包含在包含主動鰭線110的基板105上形成第一絕緣層120，在第一絕緣層120上形成罩幕125，以及藉由使用罩幕125蝕刻第一絕緣層120以及基板105形成深溝槽130。主動區115c以及115d可由深溝槽130界定。第一絕緣層120可由諸如氧化矽或其類似者的絕緣材料形成。
可使用上文參考圖6A所描述的主動佈局圖案50形成主動區115c以及115d。主動區115c以及115d的平面形狀可對應於上文參考圖6A所描述的主動佈局圖案50的平面形狀。
參考圖34A以及圖34B，可在具有深溝槽130的基板105上形成填充深溝槽130的第二絕緣層，可平坦化第二絕緣層，可 移除罩幕125，且可回蝕第二絕緣層以及第一絕緣層120(圖33A以及圖33B)，藉此形成第一隔離區135以及第二隔離區121。可藉由蝕刻第二絕緣層形成第一隔離區135，且可藉由蝕刻第一絕緣層120(參見圖33A以及圖33B)形成第二隔離區121。
第一隔離區135可界定主動區115c以及115d，且第二隔離區121可形成於主動鰭圖案110c以及110d的側邊上。
主動鰭圖案110c以及110d的上部表面的水平可高於第一隔離區135以及第二隔離區121的上部表面的水平。因此，可暴露主動鰭圖案110c以及110d的上部部分的側表面以及上部表面。
參考圖16、圖35A以及圖35B，可在具有第一隔離區135以及第二隔離區121的基板上形成閘極線165c以及165d。
在一實例中，形成閘極線165c以及165d可包含在具有主動鰭圖案110c以及110d的基板上形成對應於上文參考圖4B所描述的閘極線7的線，以及使用上文參考圖6B所描述的閘極佈局圖案60蝕刻線的一部分。因此，閘極線165c以及165d可具有類似於上文參考圖16所描述的閘極線165c以及165d的形狀的形狀。
在一實例中，形成閘極線165c以及165d可包含在具有第一隔離區135以及第二隔離區121的基板上形成具有閘極溝槽的絕緣圖案150，在絕緣圖案150的側邊上形成閘極隔片155，依序形成閘極介電部分160以及導電材料層，平坦化並回蝕導電材料層以部分填充閘極溝槽來形成閘極線165c以及165d，以及在閘極線165c以及165d上形成閘極罩蓋圖案170。
如上文所闡述，根據實例實施例，可提供用於形成主動鰭圖案以及閘極線的佈局方法。根據實例實施例，可提供其中可改良經執行以形成電路區中的圖案以及虛設區中的圖案的半導體製程的範圍的佈局方法。根據實例實施例，可提供其中可較稠密地形成虛設區中形成的圖案的佈局方法。可提供其中形成於虛設區中的圖案以所要求密度安置或形成於虛設區中的圖案與形成於電路區中的圖案之間的距離可適當對應的佈局方法。根據實例實施例，可提供使用所述佈局方法製造的半導體裝置。
本文中已揭露實例實施例，且儘管利用特定術語，但此等術語是僅在一般以及描述性意義上而非出於限制目的使用且應僅在一般以及描述性意義上而非出於限制目的解釋。在一些情況下，如一般技術者截至本申請案申請時所顯而易見，除非另外具體指示，否則關於特定實施例所描述的特徵、特性及/或要素可單獨使用或與關於其他實施例所描述的特徵、特性及/或要素組合使用。因此，熟習此項技術者應理解，可在不背離如以下申請專利範圍中所闡述的本發明的精神以及範疇的情況下對形式以及細節作出各種改變。
S5、S10、S15、S25、S30‧‧‧操作

Claims (10)

  1. 一種佈局方法，所述佈局方法包括： 在佈局區中形成電路主動鰭線以及與所述電路主動鰭線相交的電路閘極線； 識別所述佈局區中的空閒區； 使用網格單元在所述空閒區中設定網格圖；以及 使用胞元單元在所述網格圖內形成虛設主動鰭線以及虛設閘極線， 其中所述網格單元具有四邊形形狀，所述四邊形形狀具有彼此對置的第一側邊以及第二側邊以及彼此對置的第三側邊以及第四側邊，且 其中所述胞元單元包含將所述網格單元的所述第一側邊以及所述第二側邊的中間部分彼此連接的主動鰭單元，以及將所述網格單元的所述第三側邊以及所述第四側邊的中間部分彼此連接且與所述主動鰭單元相交的閘極單元。
  2. 如申請專利範圍第1項所述的佈局方法，其中所述電路主動鰭線以第一間距形成，且所述電路閘極線以第二間距形成。
  3. 如申請專利範圍第2項所述的佈局方法，其中所述胞元單元的所述主動鰭單元的長度相同於所述第二間距，且所述胞元單元的所述閘極單元的長度相同於所述第一間距。
  4. 如申請專利範圍第1項所述的佈局方法，其中使用所述網格單元設定所述網格圖包含形成多個網格單元，以及在所述空閒區中配置多個所述網格單元，且 其中形成以及配置所述多個網格單元包含將所述網格單元安置成連接至所述電路主動鰭線以及所述電路閘極線的末端部分。
  5. 如申請專利範圍第1項所述的佈局方法，其進一步包括：在形成所述虛設主動鰭線以及所述虛設閘極線之後，形成重疊所述電路主動鰭線的電路主動佈局圖案以及重疊所述虛設主動鰭線的虛設主動佈局圖案，以及形成閘極佈局圖案以暴露所述電路閘極線與所述虛設閘極線之間的距離。
  6. 一種半導體裝置，其包括： 電路主動鰭線以及電路閘極線，所述電路主動鰭線以及所述電路閘極線在電路主動區中彼此相交； 虛設主動鰭線以及虛設閘極線，所述虛設主動鰭線以及所述虛設閘極線在虛設主動區中彼此相交，所述電路主動鰭線與所述虛設主動鰭線具有相同寬度以及間距，且所述電路閘極線與所述虛設閘極線具有相同寬度以及間距， 其中所述虛設主動鰭線中的至少一些與各別的所述電路主動鰭線對準且與各別的所述電路主動鰭線共線，且所述虛設閘極線中的至少一些與各別的所述電路閘極線對準且與各別的所述電路閘極線共線。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述虛設主動鰭線中的所述至少一些具有與所述電路主動鰭線的末端部分對置的末端部分，且所述虛設閘極線中的所述至少一些具有與所述電路閘極線的末端部分對置的末端部分。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述虛設主動鰭線中的所述至少一些安置於自所述電路主動鰭線延伸的虛擬線性線上，且至少一些所述虛設閘極線安置於自所述電路閘極線延伸的虛擬線性線上。
  9. 如申請專利範圍第6項所述的半導體裝置，其進一步包括所述電路主動鰭線與所述虛設主動鰭線中的一些者之間的第一空間，以及所述電路閘極線與所述虛設閘極線中的一些者之間的第二空間。
  10. 如申請專利範圍第6項所述的半導體裝置，其中所述虛設主動區中的所述虛設主動鰭線的密度不同於所述電路主動區中的所述電路主動鰭線的密度。
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