JP5577806B2 - 半導体装置の設計方法及び製造方法 - Google Patents
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Description
図1は、アニール時間と熱拡散長との関係を示すグラフである。図1における横軸は、アニール時間(熱処理時間)を示している。図1における縦軸は、アニールの際に厚さが750μmのシリコンウェハの面内方向に熱が拡散する距離である熱拡散長を示している。
上記の式は、一次元の単純な系での近似解である。図1は、三次元でのシリコンウェハの面内方向における熱拡散長を示しており、シリコンウェハの厚みやシリコンウェハの表面からの輻射による熱の放出等が考慮されている。
本実施形態による半導体装置は、後述する本実施形態による半導体装置の設計方法により設計される。本実施形態による半導体装置の設計方法は、例えば、本実施形態による設計方法を実行するためのコンピュータプログラムがインストールされたCAD等の半導体設計装置(設計支援装置)を用いて、実行することが可能である。
次に、本実施形態による半導体装置の設計方法について図7乃至図12を用いて説明する。図7は、本実施形態による半導体装置の設計方法を示すフローチャートである。図8乃至図12は、本実施形態による半導体装置の設計方法を示す平面図である。図8乃至図12は、所定のレイアウト領域のうちの一部を示している。図8乃至図12における紙面左側は、素子領域の実パターン及びゲート配線の実パターンの単位面積当たりの周囲長の総和が比較的大きい領域の一部を示している。図8乃至図12における紙面右側は、素子領域の実パターン及びゲート配線の実パターンの周囲長の単位面積当たりの総和が比較的小さい領域の一部を示している。
光の吸収率の素子領域12a、12bの周囲長に対する感度と、光の吸収率のゲート電極20a、20bの周囲長に対する感度とが異なる場合には、その感度の比率を考慮した重み係数(WA,WG)を用いて、第1の値SRを以下のような式により求めてもよい。即ち、素子領域12a、12bの周囲長が光の吸収率に及ぼす影響と、ゲート電極20a、20bの周囲長が光の吸収率に及ぼす影響とが異なる場合には、かかる影響度を考慮した重み係数(WA,WG)を用いて、以下のような式により第1の値SRを求めてもよい。
次に、図12に示すように、実回路領域2a、2b以外の空き領域(ダミーパターン領域)3a、3b内に、以下のようにして、素子領域のダミーパターン12c、12dとゲート配線のダミーパターン20c、20dとを配置する(ステップS8)。
なお、光の吸収率の素子領域の周囲長に対する感度と、光の吸収率のゲート電極の周囲長に対する感度とが異なる場合には、その感度の比率を考慮した重み係数(WA,WG)を用いて、第2の値SPを以下のような式により求めてもよい。即ち、素子領域の周囲長が光の吸収率に及ぼす影響と、ゲート電極の周囲長が光の吸収率に及ぼす影響とが異なる場合には、かかる影響度を考慮した重み係数(WA,WG)を用いて、第2の値SPを以下のような式により求めてもよい。
素子領域のダミーパターン12c、12d及びゲート配線のダミーパターン20c、20dの平面形状は、例えば正方形とする。なお、素子領域のダミーパターン12c、12d及びゲート配線のダミーパターン20c、20dの平面形状は正方形に限定されるものではない。例えば、素子領域のダミーパターン12c、12dの平面形状を、例えば素子領域のパターン12a、12bと同様に長方形としてもよい。また、ゲート配線のダミーパターン20c、20dの平面形状を、例えばゲート配線20a、20bと同様に長方形としてもよい。
次に、本実施形態による半導体装置の製造方法について図13乃至図28を用いて説明する。図13乃至図28は、本実施形態による半導体装置の製造方法を示す工程断面図である。図13(a)、図14(a)、図15(a)、図16(a)、図17(a)、図18(a)、図19(a)、図20(a)の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域2aを示している。また、図21(a)、図22(a)、図23(a)、図24(a)、図25(a)、図26(a)、図27(a)、図28(a)の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域2aを示している。また、図13(a)、図14(a)、図15(a)、図16(a)、図17(a)、図18(a)、図19(a)、図20(a)の紙面右側は、素子領域及びゲート配線のダミーパターンの周囲長の総和が比較的小さいダミーパターン領域(空き領域)3aを示している。また、図21(a)、図22(a)、図23(a)、図24(a)、図25(a)、図26(a)、図27(a)、図28(a)の紙面右側は、素子領域及びゲート配線のダミーパターンの周囲長の総和が比較的小さいダミーパターン領域(空き領域)3aを示している。また、図13(b)、図14(b)、図15(b)、図16(b)、図17(b)、図18(b)、図19(b)、図20(b)の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的小さい実回路領域2bを示している。また、図21(b)、図22(b)、図23(b)、図24(b)、図25(b)、図26(b)、図27(b)、図28(b)の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的小さい実回路領域2bを示している。また、図13(b)、図14(b)、図15(b)、図16(b)、図17(b)、図18(b)、図19(b)、図20(b)の紙面右側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域3bを示している。また、図21(b)、図22(b)、図23(b)、図24(b)、図25(b)、図26(b)、図27(b)、図28(b)の紙面右側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域3bを示している。
図29は、所定の面積の領域内における素子領域及びゲート配線の周囲長の総和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内におけるゲート配線の周囲長の総和と素子領域の周囲長の総和との和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、100μm×100μmとした。
次に、本実施形態による半導体装置の設計方法について図30乃至図36を用いて説明する。図30は、本実施形態による半導体装置の設計方法を示すフローチャートである。図31乃至図36は、本実施形態による半導体装置の設計方法を示す平面図である。
次に、第2の分割領域5内における第1の値SR1が、所定の基準値(閾値)Rより大きいか否かを、各々の第2の分割領域5毎に判定する(ステップS19)。
次に、図36に示すように、実回路領域2a、2b以外の空き領域(ダミーパターン領域)3a、3b内に、以下のようにして、素子領域のダミーパターン12g、12hとゲート配線のダミーパターン20g、20hとを配置する。
素子領域のダミーパターン12g、12h及びゲート配線のダミーパターン20g、20hの平面形状は、例えば正方形とする。なお、素子領域のダミーパターン12g、12h及びゲート配線のダミーパターン20g、20hの平面形状は正方形に限定されるものではない。例えば、素子領域のダミーパターン12g、12hの平面形状を、例えば素子領域のパターン12e、12fと同様に長方形としてもよい。また、ゲート配線のダミーパターン20g、20hの平面形状を、例えばゲート配線20e、20fと同様に長方形としてもよい。
上記実施形態に限らず種々の変形が可能である。
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記分割領域内における前記第1の実パターン、前記第2の実パターン、前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の第1の分割領域に分割するステップと、
前記第1の分割領域を、前記第1の分割領域より小さい面積の複数の第2の分割領域にそれぞれ分割するステップと、
前記第2の分割領域内における前記第1の実パターン及び前記第2の実パターンの周囲長の総和である第1の値を、各々の前記第2の分割領域毎に算出するステップと、
前記第2の分割領域内における前記第1の値が所定の基準値より大きい場合には、前記基準値を前記第1の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記第1の分割領域内に存在する複数の前記第2の分割領域の前記第1の値の総和と、前記第1の分割領域内における前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和との和である第2の値の、前記第1の分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
付記3記載の半導体装置の製造方法において、
前記分割領域の辺の長さは、前記アニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の製造方法。
付記2記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間の光の照射により前記半導体基板をアニール処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
付記5記載の半導体装置の製造方法において、
前記第1の分割領域の辺の長さは、前記アニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の製造方法。
付記1乃至6のいずれかに記載の半導体装置の製造方法において、
前記所定時間は100ms以下である
ことを特徴とする半導体装置の製造方法。
付記1乃至7のいずれかに記載の半導体装置の製造方法において、
前記所定の範囲は、±10%である
ことを特徴とする半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップでは、前記分割領域内における前記第1の実パターン、前記第2の実パターン、前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和が、前記分割領域間において互いに等しくなるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置する
ことを特徴とする半導体装置の製造方法。
付記2記載の半導体装置の製造方法において、
前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップでは、前記第2の値が前記第1の分割領域間において互いに等しくなるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置する
ことを特徴とする半導体装置の製造方法。
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記分割領域内における前記第1の実パターン、前記第2の実パターン、前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の第1の分割領域に分割するステップと、
前記第1の分割領域を、前記第1の分割領域より小さい面積の複数の第2の分割領域にそれぞれ分割するステップと、
前記第2の分割領域内における前記第1の実パターン及び前記第2の実パターンの周囲長の総和である第1の値を、各々の前記第2の分割領域毎に算出するステップと、
前記第2の分割領域内における前記第1の値が所定の基準値より大きい場合には、前記基準値を前記第1の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記第1の分割領域内に存在する複数の前記第2の分割領域の前記第1の値の総和と、前記第1の分割領域内における前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和との和である第2の値の、前記第1の分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
付記11又は12記載の半導体装置の設計方法において、
前記所定の範囲は、±10%である
ことを特徴とする半導体装置の設計方法。
付記11記載の半導体装置の設計方法において、
前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップでは、前記分割領域内における前記第1の実パターン、前記第2の実パターン、前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和が、前記分割領域間において互いに等しくなるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置する
ことを特徴とする半導体装置の設計方法。
付記12記載の半導体装置の設計方法において、
前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップでは、前記第2の値が前記第1の分割領域間において互いに等しくなるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置する
ことを特徴とする半導体装置の設計方法。
3a、3b…ダミーパターン領域
4…分割領域、第1の分割領域
5…第2の分割領域
10…半導体基板
12a〜12d…素子領域
12e〜12h…ダミーの素子領域
14…素子分離領域
15…溝
16N…N型ウェル
16P…P型ウェル
18…ゲート絶縁膜
20…ポリシリコン膜
20a〜20d…ゲート配線
20e〜20h…ダミーのゲート配線
22…サイドウォール絶縁膜
30…シリコン酸化膜
32…シリコン窒化膜
33…フォトレジスト膜
34…PMOSトランジスタ
35…フォトレジスト膜
36…NMOSトランジスタ
38…開口部
40…フォトレジスト膜
42…開口部
44…フォトレジスト膜
46…フォトレジスト膜
48…開口部
50…ポケット領域
52…エクステンション領域
54…フォトレジスト膜
56…開口部
58…ポケット領域
60…エクステンション領域
62…フォトレジスト膜
64…開口部
66…不純物拡散領域
68…フォトレジスト膜
70…開口部
72…不純物拡散領域
74…ソース/ドレイン拡散層
76…ソース/ドレイン拡散層
210…半導体基板
212…素子領域
214…素子分離領域
215…溝
220…ゲート配線
300…バス
301…CPU
302…ROM
303…RAM
304…磁気ディスクドライブ
305…磁気ディスク
306…光ディスクドライブ
307…光ディスク
308…ディスプレイ
309…I/F
310…キーボード
311…マウス
312…スキャナ
313…プリンタ
314…ネットワーク
Claims (5)
- 所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記分割領域内における前記第1の実パターン、前記第2の実パターン、前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程と、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理を行う工程とを有し、
前記分割領域の辺の長さは、前記アニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の製造方法。 - 所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の第1の分割領域に分割するステップと、
前記第1の分割領域を、前記第1の分割領域より小さい面積の複数の第2の分割領域にそれぞれ分割するステップと、
前記第2の分割領域内における前記第1の実パターン及び前記第2の実パターンの周囲長の総和である第1の値を、各々の前記第2の分割領域毎に算出するステップと、
前記第2の分割領域内における前記第1の値が所定の基準値より大きい場合には、前記基準値を前記第1の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記第1の分割領域内に存在する複数の前記第2の分割領域の前記第1の値の総和と、前記第1の分割領域内における前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和との和である第2の値の、前記第1の分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記分割領域内における前記第1の実パターン、前記第2の実パターン、前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記分割領域の辺の長さは、前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の設計方法。 - 所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第1の実パターンと、ゲート配線の実パターンである複数の第2の実パターンとを配置するステップと、
前記レイアウト領域を複数の第1の分割領域に分割するステップと、
前記第1の分割領域を、前記第1の分割領域より小さい面積の複数の第2の分割領域にそれぞれ分割するステップと、
前記第2の分割領域内における前記第1の実パターン及び前記第2の実パターンの周囲長の総和である第1の値を、各々の前記第2の分割領域毎に算出するステップと、
前記第2の分割領域内における前記第1の値が所定の基準値より大きい場合には、前記基準値を前記第1の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第1のダミーパターンと、ダミーのゲート配線のパターンである複数の第2のダミーパターンとを配置するステップであって、前記第1の分割領域内に存在する複数の前記第2の分割領域の前記第1の値の総和と、前記第1の分割領域内における前記第1のダミーパターン及び前記第2のダミーパターンの周囲長の総和との和である第2の値の、前記第1の分割領域間におけるばらつきが、所定の範囲内となるように、前記第1のダミーパターン及び前記第2のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
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