JP6012987B2 - イメージセンサの製造方法 - Google Patents
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Description
本発明の実施形態は、撮像素子領域とロジック回路領域を有するイメージセンサの製造方法に関する。
ＣＭＯＳイメージセンサは、被写体から画像信号を得る撮像素子と画像処理を行うロジック回路を、同一チップ上に同一の製造プロセスで組み込むことができるため、コンパクト化に有効である。
しかし、ＣＭＯＳイメージセンサにおいては、撮像素子領域及びロジック回路領域のそれぞれの回路パターンの平均ピッチが桁で異なるという状況にあり、それが要因となって撮像素子の品質が劣化するという問題が起こりやすい。即ち、各々の領域の回路パターンの平均ピッチが大きく異なるために、製造プロセスの一つである光アニールにおいて、ロジック回路領域の方が撮像素子領域よりも高温になると予想される。これは、ロジック回路の回路パターンであるＧＣ（Gate Conductor）のピッチが入射波長よりも小さいと、それよりもピッチが大きいものと比べ、光の吸収が高くなるためである。
ロジック回路領域が撮像素子領域よりも高温になると、撮像素子領域のロジック回路領域に近接する箇所では、ロジック回路領域から撮像素子領域に熱が熱拡散によって流入する。これにより、撮像素子領域の周辺領域に温度ムラが発生する。このような温度ムラは、各撮像素子の特性ばらつきとなり、品質の劣化につながる。
この問題を解決する手段として、Ｘ線リソグラフィーで撮像素子の表面に微小な凹凸を付け、反射防止構造体を設けることが考えられる。しかし、Ｘ線リソグラフィーによる反射防止膜構造を設けることは、製造コストと製造時間の増加につながる。また、Ｘ線リソグラフィーでは、凹凸の厚さの制御が難しいことが知られている。それ故、最適な厚さを持つ凹凸を形成するのが困難となる。
Hirofumi Sumi, et al.,"For the Better Image Quality of CMOS Image Sensor", Fundamentals Review, vol.3 No.3, p.44-51, 2010
Hiroshi Ohno, et al.,"Optical interference effect on chip’s temperature distribution in the optical annealing process", RTP 2008 (16th IEEE International Conference), 2008
本発明が解決しようとする課題は、撮像素子領域の製造時の温度ムラに起因する素子特性のばらつきを抑制することができ、品質の向上をはかり得るイメージセンサの製造方法を提供することである。
また、発明が解決しようとする別の課題は、新たに製造プロセスを追加することなく、上記のイメージセンサを製造できるイメージセンサの方法を提供することである。
実施形態のイメージセンサの製造方法は、半導体基板上に、撮像素子領域と、前記撮像素子領域とは異なる領域にロジック回路領域と、前記撮像素子領域と前記ロジック回路領域との間の境界領域とを形成する工程と、前記撮像素子領域に形成される複数の撮像素子の間を分離するための素子分離部、前記境界領域内に一定ピッチで配置されるダミー素子分離部を同時に形成する工程と、前記撮像素子領域に撮像素子を形成する工程と、前記ロジック回路領域に回路素子を形成する工程と、前記撮像素子領域、前記ロジック回路領域、及び前記ダミー素子分離部が形成された後に、前記基板に対して光アニール処理を施す工程とを含み、前記基板に対するアニール時間をｔとし、前記半導体基板の温度拡散係数をαとしたときに、前記アニールの熱拡散長Ｌを、Ｌ＝（αｔ） １／２ と定義し、前記境界領域の幅を前記熱拡散長以上に設定する。
以下、実施形態について図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係わるＣＭＯＳイメージセンサにおける回路配置例を示す平面図である。なお、この図１では、半導体基板１０上に形成された複数個うちの１つのチップ１１のみを示している。
図１は、第１の実施形態に係わるＣＭＯＳイメージセンサにおける回路配置例を示す平面図である。なお、この図１では、半導体基板１０上に形成された複数個うちの１つのチップ１１のみを示している。
Ｓｉ等の半導体基板１０の上に、撮像素子領域２０が配置され、それを囲んで複数のロジック回路領域３０が配置されている。また、撮像素子領域２０とロジック回路領域４０との間に境界領域４０が配置されている。１つのチップ１１の全体の面積は、例えば１０ｍｍ□である。撮像素子領域３０には、複数の撮像素子２１が等間隔で二次元に並んで配置されている。撮像素子２１の面積形状は、例えば１辺が５μｍの正方形である。各撮像素子２１の中心間距離を、撮像素子２１のピッチＰ１と呼ぶ。この撮像素子２１のピッチＰ１は、例えば５．２μｍである。
撮像素子２１は、図２の断面図に示すような基本構造を持ち、半導体基板１０内に、酸化シリコン等からなるＳＴＩ（Shallow Trench Isolation：素子分離部）２３とフォトダイオード部２４を有している。半導体基板１０は、例えばｐ型とする。フォトダイオード部２４において、基板１０の表面部にｎ型領域２２が形成されている。ＳＴＩ２３は、一定の間隔で並べられている。隣接するＳＴＩ２３の中心間距離又は左側面間の距離をＳＴＩ２３のピッチＰ２と呼ぶ。これは、上述した撮像素子２１のピッチＰ１と等しく、５．２μｍである。
図１の平面図において、ＡとＢを通る断面図を、図３に示した。ここで、ロジック回路領域３１（ロジック回路領域３０の一部）は、ＳＴＩ（素子分離部）３３とＧＣ（ゲートパターン）３５及び図示しない回路要素（各種回路を形成するための拡散層等）を有している。ＧＣ３５は、等間隔に配置されている。隣接ＧＣの間隔、より具体的には隣接ＧＣの中心間距離、又は隣接ＧＣの左側面間の距離をＧＣのピッチＰ３と呼ぶ。ＧＣ３５のピッチＰ３は、１０〜１００ｎｍの範囲にあることが一般的である。但し、ＧＣ３５のピッチＰ３は等間隔ではなく、様々なピッチを持つＧＣ３５が混在することもあり得る。その場合、それらのピッチの平均値をＧＣのピッチＰ３と呼ぶ。ここでは、ＧＣ３５のピッチＰ３は、例えば５０ｎｍとする。
また、ロジック回路領域３０と撮像素子領域２０との間には、一定の境界幅Ｓを持つ境界領域４０が設けられている。この境界幅Ｓは、ＦＬＡ（Flash Lamp Annealing）の熱拡散長Ｌ以上であるとする。但し、Ｌはアニール時間をｔとし、シリコンの温度拡散係数（thermal diffusivity）をαとすると、Ｌ＝（αｔ）1/2 と表せる。アニール時間ｔを１ｍｓとすると、例えば常温（２５℃）においてＬは約２００μｍとなる。
境界領域４０には、ダミーＳＴＩ（素子分離部）４３が一定ピッチで形成されている。このダミーＳＴＩ４３のピッチＰ４は、撮像素子領域２０のＳＴＩ２３のピッチＰ２と同じに設定されている。つまり、ダミーＳＴＩのピッチＰ４は、本実施形態においては５．２μｍである。さらに、ダミーＳＴＩ４３の材質はＳＴＩ２３と同じ材質である。
本実施形態のＣＭＯＳイメージセンサの製法に関しては、まず基板１０の撮像素子領域２０及びロジック回路領域３０のそれぞれに、素子領域を囲むように酸化シリコン等からなるＳＴＩ２３，３３を形成すると共に、境界領域４０に、ＳＴＩ４３を形成する。次いで、撮像素子領域２０にはｎ型領域形成のための不純物のイオン注入を行う。次いで、全面にゲート絶縁膜を介してポリＳｉ膜を形成した後、これらを加工することにより、ロジック回路領域３０にＧＣ３５を形成する。続いて、ロジック回路領域３０にＭＯＳトランジスタ形成のための不純物のイオン注入を行う。
ここまでの工程で、前記図３に示す構造が得られることになる。なお、ダミーＳＴＩ４３の形成のためには、ＳＴＩパターンを有する露光用マスクにダミーＳＴＩパターンを付加しておくだけでよく、ダミーＳＴＩ４３の形成のための新たなプロセスは必要としない。
次に、後述する光アニール装置を用いて基板表面部に熱処理を施すことにより、撮像素子領域２０及びロジック回路領域３０に設けた拡散層等の活性化を行う。これ以降は、基板表面上に層間絶縁膜を形成した後に必要な配線を形成することにより、ＣＭＯＳイメージセンサが完成することになる。
図４は、本実施形態のＣＭＯＳイメージセンサの製造に用いた光アニール装置を示す概略構成図である。
チャンバ５０内には、半導体基板１０を載置するためのサセプタ５１と、基板１０の表面に光を照射するための光源５２が設置されている。光源５２による照射光の照射時間は数秒以下であり、これによって半導体基板１０の表面温度が瞬時に高温に達し、アニーリングされるようになっている。
ここで、光アニールの方式としては、ＦＬＡとする。このとき、光源５２は、例えばキセノンランプとするか、或いはキセノンランプと同等の強度スペクトルを持つものとする。なお、キセノンランプは黒体輻射の温度で６０００Ｋから６５００Ｋの間の強度スペクトルを持つが、このときの波長を、以下ではλ（例えば４５０ｎｍ）とする。また、照射時間は数ｍｓであり、１秒を超えるものではない。ここでは、例えば１ｍｓとする。
次に、本実施形態における作用効果について説明する。
ＣＭＯＳイメージセンサの製造においては、拡散層の活性化のためにアニール処理を施す必要がある。本実施形態では、アニール処理を前記図３の状態で行うことを特徴としている。
図３において、撮像素子領域２０のＳＴＩ２３は、例えば酸化シリコンで形成される。酸化シリコンの複素屈折率はシリコンのものとは異なる。そのため、撮像素子領域２０の光吸収率は、シリコンのみで構成される半導体基板１０の光吸収率よりも１０〜２０％程度高くなると計算できる。ちなみに、シリコンの半導体基板１０の光吸収率は、ＲＣＷＡ(Rigorous Coupled Wave Analysis)法を用いた計算によると、約５８％である。
一方、境界領域４０にはダミーＳＴＩ４３が形成されており、ダミーＳＴＩ４３はＳＴＩ２３と同じ材質であるため、両者は同じ複素屈折率を持つ。また、ｎ型領域２２と半導体基板１０の複素屈折率はほぼ同じであり、ダミーＳＴＩ４３のピッチＰ４とＳＴＩ２３のピッチＰ２も同じであるため、境界領域４０と撮像素子領域２０の複素屈折率分布は等しくなる。そのため、境界領域４０と撮像素子領域２０のそれぞれの光吸収率は等しくなる。つまり、境界領域４０と撮像素子領域２０の両領域内で、光吸収率は一様になる。
しかし、ロジック回路領域３０では、ＧＣ３５のピッチＰ３が非常に狭く、光吸収率が撮像素子領域２０と比べて数１０％程度高くなることが一般的である。また、この光吸収率はＧＣ３５のピッチＰ３に依存する。但し、ロジック回路領域３０において、回路があるまとまりを持って回路集団を形成し、まばらに配置されている場合（つまり、ピッチＰ３を持つ各回路集団がまばらに配置されている場合）、ロジック回路領域３０の平均的な光吸収率は撮像素子領域２０よりも低くなる場合もある。若しくは、ロジック回路領域３０のＳＴＩ３３のピッチが撮像素子領域２０のＳＴＩ２３のピッチよりも非常に大きいときは、ロジック回路領域３０においてＧＣ３５のみが光吸収を高めることになる。そのとき、ＧＣ３５のピッチも大きいと、ロジック回路領域３０の光吸収率は撮像素子領域２０よりも小さくなる可能性がある。以上より、一般に、ロジック回路領域３０の光吸収率と、境界領域４０及び撮像領域２０の両領域内における光吸収率とは、異なると考えられる。これにより、ロジック回路領域３０の温度と、境界領域４０及び撮像素子領域２０の両領域内における温度も異なると考えられる。
このとき、ロジック回路領域３０の温度が、境界領域４０の温度よりも高い場合、熱拡散により境界領域４０に熱が流入する。しかし、境界幅Ｓは熱拡散長Ｌ以上にとってあるので、境界領域４０に流入してくる熱は撮像素子領域２０には殆ど到達しない。これは、境界領域４０の熱吸収が撮像素子領域２０の熱吸収と等しいからである。また、逆に、ロジック回路領域３０の温度が、境界領域４０の温度よりも低い場合、熱拡散により境界領域４０から熱がロジック回路領域３０に逃げる。しかし、境界幅Ｓは熱拡散長Ｌ以上にとってあるので、境界領域４０内からのみ熱が放出され、撮像素子領域２０からは殆ど放出されない。
実際、図５にチップ１１の面内の温度分布の計算結果を示し、ＡＢ間を通る境界領域１５の温度分布をプロットした。横軸はＡＢ上の位置を表し、縦軸は温度を表している。この図５より、境界領域４０でのみ温度が変化し、撮像素子領域２０では温度はほぼ一様であることが分かる。以上より、撮像素子領域２０内では温度は均一化され、温度ムラを低減することができる。
このように本実施形態では、撮像素子領域域２０とロジック回路領域３０との間の境界領域４０にダミーＳＴＩ４３を設け、このダミーＳＴＩ４３のピッチＰ４を撮像素子領域２０のＳＴＩ２３のピッチＰ２と等しく形成することで、撮像素子領域２０内での温度ムラを低減することができる。従って、温度ムラに起因する素子特性のばらつきを抑制することができ、品質の向上をはかることができる。しかも、ダミーＳＴＩ４３は撮像素子領域２０のＳＴＩ２３と同時に形成することができるので、新たに製造プロセスを追加する必要もない。
（第２の実施形態）
図６は、第２の実施形態のＣＭＯＳイメージセンサに用いた撮像素子領域、ロジック回路領域、及び境界領域の構成を示す断面図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
図６は、第２の実施形態のＣＭＯＳイメージセンサに用いた撮像素子領域、ロジック回路領域、及び境界領域の構成を示す断面図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、境界領域４０にダミーＳＴＩ４３を設ける代わりに、ダミーＧＣ（ダミーゲートパターン）４５を設けたことにある。即ち、境界領域４０の表面上には、ＧＣ３５と同じ材料からなるダミーＧＣ４５が等間隔で配置されている。ダミーＧＣ４５のピッチＰ５は、ロジック回路領域３０におけるＧＣ３５のピッチＰ３よりも十分大きいものとする。また、ダミーＧＣ４５は何れの回路要素にも接続されず、フローティング状態となっている。
光吸収率の上昇は、基板上にＧＣを設けること、更にはＧＣのピッチを狭くすることによって達成される。従って、境界領域４０にダミーＧＣ４５を設け、そのピッチＰ５をＧＣ３５よりも広くすることにより、境界領域４０における光吸収率を上昇させ、撮像素子領域２０における光吸収率に等しく、又は近付けることができる。
なお、ダミーＧＣ４５のピッチＰ５をＧＣ３５のピッチＰ３と等しくすると、境界領域４０の光吸収率がロジック回路領域３０の光吸収率と等しくなり、ロジック回路領域での温度ムラは防止できるものの、撮像素子領域２０における温度ムラを防止できなくなる。境界領域４０の光吸収率を撮像素子領域２０の光吸収率と等しくすると、ロジック回路領域での温度ムラは生じるものの、撮像素子領域２０における温度ムラは防止できる。ロジック回路領域４０における温度ムラは殆ど問題とならず、撮像素子領域２０の温度ムラは素子特性に大きな影響を及ぼす。従って、境界領域４０の光吸収率を撮像素子領域２０の光吸収率と等しくすることに大きな意味があるのである。
このように本実施形態によれば、境界領域４０内にダミーＧＣ４５を設けることにより、光アニールにおける撮像素子領域２０と境界領域４０との温度差を少なくすることができる。従って、撮像素子領域２０内での温度ムラを低減することができ、素子特性のばらつきを抑制することができ、品質の向上をはかることができる。しかも、ダミーＧＣ４５はロジック回路領域３０のＧＣ３５と同時に形成することができるので、新たに製造プロセスを追加する必要もない。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。光アニール装置は、前記図４に示す構造に何ら限定されるものではなく、数ｍｓでの光アニールを実現できるものであればよい。さらに、アニール手法は必ずしもＦＬＡに限らず、ＬＳＡ（Laser Spike Annealing）を用いることも可能である。
なお、本発明は上述した各実施形態に限定されるものではない。光アニール装置は、前記図４に示す構造に何ら限定されるものではなく、数ｍｓでの光アニールを実現できるものであればよい。さらに、アニール手法は必ずしもＦＬＡに限らず、ＬＳＡ（Laser Spike Annealing）を用いることも可能である。
実施形態では、境界領域におけるダミー素子分離部のピッチを撮像素子領域における素子分離部のピッチと等しくしたが、厳密に同じである必要はない。同じであるのが最も望ましいが、ダミー素子分離部のピッチが撮像素子領域の素子分離部のピッチよりも極端に違わない限り、境界領域と撮像素子領域における光吸収率を近付ける効果は得られる。
また、実施形態ではＣＭＯＳイメージセンサに適用した例を説明したが、必ずしもＣＭＯＳイメージセンサに限らず、撮像素子領域とロジック回路領域を同じチップ上に配置したイメージセンサであれば同様に適用することができる。さらに、ロジック回路領域は必ずしも撮像素子領域の周辺を囲むように配置される必要はなく、撮像素子領域に近接して配置されたものであればよい。
また、撮像素子領域及びロジック回路領域の各部の製造方法は何ら限定されるものではなく、図３に示すように、撮像素子領域、ロジック回路領域、及び境界領域のダミー素子分離部が形成された状態で、又は前記図６に示すように、撮像素子領域、ロジック回路領域、及び境界領域のダミーゲートパターンが形成された状態で、光アニールを行うようにすればよい。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…半導体基板
１１…チップ
２０…撮像素子領域
２１…撮像素子
２２…ｎ型領域
２３…ＳＴＩ（撮像素子領域の素子分離部）
２４…フォトダイオード部
３０…ロジック回路領域
３５…ＧＣ（ゲートパターン）
３３…ＳＴＩ（ロジック回路領域の素子分離部）
４０…境界領域
４５…ダミーＧＣ（ダミーゲートパターン）
５０…チャンバ
５１…サセプタ
５２…光源
１１…チップ
２０…撮像素子領域
２１…撮像素子
２２…ｎ型領域
２３…ＳＴＩ（撮像素子領域の素子分離部）
２４…フォトダイオード部
３０…ロジック回路領域
３５…ＧＣ（ゲートパターン）
３３…ＳＴＩ（ロジック回路領域の素子分離部）
４０…境界領域
４５…ダミーＧＣ（ダミーゲートパターン）
５０…チャンバ
５１…サセプタ
５２…光源
Claims (5)
- 半導体基板上に、撮像素子領域と、前記撮像素子領域とは異なる領域にロジック回路領域と、前記撮像素子領域と前記ロジック回路領域との間の境界領域とを形成する工程と、
前記撮像素子領域に形成される複数の撮像素子の間を分離するための素子分離部、前記境界領域内に一定ピッチで配置されるダミー素子分離部を同時に形成する工程と、
前記撮像素子領域に撮像素子を形成する工程と、
前記ロジック回路領域に回路素子を形成する工程と、
前記撮像素子領域、前記ロジック回路領域、及び前記ダミー素子分離部が形成された後に、前記基板に対して光アニール処理を施す工程と、
を含み、前記基板に対するアニール時間をｔとし、前記半導体基板の温度拡散係数をαとしたときに、前記アニールの熱拡散長Ｌを、
Ｌ＝（αｔ） １／２
と定義し、前記境界領域の幅を前記熱拡散長以上に設定するイメージセンサの製造方法。 - 前記ダミー素子分離部は、前記撮像素子領域の前記素子分離部と同じ材料である請求項１に記載のイメージセンサの製造方法。
- 半導体基板上に、撮像素子領域と、前記撮像素子領域とは異なる領域にロジック回路領域と、前記撮像素子領域と前記ロジック回路領域との間の境界領域とを形成する工程と、
前記撮像素子領域に複数の撮像素子を形成する工程と、
前記ロジック回路領域にゲートパターンを有する回路素子を形成すると同時に、前記境界領域内に、前記ロジック回路領域における前記ゲートパターンのピッチよりも大きいピッチでダミーゲートパターンを形成する工程と、
前記撮像素子領域、前記ロジック回路領域、及びダミーゲートパターンが形成された後に、前記基板に対して光アニール処理を施す工程と、
を含み、前記基板に対するアニール時間をｔとし、前記半導体基板の温度拡散係数をαとしたときに、前記アニールの熱拡散長Ｌを、
Ｌ＝（αｔ） １／２
と定義し、前記境界領域の幅を前記熱拡散長以上に設定するイメージセンサの製造方法。 - 前記光アニールは、ＦＬＡ又はＬＳＡである請求項１〜３の何れかに記載のイメージセンサの製造方法。
- 前記境界領域は、前記撮像素子領域と前記ロジック回路領域とを熱的に独立とするように形成される請求項１〜３の何れかに記載のイメージセンサの製造方法。
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