JP7309647B2 - 受光装置及び半導体装置 - Google Patents

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Description

本実施形態は、受光装置及び半導体装置に関する。
従来、クエンチング抵抗とアバランシェフォトダイオード（ＡＰＤ：Avalanche Photo Diode）の直列接続を並列に接続し、入射したフォトンの個数を計測する受光装置の技術が開示されている。ＡＰＤがシリコン（Ｓｉ）で構成されることからＳｉＰＭ（Silicon Photomultiplieris）と呼ばれる。
このＳｉＰＭは、光源としてレーザーダイオード（ＬＤ）を使用し、測定対象物との間の距離を測定する距離測定システムに採用されている。
測定対象物との間の距離を高感度で測定するに際しては、隣接する画素（＝ＡＰＤ）との間のクロストークを抑制する必要がある。
このため、隣接する画素を分離するためにディープトレンチアイソレーション（ＤＴＩ：Deep Trench Isolation）を画素周囲に配置し、各画素の画定を行っていた。
特許第４８４１２４９号公報 特開２０１６－２１４７９号公報 特許第６３６８８９４号公報
上記構成において、ＡＰＤに接続されるクエンチ抵抗を絶縁状態で配置するために、ディープトレンチアイソレーションが用いられていたが、クエンチ抵抗の設置面積は比較的大きいため、対応して設けられるＤＴＩの断面積も大きくなることとなっていた。
このため、実効的なＡＰＤの受光面積が低下し、感度が低下してしまう虞があった。
より詳細には、従来のＳｉＰＭにおいては、実効的なＡＰＤの受光面積の低下により、特に８００ｎｍ以上（特に９００ｎｍ以上）の波長領域における感度が大きく低下することが知られている。
そこで、本発明の実施形態は、画素間を分離してクロストークを低減するとともに、受光感度の低下を抑制することが可能な受光装置及び半導体装置を提供することを目的としている。
実施形態の受光装置は、光電変換素子を有する複数の画素のそれぞれの周囲に配置され、前記画素の間を分離するとともに、隣接する一方の画素に接する第１のディープトレンチアイソレーション部と、隣接する他方の画素に接する第２のディープトレンチアイソレーション部と、を有するディープトレンチアイソレーション部と、前記光電変換素子に直列接続されたクエンチング抵抗素子が積層され、前記第１のディープトレンチアイソレーション部と、前記第２のディープトレンチアイソレーション部と、の間に埋め込まれるように前記ディープトレンチアイソレーション部に積層して設けられたシャロートレンチアイソレーション部と、を備え、前記シャロートレンチアイソレーション部は、平面視した場合に、前記画素が配置された領域に至らないように前記ディープトレンチアイソレーション部に埋め込まれている。
図１は、実施形態の受光装置の概要構成平面図である。 図２は、実施形態の受光装置の画素領域の一部の概要構成平面図である。 図３は、実施形態の受光装置の一部の等価回路を示す図である。 図４は、実施形態の受光装置の内部構造説明のための平面図である。 図５は、図４のＡ－Ａ断面図である。 図６は、第２実施形態の説明図である。 図７は、第３実施形態の説明図である。 図８は、第４実施形態の半導体装置の概要断面説明図である。
以下に添付図面を参照して、実施形態にかかる受光装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
［１］第１実施形態
図１は、実施形態の受光装置の概要構成平面図である。
受光装置１０は、シリコン製の半導体基板上に複数の光電変換素子が形成された複数の画素領域１１と、画素領域毎に設けられた電極パッド（ボンディングパッド）１２と、画素領域１１と電極パッド１２とを電気的に接続する配線１３と、を備えている。
図２は、実施形態の受光装置の画素領域の一部の概要構成平面図である。
画素領域１１には、複数の光電変換素子２１が格子点上に配置されている。各光電変換素子２１は、ガイガーモードで動作するＡＰＤとして構成されている。このガイガーモードにおいては、各ＡＰＤのアノードとカソード間にブレークダウン電圧よりも高い逆バイアス電圧が印加される。
また、各光電変換素子２１には、クエンチング抵抗２２が直列接続されている。より詳細には、クエンチング抵抗２２は、一端が接続部２３及び配線２４を介して、光電変換素子２１のアノード２５に接続されている。さらにクエンチング抵抗２２は、他端が接続部２６を介して、アノード配線３３に接続されている。
クエンチング抵抗２２は、フォトンが光電変換素子２１に入射し、電子雪崩が発生した場合に、その電圧降下によって光電変換素子２１の増倍作用を終息させて消光させる作用を有する。
この場合において、クエンチング抵抗２２は、多結晶シリコンにより形成されている。クエンチング抵抗２２の抵抗値は、例えば、数百ｋΩ程度に設定されている。
図３は、実施形態の受光装置の一部の等価回路を示す図である。
受光装置１０を構成する光電変換素子２１は、複数（図１では、１６個、図３では理解の容易のため４個）の光電変換素子２１毎に別のアノード線に接続されるようになっている。
すなわち、第１のグループを構成する光電変換素子２１のアノードは、夫々クエンチング抵抗２２を介して第１のアノード配線３３－１に接続されている。さらに第１のアノード配線３３－１は、電極パッド１２を構成する第１のアノード電極パッド３４－１に電気的に接続されている。
また、第ｎ（ｎは、２以上の整数：図１の例ではｎ＝８）のグループを構成する光電変換素子２１のアノードは、夫々クエンチング抵抗２２を介して第ｎのアノード配線３３－ｎに接続される。第ｎのアノード配線３３－ｎは、第ｎのアノード電極パッド３４－ｎに電気的に接続される。
また、全てのグループを構成する各光電変換素子２１のカソードは、カソード配線３１を介して電極パッド１２を構成する共通のカソード電極３２に接続されている。
図４は、実施形態の受光装置の内部構造説明のための平面図である。
図４においては、理解の容易のため、配線２４及びアノード配線３３は、図示していない。
図４に示すように、クエンチング抵抗２２の下面側には、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）部４１が配置されている。さらにディープトレンチアイソレーション（ＤＴＩ：Deep Trench Isolation）部４２が各光電変換素子２１を囲うように格子状に配置されている。
この場合において、シャロートレンチアイソレーション部４１は、ディープトレンチアイソレーション部４２の一部に積層される状態で形成されている。さらにシャロートレンチアイソレーション部４１の光電変換素子２１の受光面を含む仮想平面上への正射影は、クエンチング抵抗２２の光電変換素子２１の受光面を含む仮想平面上への正射影を含むようにシャロートレンチアイソレーション部４１を構成している。この結果、クエンチング抵抗２２の絶縁が確実に保たれるようにされている。
図５は、図４のＡ－Ａ断面図である。
受光装置１０の光電変換素子２１（２１Ａ、２１Ｂ）は、図５に示すように、Ｐ型シリコン製の半導体基板５１と、半導体基板５１上にエピタキシャル成長された第１エピタキシャル層（Ｐ＋）５２と、第１エピタキシャル層（Ｐ＋）５２上にエピタキシャル成長された第２エピタキシャル層（Ｎ＋）５３と、を備えたＡＰＤとして構成されている。
さらに光電変換素子２１Ａと光電変換素子２１Ｂとの間には、両者を画定し、クロストークの発生を抑制するためのディープトレンチアイソレーション部４２が設けられている。
そして、ディープトレンチアイソレーション部４２の上端面には、クエンチング抵抗２２を十分に絶縁するのに必要な面積及び厚さ（例えば、厚さ３００ｎｍ程度）を有するシャロートレンチアイソレーション部４１が設けられている。
そして、シャロートレンチアイソレーション部４１の上面には、酸化絶縁膜４３を介してクエンチング抵抗２２が設けられている。
一方で、光電変換素子間のクロストーク抑制のためにディープトレンチアイソレーション部単独でクエンチング抵抗の絶縁を確保するためには、ディープトレンチアイソレーション部の幅をクエンチ抵抗の幅（長さ）よりも大きくする必要がある。その場合、光電変換素子の有効受光量域が制約され、感度向上が困難である。
これに対し、実施形態の受光装置１０によれば、Ｐ型シリコン製の半導体基板５１中に形成されるディープトレンチアイソレーション部４２の幅（例えば、１０μｍ）をクエンチ抵抗の幅（長さ）の影響を受けずに設定することができるので、実効的な有効受光領域を拡大することができ、従来の受光装置では大幅に感度が低下していた８００ｎｍ以上（特に９００ｎｍ以上）の波長領域における感度の向上を図ることができる。
換言すれば、本実施形態によれば、クエンチング抵抗２２に十分に絶縁した状態で配置可能な領域を確保しつつ、受光波長領域を広げることが可能となる。
ここで、第１実施形態の受光装置の製造方法の概要について説明する。
まず、シリコン製の半導体基板５１の表面にエピタキシャル成長法により第１エピタキシャル層（Ｐ＋）５２を形成する。
さらに第１エピタキシャル層（Ｐ＋）５２上に第２エピタキシャル層（Ｎ＋）５３を形成する。
続いて第２エピタキシャル層（Ｎ＋）５３の上面にレジストを塗布し、現像後、半導体基板５１を選択的にエッチングすることによりディープトレンチアイソレーション部４２に対応する第１の凹部（溝部）を形成する。この場合において用いるエッチング手法としては、例えば、エッチング液を用いるウェットエッチング、あるいは、ＣＤＥ（Chemical Dry Etching）が挙げられる。
続いて、ディープトレンチアイソレーション部４２に対応する凹部（溝部）以外の部分をレジストで覆い、現像後、シリコン絶縁膜を成膜して、ディープトレンチアイソレーション部４２を形成する。
続いて、再びレジストを塗布し、現像後、半導体基板５１を選択的にエッチングすることによりシャロートレンチアイソレーション部４１に対応する凹部を形成する。
次に、シャロートレンチアイソレーション部４１に対応する凹部以外の部分をレジストで覆い、現像後、シリコン絶縁膜を成膜して、シャロートレンチアイソレーション部４１を形成する。
続いて、ポリシリコンによる抵抗素子と同様の手順で、クエンチング抵抗２２を形成し、さらにスパッタリングによりアルミ合金膜の配線を形成して受光装置１０とする。
以上の説明のように、従来と同様の手法を用いつつ、実効的な有効受光領域を拡大することができ、従来の受光装置では大幅に感度が低下していた８００ｎｍ以上（特に９００ｎｍ以上）の波長領域における感度の向上を図ることが可能な受光装置を製造できる。
［２］第２実施形態
次に第２実施形態について説明する。
図６は、第２実施形態の説明図である。
図６において、図５と同様の部分には、同一の符号を付すものとする。
上記第１実施形態においては、シャロートレンチアイソレーション部４１を積層するディープトレンチアイソレーション部４２を隣接する光電変換素子２１で共用する構成を採っていたが、本第２実施形態は、それぞれ別のディープトレンチアイソレーション部４２Ａ、４２Ｂを用いて構成する場合の実施形態である。
ここで、ディープトレンチアイソレーション部４２Ａは、隣接する光電変換素子２１Ａ、２１Ｂのうち、光電変換素子２１Ａに接する第１のディープトレンチアイソレーション部として機能する。同様に、ディープトレンチアイソレーション部４２Ｂは、光電変換素子２１Ｂに接する第２のディープトレンチアイソレーション部として機能している。
本第２実施形態においても、十分にクロストークを低減しつつ、実効的な有効受光領域を拡大することができ、従来の受光装置では大幅に感度が低下していた８００ｎｍ以上（特に９００ｎｍ以上）の波長領域における感度の向上を図ることが可能な受光装置を製造できる。
［３］第３実施形態
次に第３実施形態について説明する。
図７は、第３実施形態の説明図である。
図７においては、図６と同様の部分には、同一の符号を付すものとする。
上記第２実施形態においては、ディープトレンチアイソレーション部４２Ａ、４２Ｂの上方にシャロートレンチアイソレーション部４１を積層していたが、本第３実施形態は、ディープトレンチアイソレーション部４２Ｃ、４２Ｄの間にシャロートレンチアイソレーション部４１を埋め込むように積層する場合の実施形態である。
ここで、ディープトレンチアイソレーション部４２Ｃは、隣接する光電変換素子２１Ａ、２１Ｂのうち、光電変換素子２１Ａに接する第１のディープトレンチアイソレーション部として機能する。同様に、ディープトレンチアイソレーション部４２Ｄは、光電変換素子２１Ｂに接する第２のディープトレンチアイソレーション部として機能している。
そして、ディープトレンチアイソレーション部４２Ｃ及びディープトレンチアイソレーション部４２Ｄの上端の一部は、酸化絶縁膜４３に接している。
さらにディープトレンチアイソレーション部４２Ｃ、４２Ｄの間に埋め込まれるように積層されている。
本第３実施形態においても、十分にクロストークを低減しつつ、実効的な有効受光領域を拡大することができ、従来の受光装置では大幅に感度が低下していた８００ｎｍ以上（特に９００ｎｍ以上）の波長領域における感度の向上を図ることが可能な受光装置を製造できる。
［４］第４実施形態
上記第１実施形態乃至第３実施形態は、受光装置単独で構成する場合の実施形態であったが、本第４実施形態は、受光装置及びＣＭＯＳトランジスタで構成されたロジック回路を混載した半導体装置の実施形態である。
図８は、第４実施形態の半導体装置の概要断面説明図である。
図８において、図５と同様の部分には、同一の符号を付すものとする。
半導体装置５０は、受光装置１０と、ＣＭＯＳトランジスタを構成するＭＯＳトランジスタ６０と、を備えている。
受光装置１０については、第１実施形態と同様であるので、ＭＯＳトランジスタ６０について説明する。
ＭＯＳトランジスタ６０は、ソースあるいはドレインとして機能する第２エピタキシャル層（Ｎ＋）５３と、ゲート絶縁膜として機能する酸化絶縁膜４３と、ゲート端子６１と、を備えている。
上記構成において、受光装置１０の製造におけるシャロートレンチアイソレーション部４１の製造過程において、第２のシャロートレンチアイソレーション部として機能するシャロートレンチアイソレーション部４１を形成して素子分離層として用いている。
したがって、受光装置１０を構成するシャロートレンチアイソレーション部４１及びＭＯＳトランジスタ６０を構成するシャロートレンチアイソレーション部４１は同一構成、同一組成となっている。
その後、酸化絶縁膜４３を形成し、ゲート端子６１を形成することで、ＭＯＳトランジスタを構成することができる。すなわち、ＣＭＯＳトランジスタを有するロジック回路を受光装置１０と同時並行して製造することが可能となる。
従って、本第３実施形態によれば、第１実施形態の効果に加えて、受光装置１０と、ＭＯＳトランジスタ６０を有するロジック回路、ひいては、ＣＭＯＳロジック回路を混載した半導体装置を容易に製造することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 受光装置
１１ 画素領域
１２ 電極パッド
１３ 配線
２１、２１Ａ、２１Ｂ 光電変換素子
２２ クエンチング抵抗
２３ 接続部
２４ 配線
２５ アノード
２６ 接続部
３１ カソード配線
３２ カソード電極
３３ アノード配線
３３－１～３３－ｎ 第１～第ｎのアノード配線
３４－１～３４－ｎ 第１～第ｎのアノード電極パッド
４１ シャロートレンチアイソレーション部
４２ ディープトレンチアイソレーション部
４２Ａ ディープトレンチアイソレーション部
４２Ｂ ディープトレンチアイソレーション部
４３ 酸化絶縁膜
５１ 半導体基板
６０ ＭＯＳトランジスタ
６１ ゲート端子

Claims (6)

  1. 光電変換素子を有する複数の画素のそれぞれの周囲に配置され、前記画素の間を分離するとともに、隣接する一方の画素に接する第１のディープトレンチアイソレーション部と、隣接する他方の画素に接する第２のディープトレンチアイソレーション部と、を有するディープトレンチアイソレーション部と、
    前記光電変換素子に直列接続されたクエンチング抵抗素子が積層され、前記第１のディープトレンチアイソレーション部と、前記第２のディープトレンチアイソレーション部と、の間に埋め込まれるように前記ディープトレンチアイソレーション部に積層して設けられたシャロートレンチアイソレーション部と、
    を備え、
    前記シャロートレンチアイソレーション部は、平面視した場合に、前記画素が配置された領域に至らないように前記ディープトレンチアイソレーション部に埋め込まれている、
    受光装置。
  2. 前記ディープトレンチアイソレーション部の幅は、前記シャロートレンチアイソレーション部の幅よりも短い、
    請求項１記載の受光装置。
  3. 前記シャロートレンチアイソレーション部は、前記光電変換素子の受光面を含む仮想平面への正射影が、前記クエンチング抵抗素子の前記仮想平面への正射影を含む形状とされる、
    請求項１又は請求項２記載の受光装置。
  4. 前記光電変換素子は、前記クエンチング抵抗素子に直列接続された単一光子アバランシェフォトダイオードとして構成されている、
    請求項１乃至請求項３のいずれかに記載の受光装置。
  5. 請求項１乃至請求項４のいずれか一項記載の受光装置と、
    素子間が前記シャロートレンチアイソレーション部と同一構成の第２のシャロートレンチアイソレーション部により分離されたＭＯＳトランジスタを有するロジック回路と、
    を備えた半導体装置。
  6. 前記第２のシャロートレンチアイソレーション部は、前記クエンチング抵抗素子が積層されるシャロートレンチアイソレーション部と同一組成である、
    請求項５記載の半導体装置。
JP2020052687A 2020-03-24 2020-03-24 受光装置及び半導体装置 Active JP7309647B2 (ja)

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