JP2009147056A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】光信号を電気信号に変換する複数の画素を備えるCMOSイメージセンサであって、P型Si基板に形成されたフォトダイオード1と、フォトダイオード1のカソード上に絶縁膜を介して形成されたSi層と、Si層に形成されたMOSトランジスタ2と、を一画素10内に有し、MOSトランジスタ2のソース又はドレイン(即ち、S/D)の一方は行方向に向かって延びるVDDラインに接続され、MOSトランジスタ2のS/Dの他方は行方向に向かって延びるROWラインに接続され、且つ、MOSトランジスタ2のゲート電極は行方向と交差する列方向に向かって延びるCOLUMラインに接続されている。
【選択図】図1
Description
図8は、従来例に係るCMOSイメージセンサの構成例を示す回路図である。
そこで、本発明は、このような事情に鑑みてなされたものであって、一画素の含まれるMOSトランジスタの個数を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
また、発明2の半導体装置によれば、カソードの電位を電源線の電位に設定する(即ち、カソードに蓄積された電荷を電源線に排出してリセットする)ことができるので、第1MOSトランジスタの閾値を直ちに初期状態(即ち、バックゲートバイアスが印加されていない状態)に戻すことができる。
(1)第1実施形態
図1は本発明の第1実施形態に係るイメージセンサ100の構成例を示す図であり、図1(A)はイメージセンサ100の全体構成の一例を示す図、図1(B)は画素選択に係る配線(ライン)を示す図、図1(C)は画素10の構成例を示す図である。
図3は本発明の第2実施形態に係るイメージセンサ200の構成例を示す図であり、図3(A)はイメージセンサ200の全体構成の一例を示す図、図3(B)は画素選択に係る配線(ライン)を示す図、図3(C)は画素20の構成例を示す図である。
図3(A)に示すように、このイメージセンサ200は、平面視で縦方向及び横方向に一定間隔で配置された複数の画素20と、これら複数の画素群(即ち、画素アレイ)の周囲に配置された縦選択シフトレジスタ21、横選択シフトレジスタ23と、出力マルチプレクサ25と、出力アンプ27と、リセット選択シフトレジスタ31と、を含んで構成されている。
このように、本発明の第2実施形態によれば、第1実施形態と同様の効果を得ることができる。さらに、フォトダイオード1のカソード電位をVDD電位に設定する(即ち、カソードに蓄積された電荷をVDDラインに排出してリセットする)ことができ、MOSトランジスタ2の閾値を直ちに初期状態に戻すことができる。
次に、上述したイメージセンサの製造方法について説明する。
図4(A)〜図6(E)は本発明の第3実施形態に係るイメージセンサの製造方法を示す工程図である。ここでは、イメージセンサが有する上記画素20をSBSI法を利用して形成する場合について説明する。
次に、図5(A)に示すように、支持体穴hを埋め込むようにしてSi基板51上の全面に例えばSiO2膜62を形成する。このSiO2膜62は例えばCVD法で形成する。そして、フォトリソグラフィー及びエッチング技術により、SiO2膜62、Si層61、61´、SiGe層59、59´をそれぞれ順次、部分的にエッチングする。これにより、図5(B)に示すように、MOSトランジスタ2が形成される領域以外のSi基板51表面を露出させると共に、紙面の手前側と奥側とにおいて、SiO2膜62、Si層61及びSiGe層59の各側面を露出させる溝を形成する。
次に、図5(D)に示すように、例えば熱酸化により、空洞部63内に絶縁膜(例えば、SiO2膜)53を形成する。ここでは、空洞部63の内部に面したSi層61の裏面と、N型層52を含むSi基板51の表面とが熱酸化され、熱酸化により上下方向から成長してくるSiO2膜53によって空洞部63が埋め込まれる。また、空洞部63以外のSi基板51表面にもSiO2膜53が形成される。なお、SiO2膜53の形成方法は、熱酸化に限られることはなく、例えばCVD法でも良い。
次に、フォトリソグラフィー及びエッチング技術により、ポリシリコン膜を部分的にエッチングする。これにより、図6(D)に示すように、ゲート絶縁膜71上にゲート電極73を形成すると共に、ゲート絶縁膜72上にゲート電極74を形成する。ゲート電極73、74の形成は同時に行っても良いし、別々に行っても良い。
Claims (4)
- 光信号を電気信号に変換する複数の画素を備える半導体装置であって、
半導体基板に形成されたフォトダイオードと、
前記フォトダイオードのカソード上に絶縁膜を介して形成された半導体層と、
前記半導体層に形成された第1MOSトランジスタと、を一画素内に有し、
前記第1MOSトランジスタのソース又はドレインの一方は一の方向に向かって延びる電源線に接続され、前記第1MOSトランジスタのソース又はドレインの他方は前記一の方向に向かって延びる第1信号線に接続され、且つ、前記第1MOSトランジスタのゲート電極は前記一の方向と交差する他の方向に向かって延びる第2信号線に接続されていることを特徴とする半導体装置。 - 前記半導体基板に形成された第2MOSトランジスタを前記一画素内に有し、
前記第2MOSトランジスタのソース又はドレインの一方は前記カソードに接続され、前記第2MOSトランジスタのソース又はドレインの他方は前記電源線に接続され、且つ、前記第2MOSトランジスタのゲート電極は前記他の方向に向かって延びる第3信号線に接続されていることを特徴とする請求項1に記載の半導体装置。 - 光信号を電気信号に変換する複数の画素を備える半導体装置の製造方法であって、
前記画素となる領域の半導体基板にフォトダイオードを形成する工程と、
前記フォトダイオードのカソード上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第2半導体層及び前記第1半導体層をエッチングして、前記第2半導体層及び前記第1半導体層を貫く第1溝を形成する工程と、
前記第1溝に支持体を形成する工程と、
前記第2半導体層をエッチングして、前記第1半導体層を露出させる第2溝を形成する工程と、
前記第2溝を介して前記第1半導体層をエッチングすることにより、前記第2半導体層と前記カソードとの間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成して埋め込む工程と、
前記第2半導体層に第1MOSトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記画素となる領域の前記半導体基板に第2MOSトランジスタを形成する工程、をさらに含み、
前記第2MOSトランジスタを形成する工程では、当該第2MOSトランジスタのソース又はドレインの一方を前記カソードの一部と重なるように形成することを特徴とする請求項3に記載の半導体装置の製造方法。
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2007
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