JP2007036244A - Ｃｍｏｓイメージセンサ、及びその製造方法 - Google Patents

Abstract

【課題】フォトダイオードで感知された光を電気信号に処理してデータ化するＣＭＯＳロジック回路部分のコンタクト形成領域の面積を最小化することにより、高集積化されたＣＭＯＳイメージセンサを提供する。
【解決手段】フォトダイオードと前記フローティングディフュージョン領域の一方にそれぞれオーバーラップされて形成された第１ゲート及び第２ゲートと、該第１ゲートと第２ゲートとの間に位置し、前記素子分離膜の上部及びフローティングディフュージョン領域の一部とオーバーラップされて形成された第３ゲートと、該第３ゲートが形成された結果物上に形成された絶縁膜と、該絶縁膜及び前記第３ゲートを貫通して、前記第３ゲートと該第３ゲート下部に位置するフローティングディフュージョン領域とを連結するように順次積層された第１コンタクト及び第２コンタクトからなる埋め込みコンタクトと、を備えるＣＭＯＳイメージセンサの製造方法。
【選択図】なし

Description

本発明は、ＣＯＭＳイメージセンサに関し、さらに詳細には、コンタクト形成領域の面積を減少させてＣＭＯＳイメージセンサの高集積化を可能にする、ＣＯＭＳイメージセンサ、及びその製造方法に関する。

一般に、イメージセンサとは光学映像を電気信号に変換する半導体素子であり、イメージセンサには、電荷結合素子(ＣＣＤ)及びＣＭＯＳイメージセンサがある。これらのうち、ＣＣＤは、個々のＭＯＳキャパシタが相互に非常に近接して位置し、電荷キャリアがキャパシタに格納されて伝送される素子である。また、ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路として利用するＣＭＯＳ技術を利用して、画素と同じ数だけのＭＯＳトランジスタが配列され、これらのＭＯＳトランジスタを使用して、順に出力を検出するスイッチング方式が採用された素子である。

このような多様なイメージセンサを製造するにおいて、イメージセンサの感光度を増加させるための努力が行われているが、その努力の一つに集光技術がある。例えば、ＣＭＯＳイメージセンサは、光を感知するフォトダイオードと、感知された光を電気信号に処理してデータ化するＣＭＯＳロジック回路部分とからなっているため、光感度を高めるためには、全イメージセンサの面積においてフォトダイオードの面積が占める割合を大きくしようとする努力が行われている。

以下、図１〜図３を参照し、従来の技術に係るＣＭＯＳイメージセンサについて詳細に説明する。

図１は、従来の技術に係るＣＭＯＳイメージセンサを示す平面図であり、図２は、図１のII−II´断面図であり、図３は、図１のIII−III´断面図である。

図１に示すように、従来の技術に係るＣＭＯＳイメージセンサは、基板（図示せず）にフォトダイオード（Ｐｈｏｔｏ ｄｉｏｄｅ；以下「ＰＤ」という）が形成されており、ＰＤと離隔される位置の基板（図示せず）にフローティングディフュージョン領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｔｉｏｎ；以下「ＦＤ」という）が形成されており、ＰＤとＦＤの一端にそれぞれオーバーラップされて、オン・オフ動作を介してＰＤからの光信号をＦＤに伝達する第１ゲート２００ａ及び第２ゲート２００ｂと、ＦＤと連結されてソースフォロワバッファ増幅器の機能を果たす第３ゲート２００ｃとが形成されている。例えば、前記第１ゲート２００ａはと第２ゲート２００ｂはトランスファーゲートであり、第３ゲート２００ｃはドライブゲートである。この第３ゲート２００ｃはリセットトランジスタのソースあるいはドレイーンに接続するラインである。一方、図１に示していないが、通常、ＣＭＯＳイメージセンサは、スイッチングによりアドレス指定が可能な第４ゲートすなわち、セレクトゲートを備える。

また、従来の技術に係るＣＭＯＳイメージセンサは、前記第３ゲート２００ｃ及びＦＤにそれぞれ連結され、金属配線４００により連結されて、第３ゲート２００ｃとＦＤとの連結のために形成された第１コンタクト３１０と第２コンタクト３２０を備え、図１は、ＦＤと第３ゲート２００ｃとの連結のための第１コンタクト３１０と第２コンタクト３２０の形成工程が完了した状態を示す。ここで、ＦＤは、高濃度のＮ型ｎ^＋であり、通常のＰＤ形成のためのイオン注入工程により形成される。

上述の図１をさらに詳細に示す図２及び図３に示すように、基板１００上に局部的に素子分離膜１１０が形成されており、素子分離膜１１０と隣接する基板１００の下部には、イオン注入などにより形成されたＰＤが形成されている。ここで、前記基板１００は、半導体層を利用し、以下、図面の簡略化のために、基板１００と略称する。また、前記ＰＤは、Ｐ型の基板下部に形成されたＮ型のフォトダイオード領域（以下「ｎ⁻領域」という）と、基板表面からｎ⁻領域に拡張されて形成されたＰ型のフォトダイオード領域（以下「Ｐ０」という）と、を備える。

そして、前記基板１００上には、ゲート誘電膜２１０とゲート電極２２０が順次積層された構造の第１ゲート２００ａ及び第２ゲート２００ｂが、ＰＤとＦＤの一端にそれぞれオーバーラップされるように形成されており、前記ＦＤと隣接した素子分離膜１１０上には、ゲート誘電膜２１０とゲート電極２２０が順次積層された構造の第３ゲート２００ｃが形成されている。また、前記第１ゲート２００ａ、第２ゲート２００ｂ及び第３ゲート２００ｃは、その側壁に絶縁膜からなるスペーサ２３０を具備する。ここで、前記ゲート電極２２０は、ポリシリコン膜からなる単一膜構造を有するか、又はポリシリコン膜及びタングステン膜が順次積層されている多層膜構造を有することができる。

前記第３ゲート２００ｃ及びＦＤが形成された結果物上には、絶縁膜１２０が形成されている。絶縁膜１２０内には、絶縁膜１２０を貫通して前記第３ゲート２００ｃのゲート電極２２０の上部表面及びＦＤの上部表面にそれぞれ連結されている第１コンタクト３１０及び第２コンタクト３２０が形成されており、前記第１コンタクト３１０と第２コンタクト３２０とは、絶縁膜１２０上に形成された金属配線４００を介して連結されている。すなわち、第３ゲート２００ｃとＦＤは、第１コンタクト３１０と第２コンタクト３２０とを連結する金属配線４００により電気的に連結され、ＰＤから伝達されたＦＤの光信号を第３ゲートを介して増幅させて出力できる。

このように、上記の従来の技術に係るイメージセンサは、ＦＤと第３ゲートとを電気的に連結させるために、ＦＤと連結される第１コンタクトと、第３ゲートと連結される第２コンタクト、及び第１コンタクトと第２コンタクトとを互いに連結する金属配線が形成される領域をＣＭＯＳロジック回路部分に最小限確保した後、フォトダイオード形成領域を画定することができる。

しかしながら、光を最大限受け取るために、すなわち光感度を高めるためには、全イメージセンサの面積においてＣＭＯＳロジック回路部分ではないフォトダイオードの面積が占める割合が大きくなければならないため、全体的なイメージセンサのサイズを低減するのには限界がある。

したがって、イメージセンサの光感度の向上に限界を見せている。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、フォトダイオードで感知された光を電気信号に処理してデータ化するＣＭＯＳロジック回路部分のコンタクト形成領域の面積を最小化することにより、高集積化されたＣＭＯＳイメージセンサを提供することにある。

また、本発明の他の目的は、上記のＣＭＯＳイメージセンサの製造方法を提供することにある。

上記目的を達成すべく、本発明に係るＣＭＯＳイメージセンサによれば、基板内に形成されて活性領域を画定する素子分離膜と、前記活性領域内に形成されたフォトダイオードと、前記フォトダイオードと離隔される位置の基板内に形成されたフローティングディフュージョン領域と、前記フォトダイオードと前記フローティングディフュージョン領域の一方にそれぞれオーバーラップされて形成された第１ゲート及び第２ゲートと、該第１ゲートと第２ゲートとの間に位置し、前記素子分離膜の上部及びフローティングディフュージョン領域の一部とオーバーラップされて形成された第３ゲートと、該第３ゲートが形成された結果物上に形成された絶縁膜と、該絶縁膜及び前記第３ゲートを貫通して、前記第３ゲートと該第３ゲート下部に位置するフローティングディフュージョン領域とを連結するように順次積層された第１コンタクト及び第２コンタクトからなる埋め込みコンタクトと、を備える。

また、前記第１ゲート、第２ゲート及び第３ゲートが、ゲート誘電膜及びゲート電極が順次積層されている構造を有し、前記ゲート電極が、ポリシリコン膜及び金属膜が順次積層されている多層構造を有することが好ましい。

また、前記第１ゲート、第２ゲート及び第３ゲートが、その側壁にスペーサを備えることにより、隣接する電気的な配線と短絡されないように、第１ゲート、第２ゲート及び第３ゲートを保護することが好ましい。

また、前記第２コンタクトの直径が、前記第１コンタクトの直径より大きいか、又は同じであることが好ましい。

また、前記埋め込みコンタクトが、前記第１コンタクトが前記第２コンタクトと全てオーバーラップされるか、又は一部オーバーラップされるようになることが好ましく、特に、前記第１コンタクトが、第２コンタクトと一部オーバーラップされる場合には、電子の移動方向にオーバーラップされるように形成して、電子の移動をスムーズにすることが好ましい。

また、前記基板が、半導体層からなることが好ましく、さらに好ましくは、前記半導体層が、高濃度のＰ^＋＋層及びＰ⁻エピ層が積層されてなることが好ましい。

また、本発明に係るＣＭＯＳイメージセンサの製造方法によれば、基板に活性領域を画定する素子分離膜を形成するステップと、前記活性領域に該当する基板内に、フォトダイオード及びこれと離隔された位置にフローティングディフュージョン領域を形成するステップと、前記フォトダイオードと前記フローティングディフュージョン領域の一方にそれぞれオーバーラップされるように、第１ゲート及び第２ゲートを形成すると共に、前記第１ゲートと第２ゲートとの間に位置し、前記素子分離膜の上部及びフローティングディフュージョン領域の一部とオーバーラップされるように第３ゲートを形成するステップと、前記第３ゲートを一部エッチングし、フローティングディフュージョン領域の上部表面を露出させる第１コンタクト孔を形成するステップと、前記第１コンタクト孔が形成された結果物の全面に絶縁膜を形成するステップと、前記第１コンタクト孔と対応する部分に位置する絶縁膜をエッチングし、第１コンタクト孔を介してフローティングディフュージョン領域の上部表面を露出させる第２コンタクト孔を形成するステップと、前記第１コンタクト孔及び第２コンタクト孔を金属で埋め込むことにより、埋め込みコンタクトを形成するステップと、を含む。

また、前記第１コンタクト孔を形成するステップの前に、前記第１ゲート、第２ゲート及び第３ゲートの側壁にスペーサを形成するステップをさらに含むか、前記第１コンタクト孔を形成するステップの後に、前記第１ゲート、第２ゲート及び第３ゲートの側壁にスペーサを形成するステップをさらに含むことが好ましい。

また、前記基板が、半導体層を利用して形成されることが好ましく、さらに好ましくは、前記半導体層が、高濃度のＰ^＋＋層及びＰ⁻エピ層を順次積層して形成されることが好ましい。

また、前記第３ゲートを一部エッチングして、フローティングディフュージョン領域の上部表面を露出させる第１コンタクト孔を形成するステップの後に、前記露出されたフローティングディフュージョン領域に不純物イオン注入工程を行うステップをさらに含むことが好ましい。

本発明によれば、前記第３ゲートとＦＤとが埋め込みコンタクトを介して直接的に連結されるため、前記第３ゲートとＦＤとの連結のためのコンタクトの形成領域を最小化してＣＭＯＳイメージセンサを高集積化させることができる。

また、本発明は、全イメージセンサの面積において、第３ゲートとＦＤとを連結するためのＣＭＯＳロジック回路部分を最小化できるため、全イメージセンサの面積においてフォトダイオードが占める割合を増加させ、光感度を向上させることができる。

以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。

図面において、複数の層及び領域を明確に表現するため、厚さを拡大して示した。明細書全体を通じて類似の部分に対しては、同じ図面番号を付けた。

以下、本発明の一実施の形態に係るＣＭＯＳイメージセンサ、及びその製造方法について図面を参照しつつ詳細に説明する。

ＣＭＯＳイメージセンサの構造
図４〜図６を参照しつつ本発明の一実施の形態に係るＣＭＯＳイメージセンサの構造について詳細に説明する。

図４は、本発明の実施の形態に係るＣＯＭＳイメージセンサを示す平面図であり、図５は、図４のＶ−Ｖ´断面図であり、図６は、図４のVI−VI´断面図である。

まず、図４に示すように、基板（図示せず）にフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ；以下「ＰＤ」という）が形成されており、ＰＤと離隔される位置の基板（図示せず）にフローティングディフュージョン領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｔｉｏｎ；以下「ＦＤ」という）が形成されており、ＰＤとＦＤの一端にそれぞれオーバーラップされ、オン・オフ動作を介してＰＤからの光信号をＦＤに伝達する第１ゲート２００ａ及び第２ゲート２００ｂが形成されており、ＦＤと連結されてソースフォロワバッファ増幅器の機能を果たす第３ゲート２００ｃが形成されている。

特に、本発明に係る第３ゲート２００ｃは、前記第１ゲート２００ａと第２ゲート２００ｂとの間に位置するＦＤと一部が重なって形成されており、第３ゲート２００ｃ内には、これを貫通して下部ＦＤと連結している第１コンタクト３３０を備え、第３ゲート２００ｃとＦＤとは、第３ゲート２００ｃを貫通して形成された第１コンタクト３３０及びその上部に位置する絶縁膜（図示せず）を貫通して形成された第２コンタクト３４０からなる埋め込みコンタクト３００を介して直接的に連結されている。ここで、前記第２コンタクト３４０の大きさ、すなわち直径は、前記第１コンタクト３３０の直径より大きいか、または同様に形成されたことが好ましい。

すると、以下、図５及び図６を参照しつつ、上述の図４をさらに詳細に説明する。

図５及び図６に示すように、基板１００上に局部的に素子分離膜１１０が形成されており、素子分離膜１１０と隣接する基板１００の下部には、イオン注入などを介して形成されたＰＤが形成されている。ここで、前記基板１００は、半導体層を利用することが好ましく、さらに好ましくは。高濃度のＰ^＋＋層及びＰ⁻エピ層が積層された半導体層を利用し、以下の図面の簡略化のために、基板１００と略称して説明する。また、前記ＰＤは、Ｐ型の基板下部に形成されたＮ型のフォトダイオード領域（以下「ｎ⁻」領域という）と、基板表面からｎ⁻領域に拡張されて形成されたｐ型のフォトダイオード領域（以下「Ｐ０」という）を備える。

そして、前記基板１００上には、ゲート誘電膜２１０とゲート電極２２０が順次積層された構造の第１ゲート２００ａ及び第２ゲート２００ｂが、ＰＤとＦＤの一端にそれぞれオーバーラップされるように形成されており、前記ＦＤの上部の一部及びＦＤと隣接した素子分離膜１１０上には、ゲート誘電膜２１０とゲート電極２２０が順次積層された構造の第３ゲート２００ｃが形成されている。また、前記第１ゲート２００ａ、第２ゲート２００ｂ及び第３ゲート２００ｃは、その側壁に絶縁膜からなるスペーサ２３０を具備する。ここで、前記ゲート電極２２０は、ポリシリコン膜からなる単一膜構造を有するか、またはポリシリコン膜及びタングステン膜が順次積層されている多層膜構造を有することができる。

前記第３ゲート２００ｃ及びＦＤが形成された結果物上には、絶縁膜１２０が形成されている。

また、前記第３ゲート２００ｃとＦＤとは、前記第３ゲート２００ｃを貫通する第１コンタクト３３０及び該第１コンタクト３３０と対応する絶縁膜１２０を貫通する第２コンタクト３４０からなる埋め込みコンタクト３００により直接的に連結されている。このとき、前記第２コンタクト３４０の大きさ、すなわち、直径は、前記第１コンタクト３３０の直径より大きいか、又は同様に形成されたことが好ましい。また、前記埋め込みコンタクト３００は、前記第１コンタクト３３０と前記第２コンタクトが全てオーバーラップされるか、又は一部のみがオーバーラップされるようになっていても、前記埋め込みコンタクト３００を介して第３ゲート２００ｃとＦＤとが直接的に連結されるという点では、あまり影響を受けない。一方、一部がオーバーラップされる場合には、電子の移動方向にオーバーラップされるように形成して、電子の移動をスムーズにすることが好ましい。

本発明に係る第３ゲート２００ｃとＦＤとは、第３ゲート２００ｃを貫通してＦＤと直接的に連結された第１コンタクト３３０及びこれと対応する絶縁膜１２０を貫通して第１コンタクト３３０と連結された第２コンタクト３２０からなる埋め込みコンタクト３００により直接的に連結される。すなわち、前記第３ゲートとＦＤにそれぞれ連結されるコンタクトが、上部の金属配線を介して間接的に連結された従来の技術とは異なり、本発明では、前記第３ゲートとＦＤとが埋め込みコンタクトを介して直接的に連結されるため、前記第３ゲートとＦＤとの連結のためのコンタクトを形成するために、大きい空間マージンが必要でなくなる。

したがって、本発明は、全イメージセンサの面積において、第３ゲートとＦＤとを連結するためのＣＭＯＳロジック回路部分を最小化でき、これにより、全イメージセンサの面積においてフォトダイオードが占める割合を増加させて光感度を向上させることができ、ＣＭＯＳイメージセンサを高集積化させることが可能である。

ＣＭＯＳイメージセンサの製造方法
図７Ａ〜図７Ｅ及び上述の図６を参照しつつ、本発明の一実施の形態に係るＣＭＯＳイメージセンサの製造方法について詳細に説明する。

図７Ａ〜図７Ｅは、本発明の実施の形態に係るＣＯＭＳイメージセンサを説明するために順次に示した工程断面図である。

まず、図７Ａに示すように、基板１００内に局部的にフィールド領域と活性領域を画定する素子分離膜１１０を形成する。このとき、前記基板１００は、高濃度のＰ^＋＋層及びＰ⁻エピ層が積層された半導体層からなっている。

次に、前記基板１００の活性領域内に各々のイオン注入工程を行って、Ｐ（Ｐ⁻Ｅｐｉ）−Ｎ（ｎ⁻）−Ｐ（ｐ０）からなるＰＤ（図５参照）及びこれと離隔された位置にＦＤを形成する。

その後、図７Ｂに示すように、前記素子分離膜１１０の上部及びＦＤの一部とオーバーラップされるように、第３ゲート２００ｃを形成する。ここで、前記第３ゲート２００ｃは、ゲート誘電膜２１０及びゲート電極２２０が順次積層されている構造を有し、前記ゲート電極２２０は、ポリシリコン膜及び金属膜が順次積層されている多層構造を有することが好ましい。さらに詳細には、前記第３ゲート２００ｃは、通常、ＰＤとＦＤの一端にそれぞれオーバーラップされるように形成される第１ゲート及び第２ゲート（図示せず）と共に、図５に示すように、前記第１ゲートと第２ゲートとの間に形成される。

次に、前記第３ゲート２００ｃの側壁に絶縁物からなるスペーサ２３０を形成する。このとき、前記スペーサ２３０は、後述する第１コンタクト孔を形成した後に形成でき、これは、工程特性及び工程条件により選択できる事項である。

その後、図７Ｃに示すように、前記第３ゲート２００ｃの一部をエッチングして、前記第３ゲート２００ｃの下部に位置するＦＤの上部表面の一部を露出させる第１コンタクト孔３３０ａを形成する。

次に、前記第１コンタクト孔３３０ａを介して露出されたＦＤに不純物注入工程をさらに行う。この工程は、前記第１コンタクト孔３３０ａのエッチング工程の際、損失された不純物の濃度を補完するものであって、選択的に行うことができる。

その後、図７Ｄに示すように、前記第１コンタクト孔３３０ａが形成された結果物の全面に絶縁膜１２０を形成する。

一方、示していないが、前記絶縁膜１２０を形成する工程の前に、ＦＤ領域の活性領域にシリサイド防止用酸化膜を画定した後、通常のシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）工程を行うことができる。

次に、図７Ｅに示すように、前記第１コンタクト孔３３０ａと対応する領域の絶縁膜１２０を除去して、第１コンタクト孔３３０ａを露出させると共に、第１コンタクト孔３３０ａ上に第２コンタクト孔３４０bを形成する。このとき、前記第２コンタクト孔３４０bの大きさすなわち、直径ｄ_２は、第１コンタクト孔３３０ａの直径ｄ_１より大きいか、又は同様に形成することが好ましい。もし、前記第２コンタクト孔３４０bの直径ｄ_２が第１コンタクト孔３３０ａの直径ｄ_１より小さい場合、第１コンタクト孔３３０ａと第２コンタクト孔３４０bが整列される場合、第１コンタクト孔３３０ａ内に第２コンタクト孔３４０bの下部が位置するため、後続する第２コンタクト孔３４０bに金属を埋め込んで、埋め込みコンタクトを形成するとしても、第１コンタクト孔３３０ａの側壁に残留する絶縁膜１２０により、ＦＤと第３ゲート２００ｃのゲート電極２２０とが電気的に連結されないという問題が発生する。

また、前記第１コンタクト孔３３０ａは、前記第２コンタクト孔３４０bと全てオーバーラップされるか、一部オーバーラップされるようになることが好ましく、特に、前記第１コンタクト孔３３０ａが第２コンタクト孔３４０bと一部オーバーラップされる場合には、電子の移動方向にオーバーラップされるように形成して、電子の移動をスムーズにすることが好ましい。

その後、図５に示すように、前記第１コンタクト孔３３０ａ及び第２コンタクト孔３４０bを金属で埋め込んで、第１コンタクト３３０と第２コンタクト３４０が順次積層された構造からなる埋め込みコンタクト３００を形成する。すなわち、本発明に係る前記ＦＤと前記第３ゲート２００ｃのゲート電極２２０は、埋め込みコンタクト３００を介して直接的に連結されるため、前記第３ゲート２００ｃとＦＤとの連結のためのコンタクトの形成空間を最小化して、ＣＭＯＳイメージセンサの高集積化を可能にする。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

従来の技術に係るＣＭＯＳイメージセンサを示す平面図である。 図１のII−II断面図である。 図１のIII−III´断面図である。 本発明の実施の形態に係るＣＯＭＳイメージセンサを示す平面図である。 図４のＶ−Ｖ断面図である。 図４のVI−VI断面図である。 本発明の実施の形態に係るＣＯＭＳイメージセンサの製造方法を説明するために順次に示した工程断面図である。 本発明の実施の形態に係るＣＯＭＳイメージセンサの製造方法を説明するために順次に示した工程断面図である。 本発明の実施の形態に係るＣＯＭＳイメージセンサの製造方法を説明するために順次に示した工程断面図である。 本発明の実施の形態に係るＣＯＭＳイメージセンサの製造方法を説明するために順次に示した工程断面図である。 本発明の実施の形態に係るＣＯＭＳイメージセンサの製造方法を説明するために順次に示した工程断面図である。

符号の説明

１００ 基板
１１０ 素子分離膜
１２０ 絶縁膜
２００ａ，２００ｂ，２００ｃ 第１〜第３ゲート
２１０ ゲート誘電膜
２２０ ゲート電極
２３０ スペーサ
３００ 埋め込みコンタクト
ＰＤ フォトダイオード
ＦＤ フローティングディフュージョン領域

Claims (15)

1. 基板内に形成されて活性領域を画定する素子分離膜と、
   前記活性領域内に形成されたフォトダイオードと、
   前記フォトダイオードと離隔される位置の基板内に形成されたフローティングディフュージョン領域と、
   前記フォトダイオードと前記フローティングディフュージョン領域の一端にそれぞれオーバーラップされて形成された第１ゲート及び第２ゲートと、
   該第１ゲートと第２ゲートとの間に位置し、前記素子分離膜の上部及びフローティングディフュージョン領域の一部とオーバーラップされて形成された第３ゲートと、
   該第３ゲートが形成された結果物上に形成された絶縁膜と、
   該絶縁膜及び前記第３ゲートを貫通して、前記第３ゲートと該第３ゲート下部に位置するフローティングディフュージョン領域とを連結するように順次積層された第１コンタクト及び第２コンタクトからなる埋め込みコンタクトと、を備えるＣＭＯＳイメージセンサ。
2. 前記第１ゲート、第２ゲート及び第３ゲートが、ゲート誘電膜及びゲート電極が順次積層されている構造を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
3. 前記ゲート電極が、ポリシリコン膜及び金属膜が順次積層されている多層構造を有することを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
4. 前記第１ゲート、第２ゲート及び第３ゲートが、その側壁にスペーサを備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
5. 前記第２コンタクトの直径が、前記第１コンタクトの直径より大きいか、又は同じであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
6. 前記埋め込みコンタクトが、前記第１コンタクトが前記第２コンタクトと全てオーバーラップされるか、又は一部オーバーラップされてなることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
7. 前記第１コンタクトが、第２コンタクトと一部オーバーラップされる場合には、電子の移動方向にオーバーラップされたことを特徴とする請求項６に記載のＣＭＯＳイメージセンサ。
8. 前記基板が、半導体層からなることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
9. 前記半導体層が、高濃度のＰ^＋＋層及びＰ⁻エピ層が積層されてなることを特徴とする請求項８に記載のＣＭＯＳイメージセンサ。
10. 基板に活性領域を画定する素子分離膜を形成するステップと、
    前記活性領域に該当する基板内に、フォトダイオード及びこれと離隔された位置にフローティングディフュージョン領域を形成するステップと、
    前記フォトダイオードと前記フローティングディフュージョン領域の一端にそれぞれオーバーラップされるように、第１ゲート及び第２ゲートを形成すると共に、前記第１ゲートと第２ゲートとの間に位置し、前記素子分離膜の上部及びフローティングディフュージョン領域の一部とオーバーラップされるように第３ゲートを形成するステップと、
    前記第３ゲートを一部エッチングし、フローティングディフュージョン領域の上部表面を露出させる第１コンタクト孔を形成するステップと、
    前記第１コンタクト孔が形成された結果物の全面に絶縁膜を形成するステップと、
    前記第１コンタクト孔と対応する部分に位置する絶縁膜をエッチングし、第１コンタクト孔を介してフローティングディフュージョン領域の上部表面を露出させる第２コンタクト孔を形成するステップと、
    前記第１コンタクト孔及び第２コンタクト孔を金属で埋め込むことにより、埋め込みコンタクトを形成するステップと、を含むＣＭＯＳイメージセンサの製造方法。
11. 前記第１コンタクト孔を形成するステップの前に、前記第１ゲート、第２ゲート及び第３ゲートの側壁にスペーサを形成するステップをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
12. 前記第１コンタクト孔を形成するステップの後に、前記第１ゲート、第２ゲート及び第３ゲートの側壁にスペーサを形成するステップをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
13. 前記基板が、半導体層を利用して形成されることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。
14. 前記半導体層が、高濃度のＰ^＋＋層及びＰ⁻エピ層を順次積層して形成されることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサの製造方法。
15. 前記第３ゲートを一部エッチングして、フローティングディフュージョン領域の上部表面を露出させる第１コンタクト孔を形成するステップの後に、前記露出されたフローティングディフュージョン領域に不純物イオン注入工程を行うステップをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの製造方法。

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