JP5089090B2 - Ｃｍｏｓイメージセンサー及びその製造方法 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサーに関し、特に、ドライブトランジスタのバックバイアス（Back bias）特性の劣化を防止し、ダウンサイジングによるしきい電圧のマッチング特性の劣化を防止できる３Ｔｒまたは４Ｔｒ構造の単位画素を有するＣＭＯＳイメージセンサーの構造及びその製造方法に関する。

イメージセンサーは、光学映像を電気信号に変換させる半導体素子であり、大別して、電荷結合素子（Charge Coupled Device；以下ＣＣＤとする）とＣＭＯＳ（Complementary ＭＯＳ）イメージセンサーとからなる。

ＣＣＤは、個々のＭＯＳ（Metal Oxide Semiconductor）キャパシタが互いに一層近接するように配置されており、電荷キャリアがキャパシタに格納されて、移送される方式の素子である。

それに対して、ＣＭＯＳイメージセンサーは、半導体のＣＭＯＳ工程を適用して、１つの単位画素に１つのフォトダイオードと３個または４個などの単位画素の駆動のためのトランジスタを含む。ＣＭＯＳイメージセンサーは、制御回路（Control circuit）及び信号処理回路（Signal processing circuit）を周辺回路として使用するＣＭＯＳ技術を利用して、画素数だけ駆動するためのＭＯＳトランジスタを作り、これらを用いて順次出力を検出するスイッチング方式を採用する素子である。

このような多様なイメージセンサーを製造するにおいて、イメージセンサーの感光度（Photo sensitivity）を増加させるための努力が行われており、そのうちの１つが集光技術である。例えば、ＣＭＯＳイメージセンサーは、光を感知するフォトダイオードと感知された光を電気的信号に処理してデータ化するＣＭＯＳロジック回路部とから構成されており、光感度を高めるためには、全体イメージセンサー面積において、フォトダイオードの面積が占める割合（これを、通常、フィルファクタ（Fill Factor）と呼ぶ）を大きくしようとする努力が行われている。

図１は、１つの単位画素に４個のトランジスタを含むＣＭＯＳイメージセンサーの単位画素を示した回路図である。

図１に示す単位画素は、光感度を高め、単位画素間のクロストルク効果を低減するために、サブミクロンＣＭＯＳエピタキシャル（Epi）工程が適用された。

図１に示すように、イメージセンサーの単位画素（Ｕ／Ｃ；Unit Cell）は、ＰＮＰ、ＰＮＰＮなどの構造をなし、光を受信し、これに該当するだけ電子−正孔対、すなわち、光電荷（Photogenerated Charge）を形成するフォトダイオードＰＤと、ターンオン動作に応じてフォトダイオードに蓄積された光電荷をフローティング拡散ノードＦＤに伝達するために、トランスファートランジスタＴｘと、当該トランスファートランジスタＴｘのターン-オン動作によって伝達された光電荷を伝達されるフローティング拡散ノードＦＤと、リセット信号に応じてフローティング拡散ノードＦＤを電源電圧ＶＤＤレベルにリセットさせるためのリセットトランジスタＲｘと、フローティング拡散ノードＦＤから伝達される光電荷に該当する電気信号に応じて、ターンオンされる量が変わり、これにより、光電荷の量に比例する電気信号を出力するドライブトランジスタＤｘと、セレクト信号の制御を受けてターンオンされ、ドライブトランジスタＤｘを介して出力される単位画素の信号を出力するためのセレクトトランジスタＳｘを備えて構成される。

図示されたＬｘは、ロードトランジスタ（Load transistor）であり、フローティング拡散ノードＦＤは、Ｃｆｄの容量を有する。

前記の構造を有する単位画素から出力Ｖｏｕｔを得る動作原理を説明するが、以下では、各トランジスタをＴｘ、Ｒｘ、Ｄｘ、Ｓｘと称し、フォトダイオードは、ＰＤと称する。

まず、Ｔｘ、Ｒｘ、Ｓｘをオフさせる。この時、ＰＤは、完全な空乏（Fully depletion）状態である。集光（Integration）を始めて光電荷をＰＤに集める。

Ｒｘをターンオンさせて、ＦＤをリセットさせた後、Ｓｘをターンオンさせて、リセット動作時の単位画素の出力電圧（Ｖ１）を測定する。この値は、単にＦＤの直流電位変化（DC level shift）を意味する。

次いで、適正集光時間の後、Ｔｘをオンさせて、ＰＤにある全ての光電荷をＦＤに運送させる。そして、Ｔｘをオフさせる。

ＦＤに運送された電荷による出力電圧（Ｖ２）を測定する。

出力電圧（Ｖ１−Ｖ２）は、Ｖ１とＶ２との間の差から得られた光電荷運送の結果であり、これは、ノイズが排除された、純粋シグナル値となる。このような方法をＣＤＳ（Correlated Double Sampling）という。

前記した過程を繰り返す。

図２は、図１の単位画素において、ドライブトランジスタを含むように概略的に示した平面図である。

図２に示すように、ライン形態のアクティブ領域ＡＣＴが形成されており、アクティブ領域ＡＣＴ上のセレクトトランジスタ（図示せず）とドライブトランジスタＤｘ領域にＰウェル（図示せず）が配置されており、Ｐウェル上にドライブトランジスタＤｘが配置されている。ドライブトランジスタＤｘのドレインは、電源電圧ＶＤＤと接続され、セレクトトランジスタＳｘのソースは、出力ノードＶｏｕｔと接続される。ドライブトランジスタＤｘは、Ｐウェルを横切るゲートＧを含む。

アクティブ領域ＡＣＴの両側には、正方形のフォトダイオードＰＤが配置されており、フォトダイオードＰＤの一側には、トランスファートランジスタＴｘが配置されている。

ＣＭＯＳイメージセンサーにおける各々の単位画素には、ソースフォロア（Source follower）をなす単一増幅器が配置されており、これを、ドライブトランジスタＤｘという。ドライブトランジスタＤｘは、ゲート端子とドレイン端子とを入力ポート、ソース端子とドレイン端子とを出力ポートとする。イメージセンサーの場合、センシングノードの蓄積電荷を入力値（ドライブトランジスタのゲート電圧）として、蓄積された電荷の量に応じて出力値が可変されるようにすることによって、入射される光の量に応じて明度差を与え、最終イメージを具現化するようになる。

ソースフォロアのドライブトランジスタＤｘ特性がイメージに大きな影響を与え、特に、画素間のドライブトランジスタマッチング特性が重要である。

しかしながら、従来のドライブトランジスタＤｘは、画素サイズの減少傾向につれて、アクティブ領域ＡＣＴの幅の減少及びバックバイアス効果（Back bias effect）によるしきい電圧（Threshold voltage）マッチング特性が劣化される可能性が増加する。すなわち、ドライブトランジスタＤｘのマッチング特性の低下により、ノイズ発生を引き起こして、つまり、イメージ品質を低下させる。

すなわち、図２において、画素のダウンサイジングにより「Ａ」の大きさが減少し、アクティブ領域ＡＣＴの幅「Ｃ」がデザインルール（Design rule）の根拠に準じて最小サイズに決定されるにしたがって、マッチング特性の劣化でしきい電圧のローリング（Rolling）が激しくなる。

また、フォトダイオードＰＤのサイズ「Ｄ」が減少するにしたがって、フィルファクターが減少し、これにより、イメージの劣化が生じる。

合わせて、第１のメタルコンタクトＭ１Ｃは、ゲート酸化膜の信頼性を考慮して、フィールド酸化膜上だけで認められるので、「Ｂ」サイズの存在により、ダウンサイジングに限界が現れるようになる。

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、ダウンサイジングによるドライブトランジスタのマッチング特性の劣化を防止し、ドライブトランジスタのゲートに対する第１のメタルコンタクトの信頼性を確保することができるＣＭＯＳイメージセンサー及びその製造方法を提供することにある。

そこで、上記の目的を達成するために本発明は、リセットトランジスタと、セレクトトランジスタと、ドライブトランジスタ、及びフォトダイオードを含むＣＭＯＳイメージセンサーにおいて、ライン状のアクティブ領域と、該アクティブ領域と交差するように配置された前記ドライブトランジスタのゲート電極と、前記アクティブ領域と前記ゲート電極とが互いに交差する領域において、両方の間に位置した遮断膜と、該遮断膜によって、前記基板のアクティブ領域との電気的ショートが防止され、前記ゲート電極と電気的に接続されたメタルコンタクトとを含むＣＭＯＳイメージセンサーを提供する。

また、上記の目的を達成するために本発明は、トランスファートランジスタと、リセットトランジスタと、セレクトトランジスタと、ドライブトランジスタ、及びフォトダイオードを含むＣＭＯＳイメージセンサーにおいて、ライン状のアクティブ領域と、該アクティブ領域と交差するように配置された前記ドライブトランジスタのゲート電極と、前記アクティブ領域と前記ゲート電極とが互いに交差する領域において、両方の間に位置した遮断膜と、該遮断膜によって、前記基板のアクティブ領域との電気的ショートが防止され、前記ゲート電極と電気的に接続されたメタルコンタクトとを含むＣＭＯＳイメージセンサーを提供する。

なお、上記の目的を達成するために本発明は、リセットトランジスタと、セレクトトランジスタと、ドライブトランジスタ、及びフォトダイオードを含むＣＭＯＳイメージセンサーにおいて、アクティブ領域を境界として基板に形成されたトレンチ状のフィールド酸化膜と、前記アクティブ領域から前記フィールド酸化膜の一部まで所定の深さに形成されたトレンチと、該トレンチをなすアクティブ領域の側壁に形成されたゲート酸化膜と、前記アクティブ領域の上部に形成された遮断膜と、前記トレンチ及び前記遮断膜上に形成されたゲート電極と、前記遮断膜によって、前記基板のアクティブ領域との電気的ショートが防止され、前記ゲート電極と電気的に接続されたメタルコンタクトとを含むＣＭＯＳイメージセンサーを提供する。

さらに、上記の目的を達成するために本発明は、トランスファートランジスタと、リセットトランジスタと、セレクトトランジスタと、ドライブトランジスタ、及びフォトダイオードを含むＣＭＯＳイメージセンサーにおいて、アクティブ領域を境界として基板に形成されたトレンチ状のフィールド酸化膜と、前記アクティブ領域から前記フィールド酸化膜の一部まで所定の深さに形成されたトレンチと、該トレンチをなすアクティブ領域の側壁に形成されたゲート酸化膜と、前記アクティブ領域の上部に形成された遮断膜と、前記トレンチ及び前記遮断膜上に形成されたゲート電極と、前記遮断膜によって、前記基板のアクティブ領域との電気的ショートが防止され、前記ゲート電極と電気的に接続されたメタルコンタクトとを含むＣＭＯＳイメージセンサーを提供する。

また、上記の目的を達成するために本発明は、リセットトランジスタと、セレクトトランジスタと、ドライブトランジスタ、及びフォトダイオードを含むＣＭＯＳイメージセンサーの製造方法において、アクティブ領域を隔てて分離され、トレンチ状を有する複数のフィールド酸化膜を形成するステップと、前記アクティブ領域の上部に遮断膜を形成するステップと、前記アクティブ領域から前記フィールド酸化膜の一部まで所定の深さにトレンチを形成するステップと、該トレンチをなすアクティブ領域の側壁にゲート酸化膜を形成するステップと、前記トレンチ及び前記遮断膜上にゲート電極を形成するステップと、前記遮断膜によって、前記基板のアクティブ領域との電気的ショートが防止され、前記ゲート電極と電気的に接続されたメタルコンタクトを形成するステップとを含むＣＭＯＳイメージセンサーの製造方法を提供する。

なお、上記の目的を達成するために本発明は、トランスファートランジスタと、リセットトランジスタと、セレクトトランジスタと、ドライブトランジスタ、及びフォトダイオードを含むＣＭＯＳイメージセンサーの製造方法において、アクティブ領域を隔てて分離され、トレンチ状を有する複数のフィールド酸化膜を形成するステップと、前記アクティブ領域の上部に遮断膜を形成するステップと、前記アクティブ領域から前記フィールド酸化膜の一部まで所定の深さにトレンチを形成するステップと、該トレンチをなすアクティブ領域の側壁にゲート酸化膜を形成するステップと、前記トレンチ及び前記遮断膜上にゲート電極を形成するステップと、前記遮断膜によって、前記基板のアクティブ領域との電気的ショートが防止され、前記ゲート電極と電気的に接続されたメタルコンタクトを形成するステップとを含むＣＭＯＳイメージセンサーの製造方法を提供する。

本発明は、ソースフォロアであるドライブトランジスタを２重ヒレ状のトランジスタ、すなわち、ＦＩＮＦＥＴで具現化してアクティブ領域の幅を増加させ、ドライブトランジスタのゲートに対する第１のメタルコンタクトをアクティブ領域でなされるようにし、バックバイアス効果を低減してトランジスタのマッチング特性を向上させ、ダウンサイジングを可能なようにする。

これは、ゲート酸化の前工程まで一般なＣＭＯＳイメージセンサー製造工程で行い、ドライブトランジスタのゲートに接続される第１のメタルコンタクトをアクティブ領域上でなされるようにするために、ドライブトランジスタのゲートをＦＩＮ形態で形成し、ゲートの中心部では、第１のメタルコンタクトの形成の際、アクティブ領域に接続されることを防止するために、絶縁膜を用いて遮断膜（Blocking layer）を形成する。したがって、ゲートをＦＩＮ構造で形成しながらも、そのアクティブ領域の上部で第１のメタルコンタクトをなすことができる。

本発明は、バックバイアス効果を低減してトランジスタのマッチング特性を向上させ、ダウンサイジングを可能なようにすることにより、チップサイズの減少によるネットダイ（net die）の増加と超小型イメージセンサーの具現化が可能なようにするという効果がある。

以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。

図３は、本発明の一実施形態に係るＣＭＯＳイメージセンサーを概略的に示した平面図である。

図３に示すように、ライン形態のアクティブ領域ＡＣＴが形成されており、アクティブ領域ＡＣＴ上のセレクトトランジスタ（図示せず）とドライブトランジスタＤｘ領域とにＰウェル（図示せず）が配置されており、Ｐウェル上にドライブトランジスタＤｘが配置されている。ドライブトランジスタＤｘのドレインは、電源電圧ＶＤＤと接続され、セレクトトランジスタのソースは、出力ノードＶｏｕｔと接続される。ドライブトランジスタＤｘは、Ｐウェルを横切るゲートＧを含む。

アクティブ領域ＡＣＴの両側には、正方形のフォトダイオードＰＤが配置されており、フォトダイオードＰＤの一側には、トランスファートランジスタＴｘが配置されている。

一方、本発明の場合、ドライブトランジスタＤｘのゲートと接続される第１のメタルコンタクトＭ１Ｃがアクティブ領域ＡＣＴとオーバーラップされる領域でなされる。このために、ドライブトランジスタＤｘのゲートＧとアクティブ領域ＡＣＴとの間には、遮断膜ＢＬが配置されており、遮断膜ＢＬは、第１のメタルコンタクトＭ１Ｃがアクティブ領域ＡＣＴに接続されることを防止する。

合わせて、ドライブトランジスタＤｘをＦＩＮＦＥＴで形成することによって、チャンネル長を増加させることができる。

図２と図３を通じて本発明と従来の技術とを比較する。

まず、チャンネルの幅がＣ＜ａ＋ａ'の関係を有するので、チャンネル長が増加して、しきい電圧のローリング現象を抑制できる。

ドライブトランジスタＤｘのゲートＧの下部に遮断膜ＢＬを配置し、これを通じてアクティブ領域ＡＣＴとオーバーラップされる領域で第１のメタルコンタクトＭ１Ｃをなすことができるようにすることによって、Ａ'＜Ａが可能であるため、従来に比べて画素のサイズを低減することができる。

また、チャンネルを管理するゲートＧが両側面に存在して、バックバイアス効果を抑制することによって、しきい電圧のマッチング特性を改善できる。

図４は、図３をＰ−Ｐ'方向に切り取った断面図である。

図４に示すように、基板１００にトレンチ構造の２つのフィールド酸化膜１０１が基板１００のアクティブ領域ＡＣＴを隔てて両側に分離されて配置されている。フィールド酸化膜１０１は、アクティブ領域ＡＣＴと隣接した部分で、その一部がエッチングされてトレンチ１０２が形成されている。トレンチ１０２により突出された形状を有するアクティブ領域ＡＣＴは、その上部に酸化膜１０３と窒化膜１０４とが積層された構造の遮断膜で覆われており、トレンチ１０２の側壁に該当するアクティブ領域ＡＣＴの両側面には、ゲート酸化膜１０５が配置されている。トレンチ１０２構造とゲート酸化膜１０５及び遮断膜を含む全面にパターニングされたゲート電極１０６が形成されており、アクティブ領域ＡＣＴ上でゲート電極１０６と接続され、遮断膜によってアクティブ領域ＡＣＴと絶縁される第１のメタルコンタクト１０７が配置されている。

図５は、本発明の一実施形態によってドライブトランジスタに適用されたＦＩＮＦＥＴを示した斜視図である。

素子の性能向上と漏れ電流の最小化を持続するために、半導体の製造者達は、１００nm以下の世代に適用され得る新しいトランジスタ構造を研究し始めた。可能性のあるもののうちの１つであるＦＩＮＦＥＴは、サメの背ビレのようにみえる高くて、薄いチャンネル状である。このような設計では、ヒレの一面に１つずつ、２個のゲートが使用されて、素子の転換を容易にさせる。ＦＩＮＦＥＴは、このような構造のため、２重ゲートＭＯＳＦＥＴと呼ばれる。ＣＭＯＳ素子は、水平的に構成されるが、ＦＩＮＦＥＴは、垂直で構成されるため、このような接近は革新的である。しかしながら、他の２重ゲート構造とは異なり、ＦＩＮＦＥＴは、標準ＣＭＯＳ工程から大きくは外れない。

ここで、図面符号「１００」は、基板を示し、図面符号「１０５」は、ゲート酸化膜を示す。

図５の構成を有するＦＩＮＦＥＴは、ウエハーコストが低く（Low wafer cost）、ディフェクト密度が低く（Low defect density）、バックバイアスがなく（No back bias）、基板への高い熱伝逹率（High heat transfer rate）と高い工程交換性（High process compatibility）を有する。

図６は、ＦＩＮＦＥＴのバックバイアス効果を測定した３Ｄシミュレーション結果を示したグラフである。与えられたｇａｔｅ ｌｅｎｇｔｈ＝２５ｎｍにおいて、「Ｘ」で表示された楕円は、ＦＩＮＦＥＴの多様なアクティブウィドゥス（active width）別の多様なボディーバイアス（body bias）によるしきい電圧Ｖ_Ｔの変化を示し、「Ｙ」で表示された楕円は、ＦＩＮＦＥＴの 多様なアクティブウィドゥス（active width）別の多様なボディーバイアス（body bias）によるサブスレッショウルドスイング（subthreshold swing）(すなわち、スイッチングスピード（switching speed）の変化)を示す。グラフによると、ＦＩＮＦＥＴは、ボディーバイアス変化に応じて、一般なノーマルトランジスタより少ない変化を見せる。したがって、トランジスタ間のマッチング特性に優れるので、ｐｉｘｅｌ ｔｏ ｐｉｘｅｌ間の変化が小さくて、優れたイメージノイズ特性を期待することができる。

図７は、ＦＩＮＦＥＴのゲート電圧に応じるドレイン電流の変化を示した電気特性グラフである。

図６及び図７に示すように、与えられたバックバイアスでしきい電圧Ｖ_Ｔが増加しないことが確認できる。

図８Ａ〜図８Ｅは、本発明の一実施形態に係るＣＭＯＳイメージセンサーのドライブトランジスタ形成工程を示した断面図であって、これを参照して本発明のドライブトランジスタ形成工程を説明する。

図８Ａに示すように、基板１０に局部的にトレンチ状のフィールド酸化膜１１を形成する。

フィールド酸化膜１１は、基板１０がエッチングされて形成されたトレンチ部に酸化膜が埋め込まれ、平坦化された構造をなしている。フィールド酸化膜１１間は、素子が形成されるアクティブ領域であって、図面符号「Ａ」は、ＦＩＮＦＥＴであるドライブトランジスタのゲート形成領域を示し、図面符号「Ｂ」は、フォトダイオード形成領域を示す。

フィールド酸化膜１１が形成された全面に遮断膜として使用される酸化膜１２と窒化膜１３とを順に形成する。

遮断膜は、ドライブトランジスタのゲートで第１のメタルコンタクトがなされるアクティブ領域のうち、「Ａ」領域で、アクティブ領域と第１のメタルコンタクトが接触されないようにするためのものである。

ここでは、遮断膜として、酸化膜１２と窒化膜１３とが積層された構造をその例としたが、この他にも、酸化膜と窒化膜の単独構造やこれらの３重以上の構造も適用が可能である。

遮断膜は、トポロジー（Topology）と外部電圧ストレスに影響を受けないように、１０Å〜１０００Åの範囲の厚さで形成することが好ましい。

続いて、フォトリソグラフィー工程を行って、ドライブトランジスタのゲートを画定するためのフォトレジストパターン１４を形成する。ここで、フォトレジストパターン１４は、アクティブ領域、或いは、その隣接領域までＡを画定するようにするためのパターンである。

フォトレジストパターン１４をエッチングマスクとして、遮断膜を選択的に行うことによって、ゲート形成領域を画定する。すなわち、フォトレジストパターン１４をエッチングマスクとして、窒化膜１３を選択的に除去する。

図８Ｂに示すように、画定されたゲート領域の周辺のフィールド酸化膜１１の一部を露出させるフォトレジストパターン１５を形成する。

フォトレジストパターン１５をエッチングマスクとして、酸化膜１２を選択的に除去する。

ゲート領域の周辺で一部露出したフィールド酸化膜１１の上部領域１６は、ＦＩＮＦＥＴをなすためのチャンネルが形成される領域である。

図８Ｃに示すように、フォトレジストパターン１５をエッチングマスクとして、フィールド酸化膜１１をエッチングし、画定されたドライブトランジスタのゲート領域の周辺のフィールド酸化膜１１を一部エッチングして、基板１０のアクティブ領域の側面からフィールド酸化膜１１の一部領域まで拡張されたトレンチ１７を形成する。

この時、トレンチ１７が形成される領域は、適用されるデザインルールにしたがって、許容された隣接フォトダイオードのアクティブ領域とゲート領域との間の最小スペースまでにする。エッチングの際には、ウェット方式またはドライ方式を利用し、エッチングの深さは、チャンネルの形成深さとする。そして、フォトレジストパターン１５を除去する。

図８Ｄに示すように、酸化工程を行って、トレンチ１７の形成によって露出した基板１０のアクティブ領域の側面にシリコン酸化膜１８を形成する。

シリコン酸化膜１８は、ゲート酸化膜としてチャンネルが形成される領域である。ＦＩＮＦＥＴのチャンネル部がフィールド酸化膜１１の側壁に形成されるので、ゲート酸化工程の際、アクティブ領域の上部と側壁に同一に成長されるようにする。

全面にゲート形成用の導電膜を蒸着した後、選択的にエッチングすることによって、ゲート電極１９を形成する。

ゲート電極１９は、トレンチ１７が形成されたフィールド酸化膜１１の上部まで拡張されるようにする。ゲート電極１９用の導電膜は、ポリシリコンやタングステンなどを含む。

次いで、図８Ｅに示すように、ソース／ドレイン形成などの通常のトランジスタ形成工程と、層間絶縁膜形成工程を行ってから、ドライブトランジスタのゲート電極１９と電気的に接続される第１のメタルコンタクト２０を形成する。

この時、ゲート電極１９の下部に遮断膜が存在するので、アクティブ領域上で第１のメタルコンタクト２０がなされても、アクティブ領域と第１のメタルコンタクト２０は、ショットされない。

前述したようになされる本発明は、ソースフォロアであるＣＭＯＳイメージセンサーのドライブトランジスタをＦＩＮＦＥＴで具現化してアクティブ領域の幅を増加させ、ドライブトランジスタのゲートに対する第１のメタルコンタクトをアクティブ領域でなされるようにし、バックバイアス効果を低減してトランジスタのマッチング特性を向上させ、ダウンサイジングを可能にすることを実施形態を通じてわかることができる。

本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、上記した実施形態では、ＣＭＯＳイメージセンサーのドライブトランジスタをＦＩＮＦＥＴで具現化することをその例としたが、ドライブトランジスタ外に、他のトランジスタをＦＩＮＦＥＴで具現化することが可能であろう。

１つの単位画素に４個のトランジスタを含むＣＭＯＳイメージセンサーの単位画素を示した回路図である。 図１の単位画素でドライブトランジスタを含むように概略的に示した平面図である。 本発明の一実施形態に係るＣＭＯＳイメージセンサーを概略的に示した平面図である。 図３をＰ−Ｐ'方向に切り取った断面図である。 本発明の一実施形態によってドライブトランジスタに適用されたＦＩＮＦＥＴを示した斜視図である。 ＦＩＮＦＥＴのバックバイアス効果を測定したシミュレーション結果を示したグラフである。 ＦＩＮＦＥＴのゲート電圧に応じるドレイン電流の変化を示した電気特性グラフである。 本発明の一実施形態に係るＣＭＯＳイメージセンサーのドライブトランジスタ形成工程を示した断面図である。 本発明の一実施形態に係るＣＭＯＳイメージセンサーのドライブトランジスタ形成工程を示した断面図である。 本発明の一実施形態に係るＣＭＯＳイメージセンサーのドライブトランジスタ形成工程を示した断面図である。 本発明の一実施形態に係るＣＭＯＳイメージセンサーのドライブトランジスタ形成工程を示した断面図である。 本発明の一実施形態に係るＣＭＯＳイメージセンサーのドライブトランジスタ形成工程を示した断面図である。

符号の説明

ＰＤ フォトダイオード
Ｄｘ ドライブトランジスタ
ＡＣＴ アクティブ領域
Ｔｘ トランスファートランジスタ
ＢＬ 遮断膜
Ｍ１Ｃ 第１のメタルコンタクト

Claims (35)

1. ドライブトランジスタのライン状のアクティブ領域と、
   前記アクティブ領域の側壁部分を覆うゲート絶縁膜と、
   前記ドライブトランジスタの前記アクティブ領域と交差する、該ドライブトランジスタのゲート電極と、
   前記アクティブ領域と前記ゲート電極との間に配置された遮断膜であって、前記アクティブ領域の上の水平部分に形成された、積層された酸化膜および窒化膜の層を含み、前記ゲート絶縁膜は、前記遮断膜の酸化膜とは別で区別可能であって、前記遮断膜の酸化膜の側面を覆うとともに前記遮断膜の窒化膜の側面の一部のみを覆う、前記遮断膜と、
   前記ゲート電極に電気的に接続され、前記アクティブ領域と前記ゲート電極との交差領域の上に形成されたメタルコンタクトと、
   を備えるＣＭＯＳイメージセンサー。
2. リセットトランジスタ、セレクトトランジスタ、およびフォトダイオードをさらに備える、請求項１に記載のＣＭＯＳイメージセンサー。
3. 前記遮断膜が、１０Å〜１０００Åの範囲の厚さである、請求項１に記載のＣＭＯＳイメージセンサー。
4. 前記遮断膜の酸化膜が、前記アクティブ領域の水平部分と前記遮断膜の窒化膜との間に配置される、請求項１に記載のＣＭＯＳイメージセンサー。
5. 前記ゲート電極が、前記遮断膜の窒化膜と前記ゲート絶縁膜とに接触し、前記遮断膜の酸化膜は、前記遮断膜の窒化膜と前記ゲート絶縁膜とによって前記ゲート電極から分離される、請求項１に記載のＣＭＯＳイメージセンサー。
6. 前記遮断膜は、前記メタルコンタクトが前記アクティブ領域に接続するのを防止するように構成される、請求項１に記載のＣＭＯＳイメージセンサー。
7. 前記メタルコンタクトは、前記遮断膜によって前記アクティブ領域から電気的に絶縁される、請求項１に記載のＣＭＯＳイメージセンサー。
8. アクティブ領域を画定するように基板内に形成された第１のトレンチを有するフィールド酸化膜と、
   前記アクティブ領域に隣接する前記フィールド酸化膜の一部を除去することによって形成された所定の深さを有する第２のトレンチと、
   前記第２のトレンチによって露出された前記アクティブ領域の側壁部分を覆うゲート酸化絶縁膜と、
   前記アクティブ領域の上の水平部分に形成された遮断膜であって、酸化膜および窒化膜の積層された層を含み、前記ゲート酸化絶縁膜は、前記遮断膜の酸化膜とは別で区別可能であって、前記遮断膜の酸化膜の側面を覆うとともに前記遮断膜の窒化膜の側面の一部のみを覆う、前記遮断膜と、
   前記第１のトレンチ、前記第２のトレンチ、および前記遮断膜の上に形成されたゲート電極と、
   前記ゲート電極に電気的に接続され、前記アクティブ領域と前記ゲート電極との交差領域の上に形成されたメタルコンタクトと、
   を含むＣＭＯＳイメージセンサー。
9. リセットトランジスタ、セレクトトランジスタ、ドライブトランジスタ、およびフォトダイオードをさらに備える、請求項８に記載のＣＭＯＳイメージセンサー。
10. 前記遮断膜が、１０Å〜１０００Åの範囲の厚さである、請求項８に記載のＣＭＯＳイメージセンサー。
11. 前記ゲート電極が、前記ドライブトランジスタのゲート電極である、請求項９に記載のＣＭＯＳイメージセンサー。
12. 前記遮断膜の酸化膜が、前記アクティブ領域の水平部分と前記遮断膜の窒化膜との間に配置される、請求項８に記載のＣＭＯＳイメージセンサー。
13. 前記ゲート電極が、前記遮断膜の窒化膜と前記ゲート酸化絶縁膜とに接触し、前記遮断膜の酸化膜は、前記遮断膜の窒化膜と前記ゲート酸化絶縁膜とによって前記ゲート電極から分離される、請求項８に記載のＣＭＯＳイメージセンサー。
14. 前記遮断膜は、前記メタルコンタクトが前記アクティブ領域に接続するのを防止するように構成される、請求項８に記載のＣＭＯＳイメージセンサー。
15. 前記メタルコンタクトは、前記遮断膜によって前記アクティブ領域から電気的に絶縁される、請求項８に記載のＣＭＯＳイメージセンサー。
16. ライン状のアクティブ領域と、
    前記アクティブ領域の側壁部分を覆うゲート絶縁膜と、
    前記アクティブ領域と交差するゲート電極と、
    前記アクティブ領域と前記ゲート電極との間に配置された遮断膜であって、前記アクティブ領域の上の水平部分に形成された、積層された酸化膜および窒化膜の層を含み、前記ゲート絶縁膜は、前記遮断膜の酸化膜とは別で区別可能であって、前記遮断膜の酸化膜の全側面を覆うとともに前記遮断膜の窒化膜の側面の一部のみを覆う、前記遮断膜と、
    前記ゲート電極に電気的に接続され、前記アクティブ領域と前記ゲート電極との交差領域の上に形成されたメタルコンタクトと、
    を備えるＣＭＯＳイメージセンサー。
17. 前記遮断膜の酸化膜が、前記アクティブ領域と前記遮断膜の窒化膜との間に配置される、請求項１６に記載のＣＭＯＳイメージセンサー。
18. 前記ゲート電極が、前記遮断膜の窒化膜と前記ゲート絶縁膜とに接触し、前記遮断膜の酸化膜は、前記遮断膜の窒化膜と前記ゲート絶縁膜とによって前記ゲート電極から分離される、請求項１６に記載のＣＭＯＳイメージセンサー。
19. 前記遮断膜は、前記メタルコンタクトが前記アクティブ領域に接続するのを防止するように構成される、請求項１６に記載のＣＭＯＳイメージセンサー。
20. 前記メタルコンタクトは、前記遮断膜によって前記アクティブ領域から電気的に絶縁される、請求項１６に記載のＣＭＯＳイメージセンサー。
21. リセットトランジスタ、セレクトトランジスタ、ドライブトランジスタ、およびフォトダイオードを含むＣＭＯＳイメージセンサーの製造方法であって、
    アクティブ領域を画定するよう、フィールド酸化膜をトレンチ状に形成するステップと、
    前記アクティブ領域の上に遮断膜を形成するステップと、
    前記アクティブ領域に隣接する前記遮断膜の一部および前記フィールド酸化膜の一部の両方を除去することにより、トレンチを所定の深さに形成するステップと、
    前記フィールド酸化膜の一部および前記遮断膜の一部の両方を除去することによって露出された前記アクティブ領域の側壁にゲート酸化膜を形成するステップと、
    前記トレンチ、前記遮断膜、および前記ゲート酸化膜の上にゲート電極を形成するステップと、
    前記アクティブ領域と前記ゲート電極との交差領域の上に、前記ゲート電極と電気的に接続されるメタルコンタクトを形成するステップと、
    を含む、ＣＭＯＳイメージセンサーの製造方法。
22. 前記遮断膜が、酸化膜または窒化膜のうちの一方を備える、請求項２１に記載の方法。
23. 前記遮断膜が、１０Å〜１０００Åの範囲の厚さである、請求項２１に記載の方法。
24. 前記ゲート電極が、前記ドライブトランジスタのゲート電極である、請求項２１に記載の方法。
25. ドライブトランジスタのアクティブ領域をライン状に形成するステップと、
    前記アクティブ領域の側壁部分を単一のゲート絶縁膜で覆うステップと、
    前記アクティブ領域と前記ドライブトランジスタのゲート電極とを交差させるステップと、
    前記アクティブ領域と前記ゲート電極との間に遮断膜を配置するステップであって、前記遮断膜は、前記アクティブ領域の上の水平部分に形成された、酸化膜および窒化膜の積層された層を含み、前記単一のゲート絶縁膜は、前記遮断膜の酸化膜とは別で区別可能であって、前記遮断膜の酸化膜の側面を覆うとともに前記遮断膜の窒化膜の側面の一部のみを覆う、ステップと、
    前記アクティブ領域と前記ゲート電極との交差領域の上に形成されるメタルコンタクトを前記ゲート電極に電気的に接続するステップと、
    を含む、ＣＭＯＳイメージセンサーの形成方法。
26. 前記遮断膜が、１０Å〜１０００Åの範囲の厚さである、請求項２５に記載の方法。
27. 前記ゲート電極が、前記遮断膜の窒化膜と前記単一のゲート絶縁膜とに接触し、前記遮断膜の酸化膜は、前記遮断膜の窒化膜と前記単一のゲート絶縁膜とによって前記ゲート電極から分離される、請求項２５に記載の方法。
28. 基板内に形成された第１のトレンチを含むフィールド酸化膜によってアクティブ領域を画定するステップと、
    第２のトレンチを所定の深さに形成するために前記アクティブ領域に隣接する前記フィールド酸化膜の一部を除去するステップと、
    前記第２のトレンチによって露出された前記アクティブ領域の側壁部分を単一のゲート酸化絶縁膜によって覆うステップと、
    前記アクティブ領域の上の水平部分に遮断膜を形成するステップであって、前記遮断膜は、酸化膜および窒化膜の積層された層を含み、前記単一のゲート酸化絶縁膜は、前記遮断膜の酸化膜とは別で区別可能であって、前記遮断膜の酸化膜の側面を覆うとともに前記遮断膜の窒化膜の側面の一部のみを覆う、ステップと、
    前記第１のトレンチ、前記第２のトレンチ、および前記遮断膜の上にゲート電極を形成するステップと、
    メタルコンタクトを前記ゲート電極に電気的に接続するステップと、
    を含み、
    前記メタルコンタクトは、前記アクティブ領域と前記ゲート電極との交差領域の上に形成される、ＣＭＯＳイメージセンサーの形成方法。
29. 前記ゲート電極が、前記遮断膜の窒化膜と前記単一のゲート酸化絶縁膜とに接触し、前記遮断膜の酸化膜は、前記遮断膜の窒化膜と前記単一のゲート酸化絶縁膜とによって前記ゲート電極から分離される、請求項２８に記載の方法。
30. 前記遮断膜が、１０Å〜１０００Åの範囲の厚さである、請求項２８に記載の方法。
31. 前記遮断膜の酸化膜が、前記アクティブ領域の水平部分と前記遮断膜の窒化膜との間に配置される、請求項２８に記載の方法。
32. リセットトランジスタ、セレクトトランジスタ、ドライブトランジスタ、およびフォトダイオードを含むＣＭＯＳイメージセンサーの製造方法であって、
    アクティブ領域を画定するよう、フィールド酸化膜をトレンチ状に形成するステップと、
    前記アクティブ領域の上に遮断膜を形成するステップと、
    前記アクティブ領域に隣接する前記フィールド酸化膜の一部を除去することにより、トレンチを所定の深さに形成するステップと、
    前記トレンチによって露出された前記アクティブ領域の側壁にゲート酸化膜を形成するステップと、
    前記トレンチおよび前記遮断膜の上にゲート電極を形成するステップと、
    前記アクティブ領域と前記ゲート電極との交差領域の上に、前記ゲート電極に電気的に接続されるメタルコンタクトを形成するステップであって、前記メタルコンタクトは、前記遮断膜の下の前記アクティブ領域に電気的に接続されない、ステップと、
    前記アクティブ領域の側壁部分を単一のゲート絶縁膜で覆うステップであって、前記単一のゲート絶縁膜は、前記遮断膜の酸化膜の側面を覆うとともに前記遮断膜の窒化膜の側面の一部のみを覆う、ステップと、
    を含む、ＣＭＯＳイメージセンサーの製造方法。
33. 前記遮断膜が、酸化膜または窒化膜のうちの一方を備える、請求項３２に記載の方法。
34. 前記遮断膜が、１０Å〜１０００Åの範囲の厚さである、請求項３２に記載の方法。
35. 前記ゲート電極が、前記ドライブトランジスタのゲート電極である、請求項３２に記載の方法。

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