JP4552240B2 - 固体撮像装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
固体撮像装置及びその製造方法、特に、ＭＯＳ型あるいはＣＭＯＳ型の固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年の携帯型のパーソナルコンピュータや小型ビデオカメラの進展に伴い、益々低消費電力の固体撮像装置が必要になってきている。特に、画像処理を扱う装置は、ＣＣＤ固体撮像装置が主流で用いられているが、その動作特性上から低消費電力化は非常に困難である。ＣＣＤ固体撮像装置を駆動させるためには、少なくとも５Ｖ以上の電圧が必要である。携帯装置のデジタルＬＳＩは、近年１．５Ｖ化の研究開発が主流であるが、これら携帯装置の低消費電力化において、ＣＣＤ固体撮像装置を用いると、電力消費が甚だしく、大きな問題を有している。
【０００３】
そこで、近年画像入力素子としてＣＭＯＳ型の固体撮像装置が注目されている。これは、ＣＭＯＳ技術を用いるため、低電圧の駆動が可能となり、特に近年の携帯端末との組み合せには、低消費電力化の観点で非常に有効な固体撮像装置と考えられる。
【０００４】
図１８は、ＣＭＯＳ型固体撮像装置の回路構成の一例を示す。この固体撮像装置１５１は、光電変換を行うフォトダイオード（即ちｐｎ接合型のセンサ部）１５２と、画素を選択する垂直選択用ＭＯＳトランジスタ１５３と、読み出し用ＭＯＳトランジスタ１５４とによって構成された単位画素１５５がマトリックス状に複数配列されて成る撮像領域と、各行毎に垂直選択用ＭＯＳトランジスタ１５３の制御電極（いわゆるゲート電極）が共通に接続された垂直選択線１５６に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm ，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路１５７と、各列毎に読み出し用ＭＯＳトランジスタ１５４の主電極が共通に接続された垂直信号線１５８と、各列毎に垂直選択用ＭＯＳトランジスタ１５３の主電極に接続された読み出しパルス線１５９と、垂直信号線１５８に接続された、反転増幅器１６１と検出キャパシタ１６２とを有する電荷検出回路１６３と、電荷検出回路１６３からの信号を選択して水平信号線１６４に出力する水平スイッチ素子（即ちＭＯＳトランジスタ）１６５と、水平スイッチ素子１６５を制御する水平走査回路１６６と、水平走査回路１６６に接続された出力アンプ１６７及びＣＤＳ（相関二重サンプリング）回路１６８により構成されている。
【０００５】
読み出しパルス線１５９には、水平走査回路１６６から読み出しパルスφＨR〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，‥‥〕が供給され、水平スイッチ素子１６５の制御電極（いわゆるゲート電極）には、水平走査回路１６６から水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給される。
【０００６】
この固体撮像装置１５では、垂直走査回路１５７からの垂直走査パルスφＶmと、水平走査回路１６６からの読み出しパルスφＨR n を受けた垂直選択用ＭＯＳトランジスタ１５３が、それらのパルスφＶm ，φＨR n の積のパルスを作り、この積のパルスで読み出し用ＭＯＳトランジスタ１５４の制御電極を制御して、フォトダイオード１５２で光電変換された信号電荷を垂直信号線１５８に読み出す。この信号電荷は、ノイズ成分を含んでおり、電荷検出回路１６３で電圧に変換され、画素信号として水平走査回路１６６からの水平走査パルスφＨn により制御された水平スイッチ素子１６５を通して水平信号線１６４に出て、これに接続された出力アンプ１６７より出力される。
【０００７】
なお、画素信号の出力に先立ち、信号電荷を読み出す前の状態のノイズ信号を電荷検出回路１６３で電圧に変換し、出力アンプ１６７より出力させ、画素信号とノイズ信号とを、ＣＤＳ回路１６８に供給し、ノイズ成分を除去した画像信号を得るようにしている。
【０００８】
【発明が解決しようとする課題】
ところで、ＣＭＯＳ型固体撮像装置は、ＣＣＤ固体撮像装置と異なる駆動であり、上述したように、フォトダイオードに入射した光を光電変換して生じた電荷（例えば電子）をＣＭＯＳトランジスタを用いて転送させることで画像信号として取り出すようにしている。しかし、図１８に示す１画素に２つのトランジスタ１５３，１５４を用いる、いわゆる２トランジスタタイプの画素構造のＣＭＯＳ型固体撮像装置１５１においては、固定パターンノイズがどうしても残存し、結果として得られる画像の劣化が懸念される。
【０００９】
できるだけ信号経路の固定化されたノイズ成分（即ち固定パターンノイズ）は、同じ信号経路を通り除去させることが重要である。この固定パターンノイズをキャンセルさせるには、１つの画素内のトランジスタ数を増加させることで解決できるが、必然的に１つの画素面積が大きくなるという問題がある。
【００１０】
また、固体撮像装置においては、画素の高集積度化とともに、垂直走査回路、水平走査回路等の周辺回路を含む固体撮像チップ全体の小型化が望まれている。
【００１１】
一方、従来のラテラル方式のＭＯＳ又はＣＭＯＳトランジスタは、セル面積を増大する方向にある。図１９Ａ，Ｂ及びＣは、ラテラル方式の複数のＭＯＳトランジスタを有する半導体装置の要部の等価回路、その半導体平面構造及び半導体断面構造を示す。この例の等価回路は、図１９Ａに示すように、第１のｎチャネルＭＯＳトランジスタＱ1 のゲートが第２のｎチャネルＭＯＳトランジスタＱ2 のソース（又はドレイン）に接続されて構成される。
【００１２】
図１９Ａの等価回路を有す半導体装置１３１は、図１９Ｂ及びＣに示すように、例えばｎ型のシリコン半導体基板１３２にｐ型の半導体ウエル領域１３３を形成し、このｐ型半導体ウエル領域１３３の表面に選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）１３４を形成し、素子分離層１３４で分離された１の領域に第１のｎチャネルＭＯＳトランジスタＱ1 を形成し、他の領域に第２のｎチャネルＭＯＳトランジスタＱ2 を形成して構成される。
【００１３】
即ち、１の領域には、ゲート絶縁膜１３６を介してゲート電極１３７が形成され、このゲート電極１３７を挟んでｐ型半導体ウエル領域１３３の表面にｎ型低濃度領域１３８とｎ型高濃度領域１３９からなるｎ型のソース・ドレイン領域１４１及び１４２が形成される。他の領域には、ゲート絶縁膜１３６を介してゲート電極１４３が形成され、このゲート電極１４３を挟んでｎ型低濃度領域１３８とｎ型高濃度領域１３９からなるｎ型のソース・ドレイン領域１４４及び１４５が形成される。
【００１４】
そして、層間絶縁膜１４６が形成され、第１のＭＯＳトランジスタＱ1 のゲート電極１３７と第２のＭＯＳトランジスタＱ2 の一方のソース・ドレイン領域１４４がコンタクト部１４９を介して配線１４７によって接続される。第２のＭＯＳトランジスタＱ2 の他方のソース・ドレイン領域１４５は、コンタクト部１４９を介して配線１４７に接続される。
【００１５】
このような半導体装置１３１では、そのセル面積を更に縮小化し、全体の小型の高集積化が望まれる。
【００１６】
本発明は、上述の点に鑑み、固体撮像チップの小型化、画素の高集積化等を可能にした固体撮像装置及びその製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
本発明に係る固体撮像装置は、ｐｎ接合型のセンサ部と複数のラテラル型のトランジスタからなる画素が配列され、画素内の複数のラテラル型のトランジスタが、センサ部に接続された読み出し用トランジスタと、読み出し選択用トランジスタと、ＦＤ増幅用トランジスタと、増幅選択用トランジスタと、ＦＤリセット用トランジスタとからなり、画素内の複数のラテラル型のトランジスタの第１のトランジスタがＭＯＳトランジスタで形成され、画素内の第１のトランジスタに接続された非増幅素子である第２のトランジスタがラテラル型の寄生バイポーラトランジスタで形成されて成る。
【００１８】
本発明に係る固体撮像装置によれば、画素内の複数のラテラル型のトランジスタの第１のトランジスタをＭＯＳトランジスタで形成し、画素内の非増幅素子である第２のトランジスタをラテラル型の寄生バイポーラトランジスタで形成することにより、全体としてのトランジスタの占める面積の縮小化が図れる。
【００１９】
本発明に係る固体撮像装置の製造方法は、ｐｎ接合型センサ部と複数のラテラル型のトランジスタを有する画素が配列され、画素内の複数のラテラル型のトランジスタが、センサ部に接続された読み出し用トランジスタと、読み出し選択用トランジスタと、ＦＤ増幅用トランジスタと、増幅選択用トランジスタと、ＦＤリセット用トランジスタとから成る固体撮像装置の製造方法であって、第１の第１導電型半導体領域に第２導電型の半導体ウエル領域を形成する工程を有する。次に、各画素に対応する半導体ウエル領域に制御電極を挟んで、センサ部構成する第２の第１導電型半導体領域と読み出し用ＭＯＳトランジスタの第１導電型のソース・ドレイン領域を形成する工程を有する。次に、読み出し用ＭＯＳトランジスタのソース・ドレイン領域、又は画素内の他の所要のＭＯＳトランジスタのソース・ドレイン領域、或いはこのソース・ドレイン領域と同時形成の第３の第１導電型半導体領域と、上記第２導電型の半導体ウエル領域と、上記第１の第１導電型半導体領域とによるラテラル型の寄生バイポーラトランジスタで画素を構成する複数のラテラル型のトランジスタのうち所要の非増幅素子であるトランジスタを形成する工程を有する。
【００２０】
本発明に係る固体撮像装置の製造方法によれば、単位画素を構成する複数のラテラル型のトランジスタのうち、所要の非増幅素子であるトランジスタを、必然的に形成されるラテラル型の寄生バイポーラトランジスタで形成することにより、工程数を増やすことなく、画素面積の縮小を可能にする。
【００２１】
【発明の実施の形態】
本発明の理解を容易にするために、図１に、ラテラル型の寄生バイポーラトランジスタを積極的に用いてなる半導体装置の参考例を示す。図１Ａは半導体装置の要部の等価回路、図１Ｂは半導体平面構造、図１Ｃはその半導体断面構造を夫々示す。
【００２２】
参考例に係る半導体装置１の要部の等価回路は、図１Ａに示すように、第１のＭＯＳトランジスタＱ1 と、非増幅素子、例えばスイッチング素子である寄生バイポーラトランジスタＴｒ1 とを有し、ＭＯＳトランジスタＱ1 のゲートが寄生バイポーラトランジスタＴｒ1 のコレクタに接続されて構成される。
【００２３】
この半導体装置１は、図１Ｂ及びＣに示すように、第１導電型、例えばｎ型のシリコン半導体基板２に第２導電型、即ちｐ型の半導体ウエル領域３を形成し、このｐ型半導体ウエル領域３の表面に選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）４を形成し、素子分離層４で区画された１の領域に第１のＭＯＳトランジスタ、例えばｎチャネルＭＯＳトランジスタＱ1 を形成し、他の領域に非増幅素子（例えばスイッチング素子）となる寄生バイポーラトランジスタ、例えば寄生ｎｐｎバイポーラトランジスタＴｒ1 を形成して構成される。
【００２４】
即ち、１の領域には、ゲート絶縁膜６を介して例えば多結晶シリコンからなる制御電極、即ちゲート電極７を形成し、ゲート電極７をマスクに半導体ウエル領域３のゲート電極７を挟む両側の表面にｎ型低濃度領域８を形成し、ゲート電極７の側面に絶縁性のサイドウォール１０を形成した後、ｎ型高濃度領域９を形成し、この低濃度領域８及び高濃度領域９にてＬＤＤ構造のソース・ドレイン領域１１及び１２を形成してｎチャネルＭＯＳトランジスタＱ1 が形成される。
【００２５】
他の領域には、ｐ型半導体ウエル領域３の一部表面にソース・ドレイン領域１１、１２の高濃度領域９の形成と同時にｎ型半導体領域１３を形成し、このｎ型半導体領域１３とｐ型半導体ウエル領域３とｎ型半導体基板２とにより形成されたｎｐｎ寄生バイポーラトランジスタＴｒ1 にて非増幅素子が形成される。
【００２６】
次いで、全面に例えばＳｉＯ2 膜による層間絶縁膜１５を形成し、ゲート電極７、ｎ型半導体領域１３、ｐ型半導体ウエル領域３及びｎ型半導体基体２に対応する位置にコンタクト孔を形成する。このコンタクト孔を通じてＭＯＳトランジスタＱ1 のゲート電極７と寄生バイポーラトランジスタＴｒ1 のコレクタ領域となるｎ型半導体領域１３間をコンタクト部２１，２２を介して配線１６で接続し、また、ベース領域となるｐ型半導体ウエル領域２に接続するベース電極１７及びエミッタ領域となるｎ型半導体基板２に接続するエミッタ電極１８を夫々コンタクト部２３，２４を介して形成して半導体装置１が構成される。
【００２７】
上例の寄生バイポーラトランジスタＴｒ1 では、ＭＯＳトランジスタＱ1 のソース・ドレイン領域１１，１２となる高濃度領域９と同時形成のｎ型半導体領域１３を１つの領域（本例ではコンタクト領域）に利用したが、その他、回路構成によっては、例えばソース・ドレイン領域１１の高濃度領域９自体を寄生バイポーラトランジスタの１つの領域に利用することもできる。
【００２８】
参考例に係る半導体装置１によれば、ｎチャネルＭＯＳトランジスタＱ1 の製造で寄生的に、且つ必然的に形成されるバイポーラトランジスタＴｒ1 を積極的に非増幅素子として用いることにより、前述の図１９に示すＭＯＳトランジスタＱ1 ，Ｑ2 のみの回路に比較してトランジスタの占有面積を縮小化することができる。また、それぞれ個別のｐ型半導体領域及びｎ型半導体領域を従来のＣＭＯＳプロセス、ＭＯＳプロセス以上に必要とする半導体デバイス作製の製造プロセスに本発明の概念を利用することで、回路作製のバリエーションが増し、最終的にセル縮小化が可能になる。従って、小型、高集積化された半導体装置を提供できる。
【００２９】
例えば、ＣＭＯＳ型又はＭＯＳ型の固体撮像素子の画素設計、又は垂直走査回路、水平走査回路、他の周辺回路等の設計に参考例の構成を用いることで最小の画素サイズの実現に大きく貢献できる。また、深さ方向に寄生バイポーラトランジスタを構成できる点に着目し、特に回路上で増幅率等気にならない回路部に本寄生バイポーラトランジスタを使用することで、従来の既存プロセスと全く同じ工程数の製法で最小の面積部にトランジスタ回路を構成できる利点を有する。
【００３０】
また、アンプ部で使用する場合は、ベース部等のイオン注入濃度の調整が必要になるので、マスクを増加させることで、アンプ部の全てのＣＭＯＳトランジスタ又はＭＯＳトランジスタを寄生的に形成されるバイポーラトランジスタに置き換えても作製可能である。
【００３１】
次に、本発明の実施の形態に係るＣＭＯＳ型固体撮像装置を説明する。
【００３２】
説明に先立ち、図１７を参照して単位画素内に５つのトランジスタを有する、いわゆる５トランジスタタイプのＣＭＯＳ型固体撮像装置の比較例について述べる。このＣＭＯＳ型固体撮像装置１１１は、フォトダイオード（即ちｐｎ接合型のセンサ部）１１２と、読み出し用ＭＯＳトランジスタ１１３と、読み出し選択用ＭＯＳトランジスタ１１４と、ＦＤ（フローティングディフージョン）増幅用ＭＯＳトランジスタ１１５と、増幅選択用ＭＯＳトランジスタ１１６と、ＦＤリセット用ＭＯＳトランジスタ１１７とによって構成された単位画素１１８がマトリックス状に複数配列されて成る撮像領域と、各行毎に読み出し選択用ＭＯＳトランジスタ１１４及び増幅選択用ＭＯＳトランジスタ１１６の制御電極（いわゆるゲート電極）に共通に接続された垂直選択線１１９と、この垂直選択線１１９に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm ，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路１２０と、各列毎に増幅選択用ＭＯＳトランジスタ１１６に接続された垂直信号線１２１と、各列毎に読み出し選択用ＭＯＳトランジスタ１１４に接続された読み出しパルス線１２２と、水平信号線１２４と、この水平信号線１２４と各垂直信号線１２１間に接続された水平スイッチ用ＭＯＳトランジスタ１２３と、水平走査回路１２５と、水平信号線１２４の出力端に接続された出力アンプ１２６及びＣＤＳ（相関二重サンプリング）回路１２７とにより構成される。
【００３３】
読み出し用ＭＯＳトランジスタ２３の一方のソース・ドレインがフォトダイオード１１２に接続されると共に、他方のソース・ドレインがＦＤリセット用ＭＯＳトランジスタ１１７の一方のソース・ドレインに接続される。ＦＤリセット用ＭＯＳトランジスタ１１７の他方のソース・ドレインは、電源ＶＤＤに接続される。ＦＤ増幅用ＭＯＳトランジスタ１１５及び増幅選択用ＭＯＳトランジスタ１１６は、直列接続されて、電源ＶＤＤ及び垂直信号線１２１間に、そのＦＤ増幅用ＭＯＳトランジスタ１１５が電源ＶＤＤ側に、増幅選択用ＭＯＳトランジスタ１１６が垂直信号線１２１側になるように、接続される。
【００３４】
ＦＤ増幅用ＭＯＳトランジスタ１２５のゲートは、読み出し用ＭＯＳトランジスタ１１３とＦＤリセット用ＭＯＳトランジスタ１１７の接続中点であるＦＤ（フローティングディフージョン）部に接続される。増幅選択用ＭＯＳトランジスタ１１６のゲートは、垂直選択線１１９に接続される。読み出し選択用ＭＯＳトランジスタ１１４は、その一方のソース・ドレインが読み出し用ＭＯＳトランジスタ１１３のゲートに接続され、その他方のソース・ドレインが読み出しパルス線１２２に接続され、そのゲートが垂直選択線１１９に接続される。
【００３５】
さらに、最端の列に対応する画素のＦＤリセット用ＭＯＳトランジスタ１１７のゲートには、例えば水平走査回路１２５からのリセットパルスφＲｅｓが供給されるようになされ、他の各列に対応する画素のＦＤリセット用ＭＯＳトランジスタ１１７のゲートが１つ前の列の画素における読み出し用ＭＯＳトランジスタ１１３と読み出し選択用ＭＯＳトランジスタ１１４の接続中点に接続される。
【００３６】
この固体撮像装置の動作は次のようになる。例えば水平走査パルスφＨn が水平スイッチ用ＭＯＳトランジスタ１２３のゲートに供給され、水平スイッチ用ＭＯＳトランジスタ１２３が読み出し状態に設定され、また読み出しパルスφＨR n が読み出し選択用ＭＯＳトランジスタ１１４のゲートに供給され読み出し選択用ＭＯＳトランジスタ１１４が読み出し状態に設定される。次いで、リセットパルスφＲｅｓがＦＤリセット用ＭＯＳトランジスタのゲートに供給され、ＦＤ部がリセット状態になる。リセット後、垂直走査回路１２０からの垂直走査パルスφＶm が読み出し選択用ＭＯＳトランジスタ１４４のゲートに供給されると共に、増幅選択用ＭＯＳトランジスタ１１６のゲートに供給される。
【００３７】
これによって、読み出し選択用ＭＯＳトランジスタ１１４がオン状態となり、読み出しパルスφＨR n が読み出し用ＭＯＳトランジスタ１１３のゲートに供給されて、フォトダイオード１１２の信号電荷がＦＤ増幅用ＭＯＳトランジスタ１１５のゲートを制御し、信号電荷に応じた画素信号がＦＤ増幅用ＭＯＳトランジスタ１１５、増幅選択用ＭＯＳトランジスタ１１６、垂直信号線１２１及び水平スイッチ用ＭＯＳトランジスタ１２３を通じて水平信号線１２４に読み出される。この画素信号が出力アンプ１２６及びＣＤＳ回路１２７を通して出力される。
【００３８】
この比較例の固体撮像装置１１１は、単位画素１１８内に５つのＭＯＳトランジスタ１１３，１１４，１１５，１１６及び１１７を有することで、ノイズ成分が同じ信号経路を通り固定パターンノイズをキャンセルさせることができるが、反面、ＭＯＳトランジスタ数が増す分、必然的に単位画素１１８の画素面積が大きくなる。
【００３９】
本発明の実施の形態に係るＣＭＯＳ型固体撮像装置は、画素を構成する複数のトランジスタのうちの所要のトランジスタを寄生バイポーラトランジスタで構成することによって、ノイズ成分が少なく、かつ画素面積の小さい画素構造を実現するものである。
【００４０】
図２は、本発明の一実施の形態に係るＣＭＯＳ型固体撮像装置を示す。
【００４１】
なお、以下に説明する各実施の形態に係るＣＭＯＳ型固体撮像装置は、上述の比較例と同様の５トランジスタタイプの固体撮像装置に適用した場合である。また、ＭＯＳトランジスタはｎチャネルＭＯＳトランジスタで構成され、寄生バイポーラトランジスタはｎｐｎバイポーラトランジスタで構成された例である。ｐチャネルＭＯＳトランジスタ、ｐｎｐパイポーラトランジスタで構成された場合は、半導体基板を含めて、全て逆の導電型のもの、及び逆の導電型のイオンが注入されることになる。
【００４２】
本実施の形態に係るＣＭＯＳ型固体撮像装置４１１は、図２に示すように、フォトダイオード（即ちｐｎ接合型のセンサ部）４２と、読み出し用トランジスタ４３と、読み出し選択用トランジスタ４４と、ＦＤ（フローティングディフージョン）増幅用トランジスタ４５と、増幅選択用トランジスタ４６と、ＦＤリセット用トランジスタ４７とによって構成された単位画素４８１がマトリックス状に複数配列されて成る撮像領域を有し、この撮像領域と、各行毎に読み出し選択用ＭＯＳトランジスタ４４及び増幅選択用トランジスタ４６に接続された垂直選択線４９と、この垂直選択線４９に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm ，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路５０と、各列毎に増幅選択用トランジスタ４６に接続された垂直信号線５１と、各列毎に読み出し選択用トランジスタ４４に接続された読み出しパルス線５２と、水平信号線５４と、この水平信号線５４と各垂直信号線５１間に接続された水平スイッチ用トランジスタ５３と、水平走査回路５５と、水平信号線５４の出力端に接続された出力アンプ５６及びＣＤＳ（相関二重サンプリング）回路５７とにより構成される。
【００４３】
そして、本実施の形態においては、特に、画素４８１を構成する５つのトランジスタ４３〜４７のうち、読み出し用トランジスタ４３、読み出し選択用トランジスタ４４、ＦＤ増幅用トランジスタ４５及び増幅選択用トランジスタ４６をＭＯＳトランジスタで構成すると共に、ＦＤリセット用トランジスタ４７を後述する寄生バイポーラトランジスタで構成する。
【００４４】
読み出し用トランジスタ４３は、その一方のソース・ドレインがフォトダイオード４２に接続されると共に、その他方のソース・ドレインがＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７のエミッタに接続される。ＦＤリセット用トランジスタ４７のコレクタは、電源ＶＤＤに接続される。
【００４５】
ＦＤ増幅用トランジスタ４５及び増幅選択用トランジスタ４６は、直列接続されて電源ＶＤＤ及び垂直信号線５１間に、そのＦＤ増幅用トランジスタ４５が電源ＶＤＤ側に、増幅選択用トランジスタ４６が垂直信号線５１側になるように、接続される。ＦＤ増幅用トランジスタ４５のゲートは、読み出し用トランジスタ４３とＦＤリセット用トランジスタ４７の接続中点であるＦＤ（フローティングディフージョン）部に接続される。増幅選択用トランジスタ４６のゲートは、垂直選択線４９に接続される。
【００４６】
読み出し選択用トランジスタ４４は、その一方のソース・ドレインが読み出し用トランジスタ４３のゲートに接続され、その他方のソース・ドレインが読み出しパルス線５２に接続され、そのゲートが垂直選択線４９に接続される。
【００４７】
さらに、最端の列に対応する画素４８１のＦＤリセット用トランジスタ４７のベースには、例えば水平走査回路５５からのリセットパルスφＲｅｓが供給されるようになされ、他の各列に対応する画素４８１のＦＤリセット用トランジスタ４７１のベースが１つ前の列の画素４８１における読み出し用トランジスタ４３と読み出し選択用トランジスタ４４の接続中点に接続される。
【００４８】
読み出しパルス線５２には、水平走査回路５５から読み出しパルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，‥‥〕が供給され、水平スイッチ用トランジスタ５３のゲートには、水平走査回路５５から水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給される。
【００４９】
図３及び図４は、図２における単位画素４８１内のうち、フォトダイオード４２と読み出し用トランジスタ（ＭＯＳトランジスタ）４３とＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７の部分の半導体構造を示す。本実施の形態においては、第１導電型、例えばｎ型のシリコン半導体基板６１に第１の第２導電型即ちｐ型半導体ウエル領域６２と第２のｐ型半導体ウエル領域６４が形成され、第２のｐ型半導体ウエル領域６４の表面に選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）６５が形成される。深い位置の第１のｐ型半導体ウエル領域６２と表面側の第２のｐ型半導体ウエル領域６４間には、基板の不純物が支配的になるｎ型半導体領域６３が形成される。
【００５０】
素子分離層６５で囲まれたいわゆるアクティブ領域の所要部分の第２のｐ型半導体ウエル領域６４上に、ゲート絶縁膜（例えばＳｉＯ2 膜）６６を介して制御電極、即ちゲート電極６７が形成される。このゲート電極６７を挟んで一方にセンサ部６２を構成するｎ型半導体領域（いわゆる電荷蓄積領域）６８が形成され、他方にｎ型のソース・ドレイン領域６９が形成され、ここに、センサ部４２と読み出し用ＭＯＳトランジスタ４３が構成される。
【００５１】
センサ部４２は、ｎ型半導体領域６８の表面にｐ型半導体領域７１を形成していわゆるＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｉｏｎ Ｄｉｏｄｅ）センサ構造とすることができる。また、読み出し用トランジスタ４３のソース・ドレイン側には、センサ部４２のｎ型半導体領域６８と同時に同様のｎ型半導体領域６８′を形成し、このｎ型半導体領域６８′内に低濃度領域７２と高濃度領域７３からなるＬＤＤ構造のｎ型のソース・ドレイン領域６９が形成される。
【００５２】
そして、このソース・ドレイン領域６9 をエミッタ領域とし、第２のｐ型半導体ウエル領域６４をベース領域とし、第２のｐ型半導体ウエル領域６４下のｎ型半導体領域６３をコレクタ領域とする寄生バイポーラトランジスタでＦＤリセット用トランジスタ４７が構成される。
【００５３】
全面に層間絶縁膜７５が形成され、この層間絶縁膜７５の夫々対応する位置にコンタクト孔が形成され、各コンタクト孔内に夫々ゲート電極６７に接続したコンタクト部８０、ソース・ドレイン領域（いわゆるエミッタ領域）６９に接続したコンタクト部８１、第２のｐ型半導体ウエル領域（ベース領域）６４に接続したコンタクト部８２、ｎ型半導体領域（コレクタ領域）６３に接続したコンタクト部８３が設けられ、この各コンタクト部８０，８１，８２，８３を介して対応する配線８４が形成される。
【００５４】
図６〜図９は、本実施の形態に係る固体撮像装置４１１の図４に示す画素部分の製造方法を示す。先ず、図６Ａに示すように、ｎ型のシリコン半導体基板６１の表面に画素分離のための選択酸化による素子分離層６５を形成する。
【００５５】
次に、図６Ｂに示すように、基板６１表面側に第２のｐ型半導体ウエル領域６４を例えばイオン注入で形成し、さらに基板６１の深い位置に第１のｐ型半導体ウエル領域６３を例えばイオン注入で形成するようにしてもよい。第１及び第２のｐ型半導体ウエル領域６２及び６３間には、基板６１の不純物が支配的なｎ型半導体領域６３が形成される。
【００５６】
次に、図７Ｃに示すように、アクティブ領域の第２のｐ型半導体ウエル領域６４の所要位置にゲート絶縁膜（例えばＳｉＯ2 膜）６６を介して読み出し用トランジスタとなるＭＯＳトランジスタのゲート電極、いわゆるゲート配線６７を形成する。このゲート配線６７は多結晶シリコン膜及びタングステンシリサイド膜を成膜し、之をドライエッチングによりパターニングして形成する。
【００５７】
ゲート配線６７の形成条件を示す。多結晶シリコン成膜条件：供給ガスＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００ｓｃｃｍ、圧力７０Ｐａ、基板温度６１０℃。タングステンシリサイド成膜条件：供給ガスＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ＝３００／２．８／５０ｓｃｃｍ、圧力２０Ｐａ、基板温度５２０℃。
【００５８】
ゲート配線６７を形成した後、図７Ｄに示すように、ゲート配線６９をマスクにセルファラインで選択的に読み出し用トランジスタとなるｎ型ＭＯＳトランジスタのＬＤＤ構造のソース・ドレイン領域のｎ型低濃度領域７２をイオン注入で形成する。このｎ型低濃度領域７２は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、読み出し用トランジスタをｐチャネルＭＯＳトランジスタで形成するときは、ボロン（Ｂ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成することができる。
【００５９】
さらに、ゲート配線６７をマスクにセルファラインで第２のｐ型半導体ウエル領域６４のセンサ部４２を形成すべき領域に、ｎ型不純物、例えばヒ素（Ａｓ）を１０11ｃｍ-2オーダ以上のドーズ量でイオン注入して電荷蓄積領域となるｎ型半導体領域６８を形成し、ここにｐｎ接合を有するセンサ部４２を形成する。このｎ型半導体領域６８の形成時に同時に読み出し用トランジスタのソース・ドレイン側には同様のｎ型半導体領域６８′を形成する（図７Ｄ参照）。
【００６０】
次いで、図８Ｅに示すように、ゲート配線６７を含む全面に絶縁膜例えばＳｉＯ2 膜を形成し、その後エッチバックしてゲート配線６７の側壁にＳｉＯ2 によるサイドウォール７０を形成する。
【００６１】
次に、図８Ｆに示すように、サイドウォール７０をマスクにセルファラインで選択的に読み出し用トランジスタにおけるソース・ドレイン領域のｎ型の高濃度領域７３をイオン注入で形成する。このｎ型高濃度領域７３は、例えばヒ素（Ａｓ）を１０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。なお、読み出し用トランジスタをｐチャネルＭＯＳトランジスタで形成するときは、ＢＦ2 を１０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成することができる。この低濃度領域７２と高濃度領域７３によって、ＬＤＤ構造のｎ型ソース・ドレイン領域６９を形成する。
【００６２】
次に、図９Ｇに示すように、センサ部４２のｎ型半導体領域６８において、その結晶欠陥が発生し易い部分、特に、ゲート配線６７の端部付近及び素子分離層６５の端部周辺部に、結晶欠陥部分を取り込むように選択的にｐ型半導体層９１をイオン注入で形成する。このｐ型半導体層９１は、例えばＢＦ2 を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。このｐ型半導体層９１は、フォトレジストをパターニングしてこのフォトレジストをマスクにイオン注入で形成することができる。なお、ｎ型半導体領域６８の表面（いわゆる絶縁膜との界面）にｐ型半導体領域７１を形成してセンサ部４２をいわゆるＨＡＤセンサに構成することができる。
【００６３】
次に、図９Ｈに示すように、層間絶縁膜７５を形成する。この層間絶縁膜７５は、例えばＴＥＯＳ〔ｔｅｔｒａ ｅｔｈｏｘｙｓｉｌａｎｅ：（Ｃ2 Ｈ5 Ｏ）4 Ｓｉ〕＝５０ｓｃｃｍ、温度７２０℃、圧力４２Ｐａ、膜厚０．５μｍの条件で成膜する。
【００６４】
次に、層間絶縁膜７５の各対応する位置にコンタクト孔９４を形成する。次に、コンタクト孔９４の内面にＴｉ膜及びＴｉＮ膜を順次積層して密着層９５を形成した後、コンタクト孔９４内にタングステン（Ｗ）プラグ９６を埋め込み、コンタクト部８０，８１，８２，８３を形成する。さらに、タングステンプラグ９６に接続するように層間絶縁膜７５上に例えばアルミニウム（Ａｌ）等の導電材料にて配線８４を形成する。
【００６５】
この密着層９５、タングステンプラグ９６、配線８４の形成条件の一例を示す。
Ｔｉ膜形成条件例：スパッタパワー８ｋＷ、成膜温度１５０℃、ガスＡｒ＝１００ｓｃｃｍ、圧力０．４７ＰａＴｉＮ膜形成条件例：スパッタパワー５ｋＷ、ガスＡｒ／Ｎ2 ＝４０／２０ｓｃｃｍ、圧力０．４７ＰａＷのＣＶＤ成膜条件例：ガスＡｒ／Ｎ2 ／Ｈ2 ／ＷＦ6 ＝２２００／３００／５００／７５ｓｃｃｍ、温度４５０℃、圧力１０６４０Ｐａタングステンをエッチバックする。
ドライエッチ条件例：ガスＳＦ6 ＝５０ｓｃｃｍ、ＲＦパワー１５０Ｗ、圧力１．３３Ｐａその後、Ａｌ／Ｔｉ配線を形成する。
Ａｌ成膜条件例：スパッタパワー２２．５ｋＷ、成膜温度１５０℃、ガスＡｒ５０ｓｃｃｍ、圧力０．４７Ｐａその後、レジストパターニング後ドライエッチングで配線８４を形成する。
ドライエッチング条件例：ガスＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ、マイクロ波パワー１０００Ｗ、ＲＦパワー５０Ｗ、圧力０．０１６Ｐａ
【００６６】
この固体撮像装置４１１の動作を図１０のタイミングチャートを用いて説明する。水平走査回路５５からの水平走査パルスφＨn が水平スイッチ用トランジスタ５３のゲートに供給され、水平スイッチ用トランジスタ５３が読み出し状態に設定される。また、水平走査回路５５からの読み出しパルスφＨR n が読み出し選択用トランジスタ４４のゲートに供給され、読み出し選択用トランジスタ４４が読み出し状態に設定される。
【００６７】
次いで、リセットパルスφＲｅｓがＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７のベースに供給されて、ＦＤ部がリセット状態になる。リセット後、垂直走査回路５０からの垂直走査パルスφＶm が読み出し選択用トランジスタ４４のゲートに供給されると共に、増幅選択用トランジスタ４６のゲートに供給され、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６がオン状態になる。
【００６８】
読み出し選択用トランジスタ４４がオン状態になることにより、読み出しパルスφＨR n で読み出し用トランジスタ４３が読み出し状態になり、フォトダイオード４２で光電変換された信号電荷が増幅用トランジスタ４５のゲートを制御し、信号電荷に応じた画素信号が増幅用トランジスタ４５、増幅選択用トランジスタ４６、垂直信号線３１及び水平スイッチ用トランジスタ５３を通して水平信号線５４に読出され、さらに、出力アンプ５６及びＣＤＳ回路５７を通して出力される。
【００６９】
垂直走査パルスφＶm によって読み出し選択用トランジスタ４４がオン状態になることによって、読み出しパルスφＨR n が隣接画素のＦＤリセット用トランジスタ４７のゲートに供給されてＦＤリセット用トランジスタ４７がオン状態となってＦＤ部がリセットされ、以下、同様にして隣接画素の画素信号が出力される。この固体撮像装置４１１では、信号経路の固定化されたノイズ成分（いわゆる固定パターンノイズ）が同じ信号経路を通してＣＤＳ回路５７で除去される。
【００７０】
本実施の形態に係る固体撮像装置４１１によれば、図２〜図４に示すように、ＦＤリセット用トランジスタ４７を製造プロセスで必然的に形成される寄生バイポーラトランジスタにて構成することにより、図５の比較例（図１７の比較例における画素部分に対応する図）で示すＭＯＳトランジスタによるＦＤリセット用トランジスタ１１７のゲート配線１７２の占める面積が省略される。なお、図５において、１１２はフォトダイオード、１１３はゲート配線１７１及びｎ型ソース・ドレイン領域１７３からなる読み出し用トランジスタ、１７４は素子分離層、１７５は第２のｐ型半導体ウエル領域、１７６はコンタクト部を示す。
【００７１】
従って、本実施の形態に係る固体撮像装置４１１は、画素４８１を構成するトランジスタ数が同じでも、ＭＯＳトランジスタのみで構成する図１７の比較例の画素１１８に比べて、画素面積を縮小化することができ、より多くの画素を狭いチップ上に構成することができる。
【００７２】
そして、固定パターンノイズを同じ信号経路を通って、ＣＤＳ回路５７で除去できるので、固定パターンノイズを低減化することができる。
【００７３】
センサ部４２を構成するｎ型半導体領域６８のゲート電極端付近及び素子分離層端付近に結晶欠陥を取り込むｐ型半導体層９１を形成するときは、暗電流の低減が図れる。またＨＡＤセンサ構造にするときは、暗電流の低減が図れる。
【００７４】
本実施の形態の固体撮像装置４１１の製造に際しても、製造工程数の増加はなく、図１７の比較例と同じ工程数で、バイポーラトランジスタによるＦＤリセット用トランジスタ４７を形成することができる。本製法は、高画質の固体撮像装置が特別な工程を設けずに従来のＣＭＯＳプロセスで形成できるので、コスト面で優れた製法である。
【００７５】
図１１は、本発明の他の実施の形態に係る固体撮像装置４１２、特にその単位画素４８２を示す。本実施の形態においては、図１１の等価回路に示すように前述と同様に、フォトダイオード（即ちｐｎ接合型のセンサ部）４２と、５つのトランジスタ４３，４４，４５，４６及び４７によって単位画素４８２を構成するも、特に、ＦＤリセット用トランジスタ４７及び読み出し選択用トランジスタ４４の２つのスイッチングトランジスタを寄生バイポーラトランジスタで形成し、他の読み出し用トランジスタ４３、ＦＤ増幅用トランジスタ４５及び増幅選択用トランジスタ４６をＭＯＳトランジスタで形成する。
【００７６】
読み出し選択用トランジスタ４４は、そのコレクタが読み出し用トランジスタのゲートに接続され、そのベースが垂直選択線４９に接続され、そのエミッタが読み出しパルス線５２に接続される。その他のトランジスタの接続関係は、前述の図２と同様であるので説明を省略する。また、単位画素４８２以外の他の構成は、図２と同様であるので詳細説明を省略する。
【００７７】
図１２は、図１１における単位画素４８２内のうち、フォトダイオード４２と読み出し用トランジスタ（ＭＯＳトランジスタ）４３とＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７と読み出し選択用トランジスタ（寄生バイポーラトランジスタ）４４の部分の半導体構造を示す。
【００７８】
本実施の形態において、フォトダイオード４２と読み出し用トランジスタ４３とＦＤリセット用トランジスタ４７は、前述（図３、図４参照）と同様の構成である。読み出し選択用トランジスタ４４は、図１２及び図１３に示すように、ソース・ドレイン領域６９の高濃度領域７３の形成と同時に、第２のｐ型半導体ウエル領域６４に形成したｎ型半導体領域８６をコレクタ領域とし、第２のｐ型半導体ウエル領域６４をベース領域とし、第２のｐ型半導体ウエル領域６４下のｎ型半導体領域６３をエミッタ領域とするｎｐｎ寄生バイポーラトランジスタで構成される。
【００７９】
読み出し選択用トランジスタ４４のコレクタ領域８６は、読み出し用トランジスタ４３のゲート電極６７に配線８４及びコンタクト部８７，８８を介して接続され、そのベース領域６４及びエミッタ領域６３は、夫々コンタクト部８９，９０を介して配線８４に接続される。
【００８０】
本実施の形態の固体撮像装置４１２の動作は、基本的には前述の固体撮像装置４１１と同様であるので、説明を省略する。製造工程も、前述の固体撮像装置４１１の製造工程数と基本的には同様であるので、説明は省略する。
【００８１】
本実施の形態に係る固体撮像装置４１２によれば、図１１に示すように、ＦＤリセット用トランジスタ４７及び読み出し選択用トランジスタ４４の２つのスイッチトランジスタを製造プロセスで必然的に形成される寄生バイポーラトランジスタにて構成するので、図１７の比較例におけるＦＤリセット用ＭＯＳトランジスタ２７と読み出し選択用ＭＯＳトランジスタ２４のゲート配線の占める面積が省略され、画素面積をより縮小化することができ、より多くの画素を狭いチップ上に構成することができる。また、固定パターンノイズも、図２の実施の形態と同様に低減することができる。
【００８２】
製造方法においても、上例と同様に、比較例と同じ工程数で寄生バイポーラトランジスタによるＦＤリセット用トランジスタ４７及び読み出し選択用トランジスタ４４を形成できる。本製造方法でも、高画質の固体撮像装置が特別な工程を設けることなく形成できるので、コスト面で優れた製法である。
【００８３】
図１４は、本発明のさらに他の実施の形態に係る固体撮像素装置４１３、特にその単位画素４８３を示す。本実施の形態においては、図１４の等価回路に示すように前述と同様に、フォトダイオード（即ちｐｎ接合型のセンサ部）４２と、５つのトランジスタ４３，４４，４５，４６及び４７によって単位画素４８３を構成するも、特に、ＦＤリセット用トランジスタ４７、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６の３つのスイッチングトランジスタを寄生バイポーラトランジスタで形成し、他の読み出し用トランジスタ４３及び増幅用トランジスタ４５をＭＯＳトランジスタで形成する。
【００８４】
増幅選択用トランジスタ４６は、そのエミッタが増幅用トランジスタ４５に接続され、そのコレクタが水平スイッチ用トランジスタ５３側の垂直信号線５１に接続され、そのベースが垂直選択線４９に接続される。その他のトランジスタの接続関係は、前述の図１１と同様であるので説明は省略する。また、単位画素４８３以外の他の構成は、図２と同様であるので詳細説明を省略する。
【００８５】
図１５は、図１４における単位画素４８３内の５つのトランジスタ、即ちフォトダイオード４２と読み出し用トランジスタ（ＭＯＳトランジスタ）４３とＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７と読み出し選択用トランジスタ（寄生バイポーラトランジスタ）４４と増幅用トランジスタ（ＭＯＳトランジスタ）４５と増幅選択用トランジスタ（寄生バイポーラトランジスタ）４６の部分の半導体構造を示す。
【００８６】
本実施の形態において、フォトダイオード４２と読み出し用トランジスタ４３とＦＤリセット用トランジスタ４７と読み出し選択用トランジスタ４４は、前述の図１２と同様の構成である。そして、増幅選択用トランジスタ４６は、図１５及び図１６に示すように、増幅用トランジスタ４５の一方のソース・ドレイン領域９２をエミッタ領域とし、第２のｐ型半導体ウエル領域６４をベース領域とし、第２のｐ型半導体ウエル領域６４下のｎ型半導体領域６３をコレクタ領域とするｎｐｎ寄生バイポーラトランジスタで構成される。
【００８７】
増幅選択用トランジスタ４６のコレクタ領域６３及びベース領域６４は、夫々コンタクト部９３，９４を介して配線８４に接続される。
【００８８】
本実施の形態の固体撮像装置４１３の動作は、基本的には前述の固体撮像装置４１１と同様であるので、説明を省略する。製造工程も、前述の固体撮像装置４１１の製造工程数と基本的に同様であるので説明を省略する。
【００８９】
本実施の形態に係る固体撮像装置４１３によれば、図１４に示すように、ＦＤリセット用トランジスタ４７、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６の３つのスイッチトランジスタを製造プロセスで必然的に形成される寄生バイポーラトランジスタにて構成するので、図１７の比較例における各ＭＯＳトランジスタ２７，２４及び２６のゲート配線の占める面積が省略され、画素面積を更に縮小化することができ、より多くの画素を狭いチップ上に構成することができる。また、固定パターンノイズも図２の実施の形態と同様に低減することができる。
【００９０】
製造方法においても、上例と同様に、比較例と同じ工程数でバイポーラトランジスタによるＦＤリセット用トランジスタ４７、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６を形成できる。本製造方法でも、高画質の固体撮像装置が特別な工程を設けることなく形成できるので、コスト面で優れた製法である。
【００９１】
尚、上述の実施の形態では、ＣＭＯＳ型固体撮像装置に適用したが、その他ＭＯＳ型固体撮像装置にも適用できる。
【００９２】
上例では、単位画素内のトランジスタのうち非増幅素子（いわゆるスイッチ素子）のトランジスタを寄生バイポーラトランジスタで構成したが、その他、垂直走査回路、水平走査回路、その他の周辺回路を構成する駆動トランジスタのうち、所要の非増幅素子となるトランジスタを寄生バイポーラトランジスタで形成することができる。
【００９３】
【発明の効果】
本発明に係る固体撮像装置によれば、画素を構成する複数のラテラル型のトランジスタのうち、ＭＯＳトランジスタによる第１のトランジスタに接続された非増幅素子となる第２のトランジスタをラテラル型の寄生バイポーラトランジスタで形成することにより、画素の占める面積を縮小化することができ、固体撮像チップの小型化、画素の高集積化を図ることができる。
【００９４】
特に、狭い領域にセンサ部と数多いトランジスタを形成することが可能となり、いわゆる単位画素面積を縮小化することができる。また、画素において、トランジスタを数多く用いるときは、固定パターンノイズ等を低減することができる。
【００９５】
狭い画素面積にトランジスタを数多く形成できるので、固定パターンノイズ等を低減化できる固体撮像装置の設計が可能となる。狭い面積に多数の画素を構成でき、高画質の固体撮像装置が得られる。また、ＣＣＤ固体撮像装置と異なり、単一の電源による低電圧、低消費電力の固体撮像装置が得られる。
【００９６】
本発明に係る固体撮像装置の製造方法によれば、工程数を増加することなく、画素面積を縮小し且つ固定パターンノイズの低減される固体撮像装置を製造することができる。また、本発明による製法は、高画質の固体撮像装置を従来のＣＭＯＳ又はＭＯＳプロセスで形成できるので、コスト増はなく、コスト面で優れる。
【図面の簡単な説明】
【図１】Ａ，Ｂ，Ｃ 本発明の説明を容易にするための参考例に係る半導体装置の一例を示す等価回路図、 半導体構造の平面図、半導体構造の断面図である。
【図２】本発明に係る固体撮像装置の一実施の形態を示す構成図である。
【図３】図２の画素内の要部の半導体構造の平面図である。
【図４】図３のＡ−Ａ線上の断面図である。
【図５】比較例の画素内の要部の半導体構造の平面図である。
【図６】Ａ〜Ｂ 本実施の形態の固体撮像装置の製造工程図（その１）である。
【図７】Ｃ〜Ｄ 本実施の形態の固体撮像装置の製造工程図（その２）である。
【図８】Ｅ〜Ｆ 本実施の形態の固体撮像装置の製造工程図（その３）である。
【図９】Ｇ〜Ｈ 本実施の形態の固体撮像装置の製造工程図（その４）である。
【図１０】本実施の形態の固体撮像装置の動作説明に供するタイミングチャートである。
【図１１】本発明に係る固体撮像装置の他の実施の形態を示す構成図である。
【図１２】図１１の画素内の要部の半導体構造の平面図である。
【図１３】図１２のＢ−Ｂ線上の断面図である。
【図１４】本発明に係る固体撮像装置の他の実施の形態を示す構成図である。
【図１５】図１４の画素内の要部の半導体構造の平面図である。
【図１６】図１５のＣ−Ｃ線上の断面図である。
【図１７】比較例に係る固体撮像装置の構成図である。
【図１８】従来例に係る固体撮像装置の構成図である。
【図１９】Ａ，Ｂ，Ｃ 従来例の半導体装置の等価回路図、半導体構造の平面図、半導体構造の断面図である。
【符号の説明】
１‥‥半導体装置、Ｑ1 ‥‥ＭＯＳトランジスタ、Ｔｒ1 ‥‥寄生バイポーラトランジスタ、２‥‥ｎ型半導体基板、３‥‥ｐ型半導体ウエル領域、４‥‥素子分離層、６‥‥ゲート絶縁膜、７‥‥ゲート電極（ゲート配線）、１１，１２‥‥ソース・ドレイン領域、１６‥‥配線、４１１，４１２，４１３‥‥固体撮像装置、４２‥‥フォトダイオード（センサ部）、４３‥‥読み出し用トランジスタ、４４‥‥読み出し選択用トランジスタ、４５‥‥ＦＤ増幅用トランジスタ、４６‥‥増幅選択用トランジスタ、４７‥‥ＦＤリセット用トランジスタ、６１‥‥ｎ型半導体基板、６２‥‥第１のｐ型半導体ウエル領域、６３‥‥ｎ型半導体領域、６４‥‥第２のｐ型半導体ウエル領域、６５‥‥素子分離層、６６‥‥ゲート絶縁膜、６７‥‥ゲート電極（ゲート配線）、６８‥‥ｎ型半導体領域（電荷蓄積領域）、６９‥‥ソース・ドレイン領域、４８１，４８２，４８３‥‥単位画素
【発明の属する技術分野】
固体撮像装置及びその製造方法、特に、ＭＯＳ型あるいはＣＭＯＳ型の固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年の携帯型のパーソナルコンピュータや小型ビデオカメラの進展に伴い、益々低消費電力の固体撮像装置が必要になってきている。特に、画像処理を扱う装置は、ＣＣＤ固体撮像装置が主流で用いられているが、その動作特性上から低消費電力化は非常に困難である。ＣＣＤ固体撮像装置を駆動させるためには、少なくとも５Ｖ以上の電圧が必要である。携帯装置のデジタルＬＳＩは、近年１．５Ｖ化の研究開発が主流であるが、これら携帯装置の低消費電力化において、ＣＣＤ固体撮像装置を用いると、電力消費が甚だしく、大きな問題を有している。
【０００３】
そこで、近年画像入力素子としてＣＭＯＳ型の固体撮像装置が注目されている。これは、ＣＭＯＳ技術を用いるため、低電圧の駆動が可能となり、特に近年の携帯端末との組み合せには、低消費電力化の観点で非常に有効な固体撮像装置と考えられる。
【０００４】
図１８は、ＣＭＯＳ型固体撮像装置の回路構成の一例を示す。この固体撮像装置１５１は、光電変換を行うフォトダイオード（即ちｐｎ接合型のセンサ部）１５２と、画素を選択する垂直選択用ＭＯＳトランジスタ１５３と、読み出し用ＭＯＳトランジスタ１５４とによって構成された単位画素１５５がマトリックス状に複数配列されて成る撮像領域と、各行毎に垂直選択用ＭＯＳトランジスタ１５３の制御電極（いわゆるゲート電極）が共通に接続された垂直選択線１５６に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm ，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路１５７と、各列毎に読み出し用ＭＯＳトランジスタ１５４の主電極が共通に接続された垂直信号線１５８と、各列毎に垂直選択用ＭＯＳトランジスタ１５３の主電極に接続された読み出しパルス線１５９と、垂直信号線１５８に接続された、反転増幅器１６１と検出キャパシタ１６２とを有する電荷検出回路１６３と、電荷検出回路１６３からの信号を選択して水平信号線１６４に出力する水平スイッチ素子（即ちＭＯＳトランジスタ）１６５と、水平スイッチ素子１６５を制御する水平走査回路１６６と、水平走査回路１６６に接続された出力アンプ１６７及びＣＤＳ（相関二重サンプリング）回路１６８により構成されている。
【０００５】
読み出しパルス線１５９には、水平走査回路１６６から読み出しパルスφＨR〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，‥‥〕が供給され、水平スイッチ素子１６５の制御電極（いわゆるゲート電極）には、水平走査回路１６６から水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給される。
【０００６】
この固体撮像装置１５では、垂直走査回路１５７からの垂直走査パルスφＶmと、水平走査回路１６６からの読み出しパルスφＨR n を受けた垂直選択用ＭＯＳトランジスタ１５３が、それらのパルスφＶm ，φＨR n の積のパルスを作り、この積のパルスで読み出し用ＭＯＳトランジスタ１５４の制御電極を制御して、フォトダイオード１５２で光電変換された信号電荷を垂直信号線１５８に読み出す。この信号電荷は、ノイズ成分を含んでおり、電荷検出回路１６３で電圧に変換され、画素信号として水平走査回路１６６からの水平走査パルスφＨn により制御された水平スイッチ素子１６５を通して水平信号線１６４に出て、これに接続された出力アンプ１６７より出力される。
【０００７】
なお、画素信号の出力に先立ち、信号電荷を読み出す前の状態のノイズ信号を電荷検出回路１６３で電圧に変換し、出力アンプ１６７より出力させ、画素信号とノイズ信号とを、ＣＤＳ回路１６８に供給し、ノイズ成分を除去した画像信号を得るようにしている。
【０００８】
【発明が解決しようとする課題】
ところで、ＣＭＯＳ型固体撮像装置は、ＣＣＤ固体撮像装置と異なる駆動であり、上述したように、フォトダイオードに入射した光を光電変換して生じた電荷（例えば電子）をＣＭＯＳトランジスタを用いて転送させることで画像信号として取り出すようにしている。しかし、図１８に示す１画素に２つのトランジスタ１５３，１５４を用いる、いわゆる２トランジスタタイプの画素構造のＣＭＯＳ型固体撮像装置１５１においては、固定パターンノイズがどうしても残存し、結果として得られる画像の劣化が懸念される。
【０００９】
できるだけ信号経路の固定化されたノイズ成分（即ち固定パターンノイズ）は、同じ信号経路を通り除去させることが重要である。この固定パターンノイズをキャンセルさせるには、１つの画素内のトランジスタ数を増加させることで解決できるが、必然的に１つの画素面積が大きくなるという問題がある。
【００１０】
また、固体撮像装置においては、画素の高集積度化とともに、垂直走査回路、水平走査回路等の周辺回路を含む固体撮像チップ全体の小型化が望まれている。
【００１１】
一方、従来のラテラル方式のＭＯＳ又はＣＭＯＳトランジスタは、セル面積を増大する方向にある。図１９Ａ，Ｂ及びＣは、ラテラル方式の複数のＭＯＳトランジスタを有する半導体装置の要部の等価回路、その半導体平面構造及び半導体断面構造を示す。この例の等価回路は、図１９Ａに示すように、第１のｎチャネルＭＯＳトランジスタＱ1 のゲートが第２のｎチャネルＭＯＳトランジスタＱ2 のソース（又はドレイン）に接続されて構成される。
【００１２】
図１９Ａの等価回路を有す半導体装置１３１は、図１９Ｂ及びＣに示すように、例えばｎ型のシリコン半導体基板１３２にｐ型の半導体ウエル領域１３３を形成し、このｐ型半導体ウエル領域１３３の表面に選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）１３４を形成し、素子分離層１３４で分離された１の領域に第１のｎチャネルＭＯＳトランジスタＱ1 を形成し、他の領域に第２のｎチャネルＭＯＳトランジスタＱ2 を形成して構成される。
【００１３】
即ち、１の領域には、ゲート絶縁膜１３６を介してゲート電極１３７が形成され、このゲート電極１３７を挟んでｐ型半導体ウエル領域１３３の表面にｎ型低濃度領域１３８とｎ型高濃度領域１３９からなるｎ型のソース・ドレイン領域１４１及び１４２が形成される。他の領域には、ゲート絶縁膜１３６を介してゲート電極１４３が形成され、このゲート電極１４３を挟んでｎ型低濃度領域１３８とｎ型高濃度領域１３９からなるｎ型のソース・ドレイン領域１４４及び１４５が形成される。
【００１４】
そして、層間絶縁膜１４６が形成され、第１のＭＯＳトランジスタＱ1 のゲート電極１３７と第２のＭＯＳトランジスタＱ2 の一方のソース・ドレイン領域１４４がコンタクト部１４９を介して配線１４７によって接続される。第２のＭＯＳトランジスタＱ2 の他方のソース・ドレイン領域１４５は、コンタクト部１４９を介して配線１４７に接続される。
【００１５】
このような半導体装置１３１では、そのセル面積を更に縮小化し、全体の小型の高集積化が望まれる。
【００１６】
本発明は、上述の点に鑑み、固体撮像チップの小型化、画素の高集積化等を可能にした固体撮像装置及びその製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
本発明に係る固体撮像装置は、ｐｎ接合型のセンサ部と複数のラテラル型のトランジスタからなる画素が配列され、画素内の複数のラテラル型のトランジスタが、センサ部に接続された読み出し用トランジスタと、読み出し選択用トランジスタと、ＦＤ増幅用トランジスタと、増幅選択用トランジスタと、ＦＤリセット用トランジスタとからなり、画素内の複数のラテラル型のトランジスタの第１のトランジスタがＭＯＳトランジスタで形成され、画素内の第１のトランジスタに接続された非増幅素子である第２のトランジスタがラテラル型の寄生バイポーラトランジスタで形成されて成る。
【００１８】
本発明に係る固体撮像装置によれば、画素内の複数のラテラル型のトランジスタの第１のトランジスタをＭＯＳトランジスタで形成し、画素内の非増幅素子である第２のトランジスタをラテラル型の寄生バイポーラトランジスタで形成することにより、全体としてのトランジスタの占める面積の縮小化が図れる。
【００１９】
本発明に係る固体撮像装置の製造方法は、ｐｎ接合型センサ部と複数のラテラル型のトランジスタを有する画素が配列され、画素内の複数のラテラル型のトランジスタが、センサ部に接続された読み出し用トランジスタと、読み出し選択用トランジスタと、ＦＤ増幅用トランジスタと、増幅選択用トランジスタと、ＦＤリセット用トランジスタとから成る固体撮像装置の製造方法であって、第１の第１導電型半導体領域に第２導電型の半導体ウエル領域を形成する工程を有する。次に、各画素に対応する半導体ウエル領域に制御電極を挟んで、センサ部構成する第２の第１導電型半導体領域と読み出し用ＭＯＳトランジスタの第１導電型のソース・ドレイン領域を形成する工程を有する。次に、読み出し用ＭＯＳトランジスタのソース・ドレイン領域、又は画素内の他の所要のＭＯＳトランジスタのソース・ドレイン領域、或いはこのソース・ドレイン領域と同時形成の第３の第１導電型半導体領域と、上記第２導電型の半導体ウエル領域と、上記第１の第１導電型半導体領域とによるラテラル型の寄生バイポーラトランジスタで画素を構成する複数のラテラル型のトランジスタのうち所要の非増幅素子であるトランジスタを形成する工程を有する。
【００２０】
本発明に係る固体撮像装置の製造方法によれば、単位画素を構成する複数のラテラル型のトランジスタのうち、所要の非増幅素子であるトランジスタを、必然的に形成されるラテラル型の寄生バイポーラトランジスタで形成することにより、工程数を増やすことなく、画素面積の縮小を可能にする。
【００２１】
【発明の実施の形態】
本発明の理解を容易にするために、図１に、ラテラル型の寄生バイポーラトランジスタを積極的に用いてなる半導体装置の参考例を示す。図１Ａは半導体装置の要部の等価回路、図１Ｂは半導体平面構造、図１Ｃはその半導体断面構造を夫々示す。
【００２２】
参考例に係る半導体装置１の要部の等価回路は、図１Ａに示すように、第１のＭＯＳトランジスタＱ1 と、非増幅素子、例えばスイッチング素子である寄生バイポーラトランジスタＴｒ1 とを有し、ＭＯＳトランジスタＱ1 のゲートが寄生バイポーラトランジスタＴｒ1 のコレクタに接続されて構成される。
【００２３】
この半導体装置１は、図１Ｂ及びＣに示すように、第１導電型、例えばｎ型のシリコン半導体基板２に第２導電型、即ちｐ型の半導体ウエル領域３を形成し、このｐ型半導体ウエル領域３の表面に選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）４を形成し、素子分離層４で区画された１の領域に第１のＭＯＳトランジスタ、例えばｎチャネルＭＯＳトランジスタＱ1 を形成し、他の領域に非増幅素子（例えばスイッチング素子）となる寄生バイポーラトランジスタ、例えば寄生ｎｐｎバイポーラトランジスタＴｒ1 を形成して構成される。
【００２４】
即ち、１の領域には、ゲート絶縁膜６を介して例えば多結晶シリコンからなる制御電極、即ちゲート電極７を形成し、ゲート電極７をマスクに半導体ウエル領域３のゲート電極７を挟む両側の表面にｎ型低濃度領域８を形成し、ゲート電極７の側面に絶縁性のサイドウォール１０を形成した後、ｎ型高濃度領域９を形成し、この低濃度領域８及び高濃度領域９にてＬＤＤ構造のソース・ドレイン領域１１及び１２を形成してｎチャネルＭＯＳトランジスタＱ1 が形成される。
【００２５】
他の領域には、ｐ型半導体ウエル領域３の一部表面にソース・ドレイン領域１１、１２の高濃度領域９の形成と同時にｎ型半導体領域１３を形成し、このｎ型半導体領域１３とｐ型半導体ウエル領域３とｎ型半導体基板２とにより形成されたｎｐｎ寄生バイポーラトランジスタＴｒ1 にて非増幅素子が形成される。
【００２６】
次いで、全面に例えばＳｉＯ2 膜による層間絶縁膜１５を形成し、ゲート電極７、ｎ型半導体領域１３、ｐ型半導体ウエル領域３及びｎ型半導体基体２に対応する位置にコンタクト孔を形成する。このコンタクト孔を通じてＭＯＳトランジスタＱ1 のゲート電極７と寄生バイポーラトランジスタＴｒ1 のコレクタ領域となるｎ型半導体領域１３間をコンタクト部２１，２２を介して配線１６で接続し、また、ベース領域となるｐ型半導体ウエル領域２に接続するベース電極１７及びエミッタ領域となるｎ型半導体基板２に接続するエミッタ電極１８を夫々コンタクト部２３，２４を介して形成して半導体装置１が構成される。
【００２７】
上例の寄生バイポーラトランジスタＴｒ1 では、ＭＯＳトランジスタＱ1 のソース・ドレイン領域１１，１２となる高濃度領域９と同時形成のｎ型半導体領域１３を１つの領域（本例ではコンタクト領域）に利用したが、その他、回路構成によっては、例えばソース・ドレイン領域１１の高濃度領域９自体を寄生バイポーラトランジスタの１つの領域に利用することもできる。
【００２８】
参考例に係る半導体装置１によれば、ｎチャネルＭＯＳトランジスタＱ1 の製造で寄生的に、且つ必然的に形成されるバイポーラトランジスタＴｒ1 を積極的に非増幅素子として用いることにより、前述の図１９に示すＭＯＳトランジスタＱ1 ，Ｑ2 のみの回路に比較してトランジスタの占有面積を縮小化することができる。また、それぞれ個別のｐ型半導体領域及びｎ型半導体領域を従来のＣＭＯＳプロセス、ＭＯＳプロセス以上に必要とする半導体デバイス作製の製造プロセスに本発明の概念を利用することで、回路作製のバリエーションが増し、最終的にセル縮小化が可能になる。従って、小型、高集積化された半導体装置を提供できる。
【００２９】
例えば、ＣＭＯＳ型又はＭＯＳ型の固体撮像素子の画素設計、又は垂直走査回路、水平走査回路、他の周辺回路等の設計に参考例の構成を用いることで最小の画素サイズの実現に大きく貢献できる。また、深さ方向に寄生バイポーラトランジスタを構成できる点に着目し、特に回路上で増幅率等気にならない回路部に本寄生バイポーラトランジスタを使用することで、従来の既存プロセスと全く同じ工程数の製法で最小の面積部にトランジスタ回路を構成できる利点を有する。
【００３０】
また、アンプ部で使用する場合は、ベース部等のイオン注入濃度の調整が必要になるので、マスクを増加させることで、アンプ部の全てのＣＭＯＳトランジスタ又はＭＯＳトランジスタを寄生的に形成されるバイポーラトランジスタに置き換えても作製可能である。
【００３１】
次に、本発明の実施の形態に係るＣＭＯＳ型固体撮像装置を説明する。
【００３２】
説明に先立ち、図１７を参照して単位画素内に５つのトランジスタを有する、いわゆる５トランジスタタイプのＣＭＯＳ型固体撮像装置の比較例について述べる。このＣＭＯＳ型固体撮像装置１１１は、フォトダイオード（即ちｐｎ接合型のセンサ部）１１２と、読み出し用ＭＯＳトランジスタ１１３と、読み出し選択用ＭＯＳトランジスタ１１４と、ＦＤ（フローティングディフージョン）増幅用ＭＯＳトランジスタ１１５と、増幅選択用ＭＯＳトランジスタ１１６と、ＦＤリセット用ＭＯＳトランジスタ１１７とによって構成された単位画素１１８がマトリックス状に複数配列されて成る撮像領域と、各行毎に読み出し選択用ＭＯＳトランジスタ１１４及び増幅選択用ＭＯＳトランジスタ１１６の制御電極（いわゆるゲート電極）に共通に接続された垂直選択線１１９と、この垂直選択線１１９に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm ，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路１２０と、各列毎に増幅選択用ＭＯＳトランジスタ１１６に接続された垂直信号線１２１と、各列毎に読み出し選択用ＭＯＳトランジスタ１１４に接続された読み出しパルス線１２２と、水平信号線１２４と、この水平信号線１２４と各垂直信号線１２１間に接続された水平スイッチ用ＭＯＳトランジスタ１２３と、水平走査回路１２５と、水平信号線１２４の出力端に接続された出力アンプ１２６及びＣＤＳ（相関二重サンプリング）回路１２７とにより構成される。
【００３３】
読み出し用ＭＯＳトランジスタ２３の一方のソース・ドレインがフォトダイオード１１２に接続されると共に、他方のソース・ドレインがＦＤリセット用ＭＯＳトランジスタ１１７の一方のソース・ドレインに接続される。ＦＤリセット用ＭＯＳトランジスタ１１７の他方のソース・ドレインは、電源ＶＤＤに接続される。ＦＤ増幅用ＭＯＳトランジスタ１１５及び増幅選択用ＭＯＳトランジスタ１１６は、直列接続されて、電源ＶＤＤ及び垂直信号線１２１間に、そのＦＤ増幅用ＭＯＳトランジスタ１１５が電源ＶＤＤ側に、増幅選択用ＭＯＳトランジスタ１１６が垂直信号線１２１側になるように、接続される。
【００３４】
ＦＤ増幅用ＭＯＳトランジスタ１２５のゲートは、読み出し用ＭＯＳトランジスタ１１３とＦＤリセット用ＭＯＳトランジスタ１１７の接続中点であるＦＤ（フローティングディフージョン）部に接続される。増幅選択用ＭＯＳトランジスタ１１６のゲートは、垂直選択線１１９に接続される。読み出し選択用ＭＯＳトランジスタ１１４は、その一方のソース・ドレインが読み出し用ＭＯＳトランジスタ１１３のゲートに接続され、その他方のソース・ドレインが読み出しパルス線１２２に接続され、そのゲートが垂直選択線１１９に接続される。
【００３５】
さらに、最端の列に対応する画素のＦＤリセット用ＭＯＳトランジスタ１１７のゲートには、例えば水平走査回路１２５からのリセットパルスφＲｅｓが供給されるようになされ、他の各列に対応する画素のＦＤリセット用ＭＯＳトランジスタ１１７のゲートが１つ前の列の画素における読み出し用ＭＯＳトランジスタ１１３と読み出し選択用ＭＯＳトランジスタ１１４の接続中点に接続される。
【００３６】
この固体撮像装置の動作は次のようになる。例えば水平走査パルスφＨn が水平スイッチ用ＭＯＳトランジスタ１２３のゲートに供給され、水平スイッチ用ＭＯＳトランジスタ１２３が読み出し状態に設定され、また読み出しパルスφＨR n が読み出し選択用ＭＯＳトランジスタ１１４のゲートに供給され読み出し選択用ＭＯＳトランジスタ１１４が読み出し状態に設定される。次いで、リセットパルスφＲｅｓがＦＤリセット用ＭＯＳトランジスタのゲートに供給され、ＦＤ部がリセット状態になる。リセット後、垂直走査回路１２０からの垂直走査パルスφＶm が読み出し選択用ＭＯＳトランジスタ１４４のゲートに供給されると共に、増幅選択用ＭＯＳトランジスタ１１６のゲートに供給される。
【００３７】
これによって、読み出し選択用ＭＯＳトランジスタ１１４がオン状態となり、読み出しパルスφＨR n が読み出し用ＭＯＳトランジスタ１１３のゲートに供給されて、フォトダイオード１１２の信号電荷がＦＤ増幅用ＭＯＳトランジスタ１１５のゲートを制御し、信号電荷に応じた画素信号がＦＤ増幅用ＭＯＳトランジスタ１１５、増幅選択用ＭＯＳトランジスタ１１６、垂直信号線１２１及び水平スイッチ用ＭＯＳトランジスタ１２３を通じて水平信号線１２４に読み出される。この画素信号が出力アンプ１２６及びＣＤＳ回路１２７を通して出力される。
【００３８】
この比較例の固体撮像装置１１１は、単位画素１１８内に５つのＭＯＳトランジスタ１１３，１１４，１１５，１１６及び１１７を有することで、ノイズ成分が同じ信号経路を通り固定パターンノイズをキャンセルさせることができるが、反面、ＭＯＳトランジスタ数が増す分、必然的に単位画素１１８の画素面積が大きくなる。
【００３９】
本発明の実施の形態に係るＣＭＯＳ型固体撮像装置は、画素を構成する複数のトランジスタのうちの所要のトランジスタを寄生バイポーラトランジスタで構成することによって、ノイズ成分が少なく、かつ画素面積の小さい画素構造を実現するものである。
【００４０】
図２は、本発明の一実施の形態に係るＣＭＯＳ型固体撮像装置を示す。
【００４１】
なお、以下に説明する各実施の形態に係るＣＭＯＳ型固体撮像装置は、上述の比較例と同様の５トランジスタタイプの固体撮像装置に適用した場合である。また、ＭＯＳトランジスタはｎチャネルＭＯＳトランジスタで構成され、寄生バイポーラトランジスタはｎｐｎバイポーラトランジスタで構成された例である。ｐチャネルＭＯＳトランジスタ、ｐｎｐパイポーラトランジスタで構成された場合は、半導体基板を含めて、全て逆の導電型のもの、及び逆の導電型のイオンが注入されることになる。
【００４２】
本実施の形態に係るＣＭＯＳ型固体撮像装置４１１は、図２に示すように、フォトダイオード（即ちｐｎ接合型のセンサ部）４２と、読み出し用トランジスタ４３と、読み出し選択用トランジスタ４４と、ＦＤ（フローティングディフージョン）増幅用トランジスタ４５と、増幅選択用トランジスタ４６と、ＦＤリセット用トランジスタ４７とによって構成された単位画素４８１がマトリックス状に複数配列されて成る撮像領域を有し、この撮像領域と、各行毎に読み出し選択用ＭＯＳトランジスタ４４及び増幅選択用トランジスタ４６に接続された垂直選択線４９と、この垂直選択線４９に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm ，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路５０と、各列毎に増幅選択用トランジスタ４６に接続された垂直信号線５１と、各列毎に読み出し選択用トランジスタ４４に接続された読み出しパルス線５２と、水平信号線５４と、この水平信号線５４と各垂直信号線５１間に接続された水平スイッチ用トランジスタ５３と、水平走査回路５５と、水平信号線５４の出力端に接続された出力アンプ５６及びＣＤＳ（相関二重サンプリング）回路５７とにより構成される。
【００４３】
そして、本実施の形態においては、特に、画素４８１を構成する５つのトランジスタ４３〜４７のうち、読み出し用トランジスタ４３、読み出し選択用トランジスタ４４、ＦＤ増幅用トランジスタ４５及び増幅選択用トランジスタ４６をＭＯＳトランジスタで構成すると共に、ＦＤリセット用トランジスタ４７を後述する寄生バイポーラトランジスタで構成する。
【００４４】
読み出し用トランジスタ４３は、その一方のソース・ドレインがフォトダイオード４２に接続されると共に、その他方のソース・ドレインがＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７のエミッタに接続される。ＦＤリセット用トランジスタ４７のコレクタは、電源ＶＤＤに接続される。
【００４５】
ＦＤ増幅用トランジスタ４５及び増幅選択用トランジスタ４６は、直列接続されて電源ＶＤＤ及び垂直信号線５１間に、そのＦＤ増幅用トランジスタ４５が電源ＶＤＤ側に、増幅選択用トランジスタ４６が垂直信号線５１側になるように、接続される。ＦＤ増幅用トランジスタ４５のゲートは、読み出し用トランジスタ４３とＦＤリセット用トランジスタ４７の接続中点であるＦＤ（フローティングディフージョン）部に接続される。増幅選択用トランジスタ４６のゲートは、垂直選択線４９に接続される。
【００４６】
読み出し選択用トランジスタ４４は、その一方のソース・ドレインが読み出し用トランジスタ４３のゲートに接続され、その他方のソース・ドレインが読み出しパルス線５２に接続され、そのゲートが垂直選択線４９に接続される。
【００４７】
さらに、最端の列に対応する画素４８１のＦＤリセット用トランジスタ４７のベースには、例えば水平走査回路５５からのリセットパルスφＲｅｓが供給されるようになされ、他の各列に対応する画素４８１のＦＤリセット用トランジスタ４７１のベースが１つ前の列の画素４８１における読み出し用トランジスタ４３と読み出し選択用トランジスタ４４の接続中点に接続される。
【００４８】
読み出しパルス線５２には、水平走査回路５５から読み出しパルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，‥‥〕が供給され、水平スイッチ用トランジスタ５３のゲートには、水平走査回路５５から水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給される。
【００４９】
図３及び図４は、図２における単位画素４８１内のうち、フォトダイオード４２と読み出し用トランジスタ（ＭＯＳトランジスタ）４３とＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７の部分の半導体構造を示す。本実施の形態においては、第１導電型、例えばｎ型のシリコン半導体基板６１に第１の第２導電型即ちｐ型半導体ウエル領域６２と第２のｐ型半導体ウエル領域６４が形成され、第２のｐ型半導体ウエル領域６４の表面に選択酸化による素子分離層（いわゆるＬＯＣＯＳ層）６５が形成される。深い位置の第１のｐ型半導体ウエル領域６２と表面側の第２のｐ型半導体ウエル領域６４間には、基板の不純物が支配的になるｎ型半導体領域６３が形成される。
【００５０】
素子分離層６５で囲まれたいわゆるアクティブ領域の所要部分の第２のｐ型半導体ウエル領域６４上に、ゲート絶縁膜（例えばＳｉＯ2 膜）６６を介して制御電極、即ちゲート電極６７が形成される。このゲート電極６７を挟んで一方にセンサ部６２を構成するｎ型半導体領域（いわゆる電荷蓄積領域）６８が形成され、他方にｎ型のソース・ドレイン領域６９が形成され、ここに、センサ部４２と読み出し用ＭＯＳトランジスタ４３が構成される。
【００５１】
センサ部４２は、ｎ型半導体領域６８の表面にｐ型半導体領域７１を形成していわゆるＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｉｏｎ Ｄｉｏｄｅ）センサ構造とすることができる。また、読み出し用トランジスタ４３のソース・ドレイン側には、センサ部４２のｎ型半導体領域６８と同時に同様のｎ型半導体領域６８′を形成し、このｎ型半導体領域６８′内に低濃度領域７２と高濃度領域７３からなるＬＤＤ構造のｎ型のソース・ドレイン領域６９が形成される。
【００５２】
そして、このソース・ドレイン領域６9 をエミッタ領域とし、第２のｐ型半導体ウエル領域６４をベース領域とし、第２のｐ型半導体ウエル領域６４下のｎ型半導体領域６３をコレクタ領域とする寄生バイポーラトランジスタでＦＤリセット用トランジスタ４７が構成される。
【００５３】
全面に層間絶縁膜７５が形成され、この層間絶縁膜７５の夫々対応する位置にコンタクト孔が形成され、各コンタクト孔内に夫々ゲート電極６７に接続したコンタクト部８０、ソース・ドレイン領域（いわゆるエミッタ領域）６９に接続したコンタクト部８１、第２のｐ型半導体ウエル領域（ベース領域）６４に接続したコンタクト部８２、ｎ型半導体領域（コレクタ領域）６３に接続したコンタクト部８３が設けられ、この各コンタクト部８０，８１，８２，８３を介して対応する配線８４が形成される。
【００５４】
図６〜図９は、本実施の形態に係る固体撮像装置４１１の図４に示す画素部分の製造方法を示す。先ず、図６Ａに示すように、ｎ型のシリコン半導体基板６１の表面に画素分離のための選択酸化による素子分離層６５を形成する。
【００５５】
次に、図６Ｂに示すように、基板６１表面側に第２のｐ型半導体ウエル領域６４を例えばイオン注入で形成し、さらに基板６１の深い位置に第１のｐ型半導体ウエル領域６３を例えばイオン注入で形成するようにしてもよい。第１及び第２のｐ型半導体ウエル領域６２及び６３間には、基板６１の不純物が支配的なｎ型半導体領域６３が形成される。
【００５６】
次に、図７Ｃに示すように、アクティブ領域の第２のｐ型半導体ウエル領域６４の所要位置にゲート絶縁膜（例えばＳｉＯ2 膜）６６を介して読み出し用トランジスタとなるＭＯＳトランジスタのゲート電極、いわゆるゲート配線６７を形成する。このゲート配線６７は多結晶シリコン膜及びタングステンシリサイド膜を成膜し、之をドライエッチングによりパターニングして形成する。
【００５７】
ゲート配線６７の形成条件を示す。多結晶シリコン成膜条件：供給ガスＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００ｓｃｃｍ、圧力７０Ｐａ、基板温度６１０℃。タングステンシリサイド成膜条件：供給ガスＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ＝３００／２．８／５０ｓｃｃｍ、圧力２０Ｐａ、基板温度５２０℃。
【００５８】
ゲート配線６７を形成した後、図７Ｄに示すように、ゲート配線６９をマスクにセルファラインで選択的に読み出し用トランジスタとなるｎ型ＭＯＳトランジスタのＬＤＤ構造のソース・ドレイン領域のｎ型低濃度領域７２をイオン注入で形成する。このｎ型低濃度領域７２は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、読み出し用トランジスタをｐチャネルＭＯＳトランジスタで形成するときは、ボロン（Ｂ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成することができる。
【００５９】
さらに、ゲート配線６７をマスクにセルファラインで第２のｐ型半導体ウエル領域６４のセンサ部４２を形成すべき領域に、ｎ型不純物、例えばヒ素（Ａｓ）を１０11ｃｍ-2オーダ以上のドーズ量でイオン注入して電荷蓄積領域となるｎ型半導体領域６８を形成し、ここにｐｎ接合を有するセンサ部４２を形成する。このｎ型半導体領域６８の形成時に同時に読み出し用トランジスタのソース・ドレイン側には同様のｎ型半導体領域６８′を形成する（図７Ｄ参照）。
【００６０】
次いで、図８Ｅに示すように、ゲート配線６７を含む全面に絶縁膜例えばＳｉＯ2 膜を形成し、その後エッチバックしてゲート配線６７の側壁にＳｉＯ2 によるサイドウォール７０を形成する。
【００６１】
次に、図８Ｆに示すように、サイドウォール７０をマスクにセルファラインで選択的に読み出し用トランジスタにおけるソース・ドレイン領域のｎ型の高濃度領域７３をイオン注入で形成する。このｎ型高濃度領域７３は、例えばヒ素（Ａｓ）を１０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。なお、読み出し用トランジスタをｐチャネルＭＯＳトランジスタで形成するときは、ＢＦ2 を１０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成することができる。この低濃度領域７２と高濃度領域７３によって、ＬＤＤ構造のｎ型ソース・ドレイン領域６９を形成する。
【００６２】
次に、図９Ｇに示すように、センサ部４２のｎ型半導体領域６８において、その結晶欠陥が発生し易い部分、特に、ゲート配線６７の端部付近及び素子分離層６５の端部周辺部に、結晶欠陥部分を取り込むように選択的にｐ型半導体層９１をイオン注入で形成する。このｐ型半導体層９１は、例えばＢＦ2 を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。このｐ型半導体層９１は、フォトレジストをパターニングしてこのフォトレジストをマスクにイオン注入で形成することができる。なお、ｎ型半導体領域６８の表面（いわゆる絶縁膜との界面）にｐ型半導体領域７１を形成してセンサ部４２をいわゆるＨＡＤセンサに構成することができる。
【００６３】
次に、図９Ｈに示すように、層間絶縁膜７５を形成する。この層間絶縁膜７５は、例えばＴＥＯＳ〔ｔｅｔｒａ ｅｔｈｏｘｙｓｉｌａｎｅ：（Ｃ2 Ｈ5 Ｏ）4 Ｓｉ〕＝５０ｓｃｃｍ、温度７２０℃、圧力４２Ｐａ、膜厚０．５μｍの条件で成膜する。
【００６４】
次に、層間絶縁膜７５の各対応する位置にコンタクト孔９４を形成する。次に、コンタクト孔９４の内面にＴｉ膜及びＴｉＮ膜を順次積層して密着層９５を形成した後、コンタクト孔９４内にタングステン（Ｗ）プラグ９６を埋め込み、コンタクト部８０，８１，８２，８３を形成する。さらに、タングステンプラグ９６に接続するように層間絶縁膜７５上に例えばアルミニウム（Ａｌ）等の導電材料にて配線８４を形成する。
【００６５】
この密着層９５、タングステンプラグ９６、配線８４の形成条件の一例を示す。
Ｔｉ膜形成条件例：スパッタパワー８ｋＷ、成膜温度１５０℃、ガスＡｒ＝１００ｓｃｃｍ、圧力０．４７ＰａＴｉＮ膜形成条件例：スパッタパワー５ｋＷ、ガスＡｒ／Ｎ2 ＝４０／２０ｓｃｃｍ、圧力０．４７ＰａＷのＣＶＤ成膜条件例：ガスＡｒ／Ｎ2 ／Ｈ2 ／ＷＦ6 ＝２２００／３００／５００／７５ｓｃｃｍ、温度４５０℃、圧力１０６４０Ｐａタングステンをエッチバックする。
ドライエッチ条件例：ガスＳＦ6 ＝５０ｓｃｃｍ、ＲＦパワー１５０Ｗ、圧力１．３３Ｐａその後、Ａｌ／Ｔｉ配線を形成する。
Ａｌ成膜条件例：スパッタパワー２２．５ｋＷ、成膜温度１５０℃、ガスＡｒ５０ｓｃｃｍ、圧力０．４７Ｐａその後、レジストパターニング後ドライエッチングで配線８４を形成する。
ドライエッチング条件例：ガスＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ、マイクロ波パワー１０００Ｗ、ＲＦパワー５０Ｗ、圧力０．０１６Ｐａ
【００６６】
この固体撮像装置４１１の動作を図１０のタイミングチャートを用いて説明する。水平走査回路５５からの水平走査パルスφＨn が水平スイッチ用トランジスタ５３のゲートに供給され、水平スイッチ用トランジスタ５３が読み出し状態に設定される。また、水平走査回路５５からの読み出しパルスφＨR n が読み出し選択用トランジスタ４４のゲートに供給され、読み出し選択用トランジスタ４４が読み出し状態に設定される。
【００６７】
次いで、リセットパルスφＲｅｓがＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７のベースに供給されて、ＦＤ部がリセット状態になる。リセット後、垂直走査回路５０からの垂直走査パルスφＶm が読み出し選択用トランジスタ４４のゲートに供給されると共に、増幅選択用トランジスタ４６のゲートに供給され、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６がオン状態になる。
【００６８】
読み出し選択用トランジスタ４４がオン状態になることにより、読み出しパルスφＨR n で読み出し用トランジスタ４３が読み出し状態になり、フォトダイオード４２で光電変換された信号電荷が増幅用トランジスタ４５のゲートを制御し、信号電荷に応じた画素信号が増幅用トランジスタ４５、増幅選択用トランジスタ４６、垂直信号線３１及び水平スイッチ用トランジスタ５３を通して水平信号線５４に読出され、さらに、出力アンプ５６及びＣＤＳ回路５７を通して出力される。
【００６９】
垂直走査パルスφＶm によって読み出し選択用トランジスタ４４がオン状態になることによって、読み出しパルスφＨR n が隣接画素のＦＤリセット用トランジスタ４７のゲートに供給されてＦＤリセット用トランジスタ４７がオン状態となってＦＤ部がリセットされ、以下、同様にして隣接画素の画素信号が出力される。この固体撮像装置４１１では、信号経路の固定化されたノイズ成分（いわゆる固定パターンノイズ）が同じ信号経路を通してＣＤＳ回路５７で除去される。
【００７０】
本実施の形態に係る固体撮像装置４１１によれば、図２〜図４に示すように、ＦＤリセット用トランジスタ４７を製造プロセスで必然的に形成される寄生バイポーラトランジスタにて構成することにより、図５の比較例（図１７の比較例における画素部分に対応する図）で示すＭＯＳトランジスタによるＦＤリセット用トランジスタ１１７のゲート配線１７２の占める面積が省略される。なお、図５において、１１２はフォトダイオード、１１３はゲート配線１７１及びｎ型ソース・ドレイン領域１７３からなる読み出し用トランジスタ、１７４は素子分離層、１７５は第２のｐ型半導体ウエル領域、１７６はコンタクト部を示す。
【００７１】
従って、本実施の形態に係る固体撮像装置４１１は、画素４８１を構成するトランジスタ数が同じでも、ＭＯＳトランジスタのみで構成する図１７の比較例の画素１１８に比べて、画素面積を縮小化することができ、より多くの画素を狭いチップ上に構成することができる。
【００７２】
そして、固定パターンノイズを同じ信号経路を通って、ＣＤＳ回路５７で除去できるので、固定パターンノイズを低減化することができる。
【００７３】
センサ部４２を構成するｎ型半導体領域６８のゲート電極端付近及び素子分離層端付近に結晶欠陥を取り込むｐ型半導体層９１を形成するときは、暗電流の低減が図れる。またＨＡＤセンサ構造にするときは、暗電流の低減が図れる。
【００７４】
本実施の形態の固体撮像装置４１１の製造に際しても、製造工程数の増加はなく、図１７の比較例と同じ工程数で、バイポーラトランジスタによるＦＤリセット用トランジスタ４７を形成することができる。本製法は、高画質の固体撮像装置が特別な工程を設けずに従来のＣＭＯＳプロセスで形成できるので、コスト面で優れた製法である。
【００７５】
図１１は、本発明の他の実施の形態に係る固体撮像装置４１２、特にその単位画素４８２を示す。本実施の形態においては、図１１の等価回路に示すように前述と同様に、フォトダイオード（即ちｐｎ接合型のセンサ部）４２と、５つのトランジスタ４３，４４，４５，４６及び４７によって単位画素４８２を構成するも、特に、ＦＤリセット用トランジスタ４７及び読み出し選択用トランジスタ４４の２つのスイッチングトランジスタを寄生バイポーラトランジスタで形成し、他の読み出し用トランジスタ４３、ＦＤ増幅用トランジスタ４５及び増幅選択用トランジスタ４６をＭＯＳトランジスタで形成する。
【００７６】
読み出し選択用トランジスタ４４は、そのコレクタが読み出し用トランジスタのゲートに接続され、そのベースが垂直選択線４９に接続され、そのエミッタが読み出しパルス線５２に接続される。その他のトランジスタの接続関係は、前述の図２と同様であるので説明を省略する。また、単位画素４８２以外の他の構成は、図２と同様であるので詳細説明を省略する。
【００７７】
図１２は、図１１における単位画素４８２内のうち、フォトダイオード４２と読み出し用トランジスタ（ＭＯＳトランジスタ）４３とＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７と読み出し選択用トランジスタ（寄生バイポーラトランジスタ）４４の部分の半導体構造を示す。
【００７８】
本実施の形態において、フォトダイオード４２と読み出し用トランジスタ４３とＦＤリセット用トランジスタ４７は、前述（図３、図４参照）と同様の構成である。読み出し選択用トランジスタ４４は、図１２及び図１３に示すように、ソース・ドレイン領域６９の高濃度領域７３の形成と同時に、第２のｐ型半導体ウエル領域６４に形成したｎ型半導体領域８６をコレクタ領域とし、第２のｐ型半導体ウエル領域６４をベース領域とし、第２のｐ型半導体ウエル領域６４下のｎ型半導体領域６３をエミッタ領域とするｎｐｎ寄生バイポーラトランジスタで構成される。
【００７９】
読み出し選択用トランジスタ４４のコレクタ領域８６は、読み出し用トランジスタ４３のゲート電極６７に配線８４及びコンタクト部８７，８８を介して接続され、そのベース領域６４及びエミッタ領域６３は、夫々コンタクト部８９，９０を介して配線８４に接続される。
【００８０】
本実施の形態の固体撮像装置４１２の動作は、基本的には前述の固体撮像装置４１１と同様であるので、説明を省略する。製造工程も、前述の固体撮像装置４１１の製造工程数と基本的には同様であるので、説明は省略する。
【００８１】
本実施の形態に係る固体撮像装置４１２によれば、図１１に示すように、ＦＤリセット用トランジスタ４７及び読み出し選択用トランジスタ４４の２つのスイッチトランジスタを製造プロセスで必然的に形成される寄生バイポーラトランジスタにて構成するので、図１７の比較例におけるＦＤリセット用ＭＯＳトランジスタ２７と読み出し選択用ＭＯＳトランジスタ２４のゲート配線の占める面積が省略され、画素面積をより縮小化することができ、より多くの画素を狭いチップ上に構成することができる。また、固定パターンノイズも、図２の実施の形態と同様に低減することができる。
【００８２】
製造方法においても、上例と同様に、比較例と同じ工程数で寄生バイポーラトランジスタによるＦＤリセット用トランジスタ４７及び読み出し選択用トランジスタ４４を形成できる。本製造方法でも、高画質の固体撮像装置が特別な工程を設けることなく形成できるので、コスト面で優れた製法である。
【００８３】
図１４は、本発明のさらに他の実施の形態に係る固体撮像素装置４１３、特にその単位画素４８３を示す。本実施の形態においては、図１４の等価回路に示すように前述と同様に、フォトダイオード（即ちｐｎ接合型のセンサ部）４２と、５つのトランジスタ４３，４４，４５，４６及び４７によって単位画素４８３を構成するも、特に、ＦＤリセット用トランジスタ４７、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６の３つのスイッチングトランジスタを寄生バイポーラトランジスタで形成し、他の読み出し用トランジスタ４３及び増幅用トランジスタ４５をＭＯＳトランジスタで形成する。
【００８４】
増幅選択用トランジスタ４６は、そのエミッタが増幅用トランジスタ４５に接続され、そのコレクタが水平スイッチ用トランジスタ５３側の垂直信号線５１に接続され、そのベースが垂直選択線４９に接続される。その他のトランジスタの接続関係は、前述の図１１と同様であるので説明は省略する。また、単位画素４８３以外の他の構成は、図２と同様であるので詳細説明を省略する。
【００８５】
図１５は、図１４における単位画素４８３内の５つのトランジスタ、即ちフォトダイオード４２と読み出し用トランジスタ（ＭＯＳトランジスタ）４３とＦＤリセット用トランジスタ（寄生バイポーラトランジスタ）４７と読み出し選択用トランジスタ（寄生バイポーラトランジスタ）４４と増幅用トランジスタ（ＭＯＳトランジスタ）４５と増幅選択用トランジスタ（寄生バイポーラトランジスタ）４６の部分の半導体構造を示す。
【００８６】
本実施の形態において、フォトダイオード４２と読み出し用トランジスタ４３とＦＤリセット用トランジスタ４７と読み出し選択用トランジスタ４４は、前述の図１２と同様の構成である。そして、増幅選択用トランジスタ４６は、図１５及び図１６に示すように、増幅用トランジスタ４５の一方のソース・ドレイン領域９２をエミッタ領域とし、第２のｐ型半導体ウエル領域６４をベース領域とし、第２のｐ型半導体ウエル領域６４下のｎ型半導体領域６３をコレクタ領域とするｎｐｎ寄生バイポーラトランジスタで構成される。
【００８７】
増幅選択用トランジスタ４６のコレクタ領域６３及びベース領域６４は、夫々コンタクト部９３，９４を介して配線８４に接続される。
【００８８】
本実施の形態の固体撮像装置４１３の動作は、基本的には前述の固体撮像装置４１１と同様であるので、説明を省略する。製造工程も、前述の固体撮像装置４１１の製造工程数と基本的に同様であるので説明を省略する。
【００８９】
本実施の形態に係る固体撮像装置４１３によれば、図１４に示すように、ＦＤリセット用トランジスタ４７、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６の３つのスイッチトランジスタを製造プロセスで必然的に形成される寄生バイポーラトランジスタにて構成するので、図１７の比較例における各ＭＯＳトランジスタ２７，２４及び２６のゲート配線の占める面積が省略され、画素面積を更に縮小化することができ、より多くの画素を狭いチップ上に構成することができる。また、固定パターンノイズも図２の実施の形態と同様に低減することができる。
【００９０】
製造方法においても、上例と同様に、比較例と同じ工程数でバイポーラトランジスタによるＦＤリセット用トランジスタ４７、読み出し選択用トランジスタ４４及び増幅選択用トランジスタ４６を形成できる。本製造方法でも、高画質の固体撮像装置が特別な工程を設けることなく形成できるので、コスト面で優れた製法である。
【００９１】
尚、上述の実施の形態では、ＣＭＯＳ型固体撮像装置に適用したが、その他ＭＯＳ型固体撮像装置にも適用できる。
【００９２】
上例では、単位画素内のトランジスタのうち非増幅素子（いわゆるスイッチ素子）のトランジスタを寄生バイポーラトランジスタで構成したが、その他、垂直走査回路、水平走査回路、その他の周辺回路を構成する駆動トランジスタのうち、所要の非増幅素子となるトランジスタを寄生バイポーラトランジスタで形成することができる。
【００９３】
【発明の効果】
本発明に係る固体撮像装置によれば、画素を構成する複数のラテラル型のトランジスタのうち、ＭＯＳトランジスタによる第１のトランジスタに接続された非増幅素子となる第２のトランジスタをラテラル型の寄生バイポーラトランジスタで形成することにより、画素の占める面積を縮小化することができ、固体撮像チップの小型化、画素の高集積化を図ることができる。
【００９４】
特に、狭い領域にセンサ部と数多いトランジスタを形成することが可能となり、いわゆる単位画素面積を縮小化することができる。また、画素において、トランジスタを数多く用いるときは、固定パターンノイズ等を低減することができる。
【００９５】
狭い画素面積にトランジスタを数多く形成できるので、固定パターンノイズ等を低減化できる固体撮像装置の設計が可能となる。狭い面積に多数の画素を構成でき、高画質の固体撮像装置が得られる。また、ＣＣＤ固体撮像装置と異なり、単一の電源による低電圧、低消費電力の固体撮像装置が得られる。
【００９６】
本発明に係る固体撮像装置の製造方法によれば、工程数を増加することなく、画素面積を縮小し且つ固定パターンノイズの低減される固体撮像装置を製造することができる。また、本発明による製法は、高画質の固体撮像装置を従来のＣＭＯＳ又はＭＯＳプロセスで形成できるので、コスト増はなく、コスト面で優れる。
【図面の簡単な説明】
【図１】Ａ，Ｂ，Ｃ 本発明の説明を容易にするための参考例に係る半導体装置の一例を示す等価回路図、 半導体構造の平面図、半導体構造の断面図である。
【図２】本発明に係る固体撮像装置の一実施の形態を示す構成図である。
【図３】図２の画素内の要部の半導体構造の平面図である。
【図４】図３のＡ−Ａ線上の断面図である。
【図５】比較例の画素内の要部の半導体構造の平面図である。
【図６】Ａ〜Ｂ 本実施の形態の固体撮像装置の製造工程図（その１）である。
【図７】Ｃ〜Ｄ 本実施の形態の固体撮像装置の製造工程図（その２）である。
【図８】Ｅ〜Ｆ 本実施の形態の固体撮像装置の製造工程図（その３）である。
【図９】Ｇ〜Ｈ 本実施の形態の固体撮像装置の製造工程図（その４）である。
【図１０】本実施の形態の固体撮像装置の動作説明に供するタイミングチャートである。
【図１１】本発明に係る固体撮像装置の他の実施の形態を示す構成図である。
【図１２】図１１の画素内の要部の半導体構造の平面図である。
【図１３】図１２のＢ−Ｂ線上の断面図である。
【図１４】本発明に係る固体撮像装置の他の実施の形態を示す構成図である。
【図１５】図１４の画素内の要部の半導体構造の平面図である。
【図１６】図１５のＣ−Ｃ線上の断面図である。
【図１７】比較例に係る固体撮像装置の構成図である。
【図１８】従来例に係る固体撮像装置の構成図である。
【図１９】Ａ，Ｂ，Ｃ 従来例の半導体装置の等価回路図、半導体構造の平面図、半導体構造の断面図である。
【符号の説明】
１‥‥半導体装置、Ｑ1 ‥‥ＭＯＳトランジスタ、Ｔｒ1 ‥‥寄生バイポーラトランジスタ、２‥‥ｎ型半導体基板、３‥‥ｐ型半導体ウエル領域、４‥‥素子分離層、６‥‥ゲート絶縁膜、７‥‥ゲート電極（ゲート配線）、１１，１２‥‥ソース・ドレイン領域、１６‥‥配線、４１１，４１２，４１３‥‥固体撮像装置、４２‥‥フォトダイオード（センサ部）、４３‥‥読み出し用トランジスタ、４４‥‥読み出し選択用トランジスタ、４５‥‥ＦＤ増幅用トランジスタ、４６‥‥増幅選択用トランジスタ、４７‥‥ＦＤリセット用トランジスタ、６１‥‥ｎ型半導体基板、６２‥‥第１のｐ型半導体ウエル領域、６３‥‥ｎ型半導体領域、６４‥‥第２のｐ型半導体ウエル領域、６５‥‥素子分離層、６６‥‥ゲート絶縁膜、６７‥‥ゲート電極（ゲート配線）、６８‥‥ｎ型半導体領域（電荷蓄積領域）、６９‥‥ソース・ドレイン領域、４８１，４８２，４８３‥‥単位画素
Claims (4)
- ｐｎ接合型のセンサ部と複数のラテラル型のトランジスタからなる画素が配列され、
画素内の前記複数のラテラル型のトランジスタが、前記センサ部に接続された読み出し用トランジスタと、読み出し選択用トランジスタと、ＦＤ増幅用トランジスタと、増幅選択用トランジスタと、ＦＤリセット用トランジスタとからなり、
前記画素内の複数のラテラル型のトランジスタの第１のトランジスタがＭＯＳトランジスタで形成され、
前記画素内の前記第１のトランジスタに接続された非増幅素子である第２のトランジスタがラテラル型の寄生バイポーラトランジスタで形成されて成る
ことを特徴とする固体撮像装置。 - 前記複数のラテラル型のトランジスタが互に接続されてなり、
前記ＦＤリセット用トランジスタ、あるいは前記ＦＤリセット用トランジスタと前記読み出し選択用トランジスタ、あるいは前記ＦＤリセット用トランジスタと前記読み出し選択用トランジスタと前記増幅選択用トランジスタがラテラル型の寄生バイポーラトランジスタで形成され、
前記複数のラテラル型のトランジスタのうちの、前記ラテラル型の寄生バイポーラトランジスタで形成されたトランジスタ以外のトランジスタがＭＯＳトランジスタで形成されて成る
ことを特徴とする請求項１記載の固体撮像装置。 - ｐｎ接合型センサ部と複数のラテラル型のトランジスタを有する画素が配列され、画素内の前記複数のラテラル型のトランジスタが、前記センサ部に接続された読み出し用トランジスタと、読み出し選択用トランジスタと、ＦＤ増幅用トランジスタと、増幅選択用トランジスタと、ＦＤリセット用トランジスタとから成る固体撮像装置の製造方法であって、
第１の第１導電型半導体領域に第２導電型の半導体ウェル領域を形成する工程と、
各画素に対応する前記半導体ウェル領域に制御電極を挟んで、センサ部を構成する第２の第１導電型半導体領域と読み出し用ＭＯＳトランジスタの第１導電型のソース・ドレイン領域を形成する工程と、
前記読み出し用ＭＯＳトランジスタのソース・ドレイン領域、又は画素内の他の所要のＭＯＳトランジスタのソース・ドレイン領域、又は該ソース・ドレイン領域と同時形成の第３の第１導電型半導体領域と、前記第２導電型の半導体ウェル領域と、前記第１の第１導電型半導体領域とによるラテラル型の寄生バイポーラトランジスタで前記複数のラテラル型のトランジスタのうち所要の非増幅素子であるトランジスタを形成する工程を有する
ことを特徴とする固体撮像装置の製造方法。 - 前記複数のラテラル型のトランジスタを、互いに接続される読み出し用トランジスタと、読み出し選択用トランジスタと、ＦＤ増幅用トランジスタと、増幅選択用トランジスタと、ＦＤリセット用トランジスタで形成し、
前記ＦＤリセット用トランジスタ、あるいは前記ＦＤリセット用トランジスタと前記読み出し選択用トランジスタ、あるいは前記ＦＤリセット用トランジスタと前記読み出し選択用トランジスタと前記増幅選択用トランジスタを前記ラテラル型の寄生バイポーラトランジスタで形成する
ことを特徴とする請求項３記載の固体撮像装置の製造方法。
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