JP2004095636A - 半導体装置 - Google Patents
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Abstract
【課題】画素内のフォトダイオードの占有率を向上させることが可能な半導体装置を提供する。
【解決手段】半導体基板上に、画素が行列状に配置されている。画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含む。フォトダイオード及びトランジスタの配置された活性領域活性領域は、フォトダイオードの配置された第１の領域、及び第１の方向に長い部分を有する第２の領域を含む。リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、第２の領域の第１の方向に長い部分と交差している。画素内配線が、リセットトランジスタのドレイン領域とソースフォロワトランジスタのゲート電極とを接続する。
【選択図】 図２
【解決手段】半導体基板上に、画素が行列状に配置されている。画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含む。フォトダイオード及びトランジスタの配置された活性領域活性領域は、フォトダイオードの配置された第１の領域、及び第１の方向に長い部分を有する第２の領域を含む。リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、第２の領域の第１の方向に長い部分と交差している。画素内配線が、リセットトランジスタのドレイン領域とソースフォロワトランジスタのゲート電極とを接続する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体基板上に複数の画素が配置され、各画素のフォトダイオードで光電変換された電気信号を、トランジスタを介して信号読出線に読み出す半導体装置に関する。
【０００２】
【従来の技術】
相補型ＭＯＳ（ＣＭＯＳ）プロセスをベースとした固体撮像装置（イメージセンサ）では、光電変換を行うフォトダイオード、フォトダイオードに印加される電圧を初期設定するリセットトランジスタ、フォトダイオードの信号電荷を電圧変換して出力するソースフォロワトランジスタ、及び信号電圧を読み出す画素を選択するためのセレクトトランジスタで１画素が構成されたアクティブピクセルセンサ（ＡＰＳ）が一般的に用いられる。
【０００３】
図２２（Ａ）に、従来の４トランジスタ型固体撮像装置の１画素の平面図を示す。シリコン基板上に活性領域５００が画定されている。活性領域５００は、四角形の部分５００Ａ、四角形の部分５００Ａの図の右辺上端から右方に突出した部分５００Ｂ、突出した部分５００Ｂの先端から図の下方に向かって延在する縦方向部分５００Ｃ、及び縦方向部分５００Ｃの下端から図の左方に向かって延在する横方向部分５００Ｄにより構成される。
【０００４】
四角形の部分５００Ａ内にフォトダイオードＰＤが配置される。トランスファトランジスタＴＴＲのゲート電極が、縦方向部分５００Ｃと交差する。その交差箇所よりも下側において、リセットトランジスタＴＲＳのゲート電極が、縦方向部分５００Ｃと交差する。ソースフォロワトランジスタＴＳＦのゲート電極が横方向部分５００Ｄと交差する。その交差箇所よりも左側において、セレクトトランジスタＴＳＬのゲート電極が横方向部分５００Ｄと交差する。
【０００５】
トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間に、不純物拡散領域をソースフォロワトランジスタＴＳＦのゲート電極に接続するためのビアホールＨＦＤが配置される。リセットトランジスタＴＲＳのゲート電極とソースフォロワトランジスタＴＳＦのゲート電極との間に、不純物拡散領域を上層のリセット電圧供給線に接続するためのビアホールＨＲＳが配置される。セレクトランジスタＴＳＬのゲート電極の左側に、セレクトトランジスタのドレイン領域を上層の信号読出線に接続するためのビアホールＨＳＩＧが配置される。
【０００６】
ＣＭＯＳ型固体撮像装置の製造には、基本的に通常の論理回路素子と同じプロセスが用いられる。０．３５μｍルール以降の論理回路素子用プロセス（ロジックプロセス）では、これらのビアホール内にタングステンプラグが充填される。また、各トランジスタのゲート電極と、これらのビアホールとは、位置ずれ余裕を考慮して配置される。
【０００７】
図２２（Ｂ）に、従来の３トランジスタ型固体撮像装置の１画素の平面図を示す。３トランジスタ型固体撮像装置では、図２２（Ａ）の４トランジスタ型のＣＭＯＳ型固体撮像装置のトランスファトランジスタＴＴＲに相当するトランジスタが省略されている。ソースフォロワトランジスタＴＳＦのゲート電極が、活性領域５００の縦方向部分５００Ｃに、その下端近傍で交差している。セレクトトランジスタＴＳＬのゲート電極が、同一配線層に形成されたセレクト信号線ＳＥＬから分岐している。ビアホールＨＦＤの代わりに、フォトダイオードＰＤのアノードとソースフォロワトランジスタＴＳＦのゲート電極に接続するためのビアホールＨＰＤが配置されている。その他の基本構成は、図２２（Ａ）に示した４トランジスタ型のＣＭＯＳ型固体撮像装置の構成と同じである。
【０００８】
【発明が解決しようとする課題】
従来の一般的なＣＭＯＳ型固体撮像装置の１画素は、例えば一辺が５．６μｍの正方形である。１画素の中に、フォトダイオードＰＤと３つまたは４つのトランジスタが配置されるため、フォトダイオードＰＤ以外の部分の面積が大きくなり、１画素内でフォトダイオードＰＤの占める割合が小さくなる。
【０００９】
画素密度向上のために、１画素の面積を小さくすると、マイクロレンズによる集光も困難になるため、フォトダイオードＰＤの占有率の減少が、入射光の減少につながり、感度低下を招くことになる。
【００１０】
４トランジスタ型固体撮像装置の場合には、４つのトランジスタのゲート電極に電気信号を印加するための信号線が、上層に配置される。フォトダイオードＰＤの配置された領域内に、上層配線を通過させることができないため、配線のレイアウトが困難である。
【００１１】
画素の縦横比を自由に選択することができれば、比較的容易にフォトダイオードの占有率を高めることが可能である。ところが、固体撮像装置においては、一般的に、画素の縦方向のピッチと横方向のピッチとが等しいため、各画素が正方形になる。従って、画素の縦横比を自由に選択することができない。
【００１２】
また、ＣＭＯＳ型固体撮像装置においては、ジャンクションリーク電流の低減が大きな課題になる。ジャンクションリーク電流の大きな画素があると、その画素が白い点になり、画質を低下させてしまう。特に、３トランジスタ型の固体撮像装置の場合には、図２２（Ｂ）に示すように、フォトダイオードＰＤの一方の電極（Ｎ型不純物拡散層）に、ビアホールＨＦＤ内のプラグが接触する。このプラグの接触が、ジャンクションリーク電流増加の一因になる。
【００１３】
本発明の目的は、画素内のフォトダイオードの占有率を向上させることが可能な半導体装置を提供することである。
本発明の他の目的は、ジャンクションリーク電流を低減させ、画質を高めることが可能な半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によると、半導体基板上に、行列状に配置された複数の画素を有し、前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部側で該第１の領域に連続し、第１の方向に長い部分を有する第２の領域を含み、前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域の第１の方向に長い部分と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線とを有する半導体装置が提供される。
【００１５】
複数のトランジスタが、活性領域の第１の方向に長い部分に配置されている。活性領域の折れ曲がり部の両側にトランジスタを配置する場合に比べて、トランジスタの占める面積を小さくすることができる。
【００１６】
【発明の実施の形態】
図１（Ａ）に、本発明の第１の実施例による４トランジスタ型固体撮像装置（イメージセンサ）のブロック図を示す。撮像領域１内に、複数の画素２が行列状に配置されている。画素の行の各々に対応して、リセット信号線ＲＳＴ、トランスファ信号線ＴＦＲ、及びセレクト信号線ＳＥＬが配置されている。画素の列の各々に対応して、信号読出線ＳＩＧ及びリセット電圧供給線ＶＲが配置されている。
【００１７】
行選択回路３が、リセット信号線ＲＳＴ、トランスファ信号線ＴＦＲ、及びセレクト信号線ＳＥＬに、後述するタイミングで電気信号を送出する。画像信号が、画素２から信号読出線ＳＩＧを経由して読出回路４に入力される。
【００１８】
図１（Ｂ）に、１画素の等価回路図を示す。１画素は、フォトダイオードＰＤ、トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬを含んで構成される。これらのトランジスタは、すべてＮチャネルＭＯＳトランジスタである。
【００１９】
リセットトランジスタＴＲＳのドレイン端子及びソースフォロワトランジスタＴＳＦのドレイン端子が、リセット電圧供給線ＶＲに接続されている。トランスファトランジスタＴＴＲのドレイン端子が、リセットトランジスタＴＲＳのソース端子及びソースフォロワトランジスタＴＳＦのゲート電極に接続されており、トランスファトランジスタＴＴＲのソース端子がフォトダイオードＰＤのカソードに接続されている。リセットトランジスタＴＲＳとトランスファトランジスタＴＴＲとの相互接続点を、フローティング拡散領域ＦＤと呼ぶこととする。セレクトトランジスタＴＳＬのドレイン端子が、ソースフォロワトランジスタＴＳＦのソース端子に接続され、セレクトトランジスタＴＳＬのソース端子が、信号読出線ＳＩＧに接続されている。
【００２０】
リセットトランジスタＴＲＳのゲート電極、トランスファトランジスタＴＴＲのゲート電極、及びセレクトトランジスタＴＳＬのゲート電極が、それぞれリセット信号線ＲＳＴ、トランスファ信号線ＴＦＲ、及びセレクト信号線ＳＥＬに接続されている。フォトダイオードＰＤのアノードが、接地されている。
【００２１】
図１（Ｃ）に、各種信号のタイミングチャートを示す。時刻ｔ１１において、トランスファ信号ＴＦＲ及びリセット信号ＲＳＴが立ち上がり、リセットトランジスタＴＲＳ及びトランスファトランジスタＴＴＲが導通する。これにより、フローティング拡散領域ＦＤ及びフォトダイオードＰＤのカソードの電圧ＰＤＣが、リセット電圧に初期設定される。
【００２２】
トランスファ信号ＴＦＲ及びリセット信号ＲＳＴが立ち下がり、リセットトランジスタＴＲＳ及びトランスファトランジスタＴＴＲが非導通状態になると、フォトダイオードＰＤに入射する光の強度に応じて、カソードの電圧ＰＤＣが徐々に低下する。時刻ｔ１２においてリセット信号ＲＳＴが立ち上がる。これにより、フローティング拡散領域ＦＤの電圧が、リセット電圧ＶＲに再度初期設定される。
【００２３】
リセット信号ＲＳＴが立ち下がった後、時刻ｔ１３において、セレクト信号ＳＥＬが立ち上がり、セレクトトランジスタＴＳＬが導通する。この時点で、ソースフォロワトランジスタＴＳＦのゲート電極に、リセット電圧が印加されているため、信号読出線ＳＩＧに、リセット電圧よりもソースフォロワトランジスタＴＳＦの閾値電圧分だけ低い電圧が出力される。
【００２４】
時刻ｔ１４において、トランスファ信号ＴＦＲが立ち上がり、トランスファトランジスタＴＴＲが導通する。これにより、フォトダイオードＰＤのカソードに蓄積されている信号電荷がフローティング拡散領域ＦＤに転送される。フローティング拡散領域ＦＤの電圧が信号電荷の量に応じて低下するとともに、フォトダイオードＰＤのカソードの電圧ＰＤＣが初期設定される。
【００２５】
時刻ｔ１５において、セレクト信号ＳＥＬが立ち上がり、セレクトトランジスタＴＳＬが導通する。この時点で、ソースフォロワトランジスタＴＳＦのゲート電極に、フローティング拡散領域ＦＤの信号電荷量に対応した電圧が印加されている。このため、信号読出線ＳＩＧに、信号電荷量に対応した信号が出力される。
【００２６】
読出回路４が、時刻ｔ１３に信号読出線ＳＩＧに出力された電圧と、時刻ｔ１５に信号読出線ＳＩＧに出力された電圧との差を求める。電圧の差を求めることにより、ソースフォロワトランジスタＴＳＦの閾値電圧が相殺され、受光量に依存する電圧が得られる。
【００２７】
図１（Ｃ）では、時刻ｔ１１でフォトダイオードＰＤとフローティング拡散領域ＦＤとを初期設定するシーケンスを示したが、時刻ｔ１２でフローティング拡散領域ＦＤが初期設定され、時刻ｔ１４でフォトダイオードＦＤが初期設定される。このため、時刻ｔ１４のパルスの立下り後に光電変換を開始した後は、時刻ｔ１１に相当する初期設定は不要である。従って、時刻ｔ１５の後、時刻ｔ１２に相当するリセット信号ＲＳＴが現れるシーケンスを繰り返してもよい。
【００２８】
図２（Ａ）に、第１の実施例による固体撮像装置の１画素の平面図を示す。シリコン基板の表面に、素子分離絶縁膜によって活性領域１０が画定されている。活性領域１０は、長方形部分１０Ａ、図の右上の頂点から右方に突出した突出部１０Ｂ、及び突出部１０Ｂの先端から図の下方に向かって延在する直線状部分１０Ｃにより構成される。直線状部分１０Ｃは、長方形部分１０Ａの右辺に並走する。
【００２９】
長方形部分１０Ａ内にフォトダイオードＰＤが配置される。トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬのゲート電極が、直線状部分１０Ｃと交差する。トランスファトランジスタＴＴＲのゲート電極と直線状部分１０Ｃとの交差箇所、リセットトランジスタＴＲＳのゲート電極と直線状部分１０Ｃとの交差箇所、ソースフォロワトランジスタＴＳＦのゲート電極と直線状部分１０Ｃとの交差箇所、及びセレクトトランジスタＴＳＬのゲート電極と直線状部分１０Ｃとの交差箇所が、直線状部分１０Ｃの、長方形部分１０Ａ側の端部（上端）１１から遠ざかる方向に、この順番に配置されている。
【００３０】
トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間の不純物拡散領域が、図１（Ｂ）に示したフローティング拡散領域ＦＤに相当する。
【００３１】
トランスファトランジスタＴＴＲのゲート電極の右側の端部近傍に、上層のトランスファ信号線に接続するためのビアホールＨＴＦＲが配置されている。リセットトランジスタＴＲＳのゲート電極の左側の端部近傍に、上層のリセット信号線に接続するためのビアホールＨＲＳＴが配置されている。ソースフォロワトランジスタＴＳＦのゲート電極の右側の端部近傍に、フローティング拡散領域ＦＤに接続するためのビアホールＨＳＦが配置されている。
【００３２】
フローティング拡散領域ＦＤ内に、ビアホールＨＦＤ１が配置されている。層間絶縁膜上のシリコン膜１２が、ビアホールＨＦＤ１内を経由してフローティング拡散領域ＦＤに接続されている。シリコン膜１２を覆う層間絶縁膜に、シリコン膜１２の内側であって、かつビアホールＨＦＤ１からずれた位置に、ビアホールＨＦＤ２が配置されている。
【００３３】
ソースフォロワトランジスタＴＳＦのゲート電極よりも下方のドレイン領域内に、上層の信号読出線と接続するためのビアホールＨＳＩＧが配置されている。
行方向に延在するセレクト信号線ＳＥＬが、活性領域１０の図の下側に配置されている。セレクト信号線ＳＥＬは、セレクトトランジスタＴＳＬのゲート電極と同一の配線層に配置されており、セレクトトランジスタＴＳＬのゲート電極が、セレクト信号線ＳＥＬから分岐している。
【００３４】
図２（Ｂ）に、図２（Ａ）に示したシリコン膜１２よりも１つ上の第１層目の金属配線層のパターンを示す。
行方向に延在するリセット信号線ＲＳＴが、フォトダイオードＰＤの図の上辺に沿うように配置されている。リセット信号線ＲＳＴは、ビアホールＨＲＳＴ内の導電性プラグを介して、下層のリセットトランジスタＴＲＳのゲート電極に接続されている。
【００３５】
内配線１５が、ビアホールＨＦＤ２内の導電性プラグ及びビアホールＨＳＦ内の導電性プラグを介して、図２（Ａ）に示したシリコン膜１２とソースフォロワトランジスタＴＳＦのゲート電極とを相互に接続する。これにより、フローティング拡散領域ＦＤが、シリコン膜１２、配線１５、及びビアホールＨＳＦ内の導電性プラグによって、ソースフォロワトランジスタＴＳＦのゲート電極に接続される。配線１６が、ビアホールＨＳＩＧと、上層の層間絶縁膜に形成されたビアホールＨＳＩＧ２とを接続する。
【００３６】
ビアホールＨＶＲの位置に、孤立導電膜１７が配置されている。孤立導電膜１７を覆う層間絶縁膜の、ビアホールＨＶＲと同じ位置に、ビアホールＨＶＲ２が形成されている。ビアホールＨＴＦＲの位置に、孤立導電膜１８が配置されている。孤立導電膜１８を覆う層間絶縁膜の、ビアホールＨＴＦＲと同じ位置にビアホールＨＴＦＲ２が形成されている。
【００３７】
図３（Ｃ）に、第２層目の金属配線層のパターンを示す。行方向に延在するトランスファ信号線ＴＦＲが、フォトダイオードＰＤの図の上辺に沿うように配置されている。トランスファ信号線ＴＦＲは、ビアホールＨＴＦＲ２内の導電性プラグ、図２（Ｂ）に示した孤立導電膜１８、及びビアホールＨＴＦＲ内の導電性プラグを介して、図２（Ａ）に示したトランスファトランジスタＴＴＲのゲート電極に接続されている。
【００３８】
配線１９が、ビアホールＨＶＲ２内の導電性プラグと、上層の層間絶縁膜に形成されたビアホールＨＶＲ３内の導電性プラグとを相互に接続する。ビアホールＨＶＲ３は、ビアホールＨＶＲ２及びＨＳＩＧ２から行方向にずれた位置に配置されている。
【００３９】
ビアホールＨＳＩＧ２の位置に、孤立導電膜２０が配置されている。孤立導電膜２０を覆う層間絶縁膜の、ビアホールＨＳＩＧ２と同じ位置にビアホールＨＳＩＧ３が形成されている。
【００４０】
図３（Ｄ）に、第３層目の金属配線層のパターンを示す。列方向に延在するリセット電圧供給線ＶＲが、フォトダイオードＰＤの右脇に配置されている。リセット電圧供給線ＶＲは、ビアホールＨＶＲ３内の導電性プラグ、図３（Ｃ）に示した配線１９、ビアホールＨＶＲ２内の導電性プラグ、図２（Ｂ）に示した孤立導電膜１７、及びビアホールＨＶＲ内の導電性プラグを介して、図２（Ａ）に示したリセットトランジスタＴＲＳ及びソースフォロワトランジスタＴＳＦのソース領域に接続されている。
【００４１】
列方向に延在する信号読出線ＳＩＧが、リセット電圧供給線ＶＲの右脇に配置されている。信号読出線ＳＩＧは、ビアホールＨＳＩＧ３内の導電性プラグ、図３（Ｃ）に示した孤立導電膜２０、ビアホールＨＳＩＧ２内の導電性プラグ、図２（Ｂ）に示した配線１６、及びビアホールＨＳＩＧ内の導電性プラグを介して図２（Ａ）に示したセレクトトランジスタＴＳＬのドレイン領域に接続されている。
【００４２】
次に、図４〜図６を参照して、第１の実施例による固体撮像装置の製造方法について説明する。図４〜図６の各図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に対応する。
【００４３】
図４（Ａ）に示すように、シリコンからなる半導体基板３０の表面上に、シリコン局所酸化（ＬＯＣＯＳ）により、厚さ２５０〜３５０ｎｍ（中心条件３００ｎｍ）の素子分離絶縁膜３１を形成する。素子分離絶縁膜３１により、活性領域１０が画定されている。活性領域１０を含む半導体基板３０の表層部のうち、フォトダイオードＰＤの配置される領域以外の領域に、Ｐ型ウェル３２を形成する。なお、素子分離絶縁膜３１を、深さ３００ｎｍ程度の溝を有するシャロートレンチアイソレーション（ＳＴＩ）により形成してもよい。
【００４４】
活性領域１０の表面上に、熱酸化により厚さ３〜８ｎｍのゲート酸化膜３７を形成する。基板上に、リン（Ｐ）がドープされた厚さ５０〜１００ｎｍ（中心条件５０ｎｍ）のシリコン膜、及び厚さ１００〜２００ｎｍ（中心条件１５０ｎｍ）のタングステンシリサイド（ＷＳｉ）膜を、化学気相成長（ＣＶＤ）により順番に形成する。図面では、この２層を、１つのゲート電極層３３で表している。ゲート電極層３３の上に、厚さ１００〜２００ｎｍ（中心条件１５０ｎｍ）の酸化シリコン膜３４を、ＣＶＤにより形成する。
【００４５】
酸化シリコン膜３４及びゲート電極層３３をパターニングし、トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬのゲート電極Ｇを残す。同時に、素子分離絶縁膜３１の上に、セレクト信号線ＳＥＬを残す。ゲート電極Ｇ及びセレクト信号線ＳＥＬの上には、酸化シリコン膜３４が残っている。
【００４６】
ゲート電極Ｇをマスクとして、半導体基板３０の表層部に、リンを、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量２×１０１３〜１×１０１４ｃｍ−２（中心条件４×１０１３ｃｍ−２）の条件でイオン注入する。これにより、ＮチャネルＭＯＳトランジスタのソース及びドレインの低濃度部ＬＤＤが形成される。
【００４７】
フォトダイオードＰＤが配置される領域に、リンを、加速エネルギ２０〜８０ｋｅＶ（中心条件５０ｋｅＶ）、ドーズ量１×１０１２〜５×１０１３ｃｍ−２（中心条件１×１０１３ｃｍ−２）の条件でイオン注入する。これにより、フォトダイオードＰＤのカソードとなるＮ型埋込層３５が形成される。Ｎ型埋込層３５の外周は、素子分離絶縁膜３１の縁から０．２μｍ程度離れており、Ｎ型埋込層３５が素子分離絶縁膜３１に重ならないようにされている。トランスファトランジスタＴＴＲ側のＮ型埋込層３５の縁は、トランスファトランジスタＴＴＲのゲート電極により自己整合的に画定される。
【００４８】
フォトダイオードＰＤが配置される領域の基板表層部に、ボロン（Ｂ）を、加速エネルギ５〜１０ｋｅＶ、ドーズ量１×１０１３〜１×１０１４ｃｍ−２の条件でイオン注入する。なお、ＢＦ２イオンを、加速エネルギ３０ｋｅＶで注入してもよい。これにより、フォトダイオードＰＤのアノードとなるＰ＋層３６が形成される。Ｐ＋層３６は、接地されたＰ型ウェル３２と同電位に保たれる。なお、このイオン注入により、図４（Ａ）には現われていないＰチャネルＭＯＳトランジスタのソース及びドレインの低濃度部が形成される。
【００４９】
図４（Ｂ）に示した状態に至るまでの工程を説明する。基板上に、厚さ５０〜１５０ｎｍ（中心条件１００ｎｍ）の窒化シリコン膜をＣＶＤにより形成する。この窒化シリコン膜の表面のうち、フォトダイオードＰＤから、トランスファトランジスタＴＴＲを経由して、リセットトランジスタＴＲＳのゲート電極の上面までの領域を、レジスト膜で覆う。このレジスト膜をマスクとして、窒化シリコン膜を異方性エッチングし、マスク膜４０を残す。この時、マスク膜４０で覆われていないゲート電極Ｇの側面上に、サイドウォールスペーサＳＷが残る。
【００５０】
ゲート電極Ｇ、サイドウォールスペーサＳＷ、及びマスク膜４０をマスクとして、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量１×１０１５〜５×１０１５ｃｍ−２（中心条件２×１０１５ｃｍ−２）の条件で、リンイオンを注入する。これにより、ＮチャネルＭＯＳトランジスタのソース及びドレインの高濃度部が形成される。
【００５１】
リセットトランジスタＴＲＳのゲート電極ＧとソースフォロワトランジスタＴＳＦのゲート電極Ｇとの間の不純物拡散領域４１が、２つのトランジスタのソース領域を兼ねる。ソースフォロワトランジスタＴＳＦのゲート電極ＧとセレクトトランジスタＴＳＬのゲート電極Ｇとの間の不純物拡散領域４２が、ソースフォロワトランジスタＴＳＦのドレイン領域とセレクトトランジスタＴＳＬのソース領域とを兼ねる。セレクトトランジスタＴＳＬのゲート電極Ｇと素子分離絶縁膜３１との間の不純物拡散領域４３が、セレクトトランジスタＴＳＬのドレイン領域になる。
【００５２】
なお、図４（Ｄ）の工程で、トランスファトランジスタＴＴＲのゲート電極ＧとリセットトランジスタＴＲＳのゲート電極Ｇとの間に形成された不純物拡散領域ＬＤＤ（図２（Ａ）のフローティング拡散領域ＦＤ）が、リセットトランジスタＴＲＳのドレイン領域とトランスファトランジスタＴＴＲのソース領域とを兼ねる。また、図４（Ａ）の工程で形成されたＮ型埋込層３５のうち、トランスファトランジスタＴＴＲのゲート電極Ｇの近傍部分が、トランスファトランジスタＴＴＲのドレイン領域となる。
【００５３】
図４（Ｂ）には現われていない周辺論理回路領域のＰチャネルＭＯＳトランジスタのソース及びドレインの高濃度部を形成するためのイオン注入を行う。注入されるイオン種はボロンであり、加速エネルギは５〜１０ｋｅＶ（中心条件７ｋｅＶ）、ドーズ量は１×１０１５〜５×１０１５ｃｍ−２（中心条件２×１０１５ｃｍ−２）である。
【００５４】
チタニウム（Ｔｉ）またはコバルト（Ｃｏ）の金属膜をスパッタリングにより堆積させた後、熱処理を行うことにより、不純物拡散領域４１、４２、及び４３の上に、金属シリサイド膜４５を形成する。未反応の金属膜を除去する。フォトダイオードＰＤ及びフローティング拡散領域ＦＤは、マスク膜４０で覆われているため、これらの上には金属シリサイド膜が形成されない。
【００５５】
図５（Ｃ）に示すように、酸化シリコンからなる層間絶縁膜５０を形成する。層間絶縁膜５０は、プラズマＣＶＤで厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の酸化シリコン膜を堆積させた後、化学機械研磨（ＣＭＰ）を行って表面を平坦化することにより形成される。
【００５６】
層間絶縁膜５０、マスク膜４０、及びゲート絶縁膜３３に、フローティング拡散領域ＦＤの一部を露出させるビアホールＨＦＤ１を形成する。ビアホールＨＦＤ１を形成した後、ビアホールＨＦＤ１の底面に露出した基板表層部に、加速エネルギ１０〜５０ｋｅＶ、ドーズ量１×１０１３〜１×１０１５ｃｍ−２の条件で、リンイオンを注入してもよい。
【００５７】
基板上に、リンがドープされた厚さ５０〜１００ｎｍのアモルファスシリコン膜を、ＣＶＤにより形成する。このアモルファスシリコン膜をパターニングして、ビアホールＨＦＤ１を含む領域にシリコン膜１２を残す。シリコン膜１２は、フローティング拡散領域ＦＤに接続される。なお、シリコン膜１２の代わりに、厚さ５０ｎｍのアモルファスシリコン膜と厚さ１００ｎｍのタングステンシリサイド膜との２層構造の膜を用いてもよい。
【００５８】
図５（Ｄ）に示すように、層間絶縁膜５０の上に、さらに層間絶縁膜５５を形成する。層間絶縁膜５５は、厚さ３００〜５００ｎｍ（中心条件５００ｎｍ）の酸化シリコン膜を、プラズマＣＶＤで堆積させた後、ＣＭＰを行うことにより形成される。
【００５９】
層間絶縁膜５５及び５０に、ビアホールＨＦＤ２、ＨＶＲ、及びＨＳＩＧを形成する。これらのビアホール内に、導電性プラグ５６を埋め込む。導電性プラグ５６は、厚さ１０〜５０ｎｍのチタニウム膜、厚さ１０〜１００ｎｍの窒化チタニウム（ＴｉＮ）膜、及び厚さ１００〜８００ｎｍのタングステン（Ｗ）膜をこの順番で堆積させた後、余分な部分をＣＭＰで除去することにより形成される。
【００６０】
図６に示すように、層間絶縁膜５５の上に、図２（Ｂ）、図３（Ｃ）、及び図３（Ｄ）に示した多層配線を形成する。図６の各構成部分に、図２（Ｂ）、図３（Ｃ）、及び図３（Ｄ）の対応する構成部分に付した参照符号と同一の参照符号が付されている。これらの多層配線は、周知の成膜、フォトリソグラフィ、ＣＭＰを用いて形成することができる。
【００６１】
上記第１の実施例では、図２（Ａ）に示したように、４つのトランジスタが、活性領域１０の直線状部分１０Ｃ内に一列に配置されている。図２２（Ａ）及び（Ｂ）に示した従来例のように、トランジスタの配置された活性領域５００が折れ曲がっている場合には、折れ曲がり部分が、広い不純物拡散領域で占有される。第１の実施例では、この折れ曲がり部分がないため、トランジスタの配置される領域を小さくすることができる。これにより、画素内に占めるフォトダイオードの割合を大きくすることが可能になる。
【００６２】
図２２（Ａ）に示した従来の４トランジスタ型固体撮像装置においては、１画素内のフォトダイオードＰＤの占有率が２０〜３０％程度であった。これに対し、第１の実施例の場合には、フォトダイオードＰＤの占有率が４０％程度まで向上する。
【００６３】
また、第１の実施例では、図２（Ａ）に示したように、セレクト信号線ＳＥＬが、ＭＯＳトランジスタのゲート電極と同一の配線層で形成されている。図２（Ａ）において、活性領域１０の上側には、１つ上の行の画素のセレクト信号線ＳＥＬが配置されている。このため、図２（Ａ）において、活性領域１０の上側に、他の配線を配置することはできない。セレクト信号線ＳＥＬを、上層の配線層で形成し、図３（Ｃ）に示したトランスファ信号線ＴＦＲを、ゲート電極と同一の配線層で形成してもよい。
【００６４】
このように、セレクト信号線ＳＥＬまたはトランスファ信号線ＴＦＲを、ＭＯＳトランジスタのゲート電極と同一の配線層で形成することにより、上層の配線のレイアウトが容易になる。
【００６５】
また、第１の実施例では、図６に示したように、フローティング拡散領域ＦＤに、タングステン等のプラグではなく、シリコン膜１２が接している。このため、拡散領域に金属プラグが接触することに起因するジャンクションリーク電流の増加を防止することができる。受光量に応じた信号電荷がフローティング拡散領域ＦＤに転送された時に、ジャンクションリーク電流による電荷の減少が生じにくい。このため、画質の低下を防止することができる。
【００６６】
図４（Ａ）に示したＮ型埋込層３５を形成するためのイオン注入と同時に、トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間の基板表層部にイオン注入してもよい。これにより、図６に示したフローティング拡散領域ＦＤが深くなるため、ジャンクションリーク電流をより低減させることができる。また、フローティング拡散領域ＦＤに、加速エネルギ１０〜３０ｋｅＶ、ドーズ量１×１０１４〜５×１０１５ｃｍ−２の条件で、リンイオンを注入し、フローティング拡散領域ＦＤを深くしてもよい。
【００６７】
次に、図７及び図８を参照して、第２の実施例による４トランジスタ型固体撮像装置について説明する。
図７（Ａ）に、第２の実施例による４トランジスタ型固体撮像装置の１画素の平面図を示す。活性領域１０、各トランジスタ、ビアホール、及びセレクト信号線ＳＥＬの配置は、図２（Ａ）に示した第１の実施例による固体撮像装置のこれらの配置と同様である。
【００６８】
図７（Ｂ）に、図２（Ａ）に示した第１の実施例のシリコン膜１２に相当するシリコン配線層のパターンを示す。画素内配線１５Ａが、ビアホールＨＦＤ１内を経由してフローティング拡散領域ＦＤに接続されるとともに、ビアホールＨＳＦ内を経由してソースフォロワトランジスタＴＳＦのゲート電極に接続されている。行方向に延在するリセット信号線ＲＳＴが、ビアホールＨＲＳＴ内を経由してリセットトランジスタＴＲＳのゲート電極に接続されている。
【００６９】
画素内配線１５Ａ及びリセット信号線ＲＳＴは、リンがドープされた厚さ５０ｎｍのアモルファスシリコン層と、厚さ１００ｎｍのタングステンシリサイド層との２層構造を有する。
【００７０】
図８（Ｃ）に、第１層目の金属配線層のパターンを示す。この配線パターンは、図３（Ｃ）に示した第１の実施例による固体撮像装置の第２層目の金属配線パターンに対応する。第１の実施例では、第１層目の金属配線層と第２層目の金属配線層とを接続するビアホールＨＳＩＧ２と、第２層目の金属配線層と第３層目の金属配線層とを接続するビアホールＨＳＩＧ３とが同じ位置に配置されていた。第２の実施例では、第１層目の金属配線層と第２層目の金属配線層とを接続するビアホールＨＳＩＧ２が、その下のビアホールＨＳＩＧから、行及び列方向にずれた位置に配置されている。配線２０Ａが、ビアホールＨＳＩＧ及びＨＳＩＧ２内に埋め込まれた導電性プラグ同士を接続している。
【００７１】
図８（Ｄ）に、第２層目の金属配線層の配線パターンを示す。この配線パターンは、図３（Ｄ）に示した第１の実施例による固体撮像装置の第３層目の金属配線層の配線パターンに対応する。第１の実施例の場合と同様に、リセット電圧供給線ＶＲと信号読出線ＳＩＧとが、列方向に延在する。図８（Ｃ）に示した第１層目の金属配線層で、信号読出線ＳＩＧ用のビアホールが第１層目の金属配線層で行方向にずらされているため、第１の実施例に比べて、リセット電圧供給線ＶＲと信号読出線ＳＩＧとの間隔が広がっている。
【００７２】
第２の実施例においても、図７（Ａ）に示したフローティング拡散領域ＦＤに、図７（Ｂ）に示したシリコンからなる画素内配線１５Ａが接続される。フローティング拡散領域ＦＤに、金属製の導電性プラグが接触しないため、ジャンクションリーク電流の増加を抑制することができる。
【００７３】
また、第１の実施例では、金属配線層が３層必要であったが、第２の実施例では、図７（Ｂ）に示したシリコン層とタングステンシリサイド層との２層構造を有する配線層が、第１の実施例の図２（Ａ）に示したシリコン膜１２と、図２（Ｂ）に示した第１層目の金属配線層とを兼ねる。このため、金属配線層を２層にすることができる。
【００７４】
次に、図９〜図１３を参照して、第３の実施例による４トランジスタ型固体撮像装置について説明する。
図９（Ａ）に、第３の実施例による固体撮像装置の１画素の平面図を示す。以下、図２（Ａ）に示した第１の実施例による固体撮像装置の構成と相違する点について説明する。
【００７５】
第１の実施例では、トランジスタのゲート電極と、不純物拡散領域上のビアホールとが、位置合わせ余裕をもって配置されていた。第３の実施例では、後述するように、ビアホールがゲート電極に対して自己整合的に形成される。このため、トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬのゲート電極の間隔が、図２（Ａ）に示した第１の実施例におけるゲート電極の間隔よりも狭い。また、ゲート電極を上層の配線と接続するためのビアホールＨＴＦＲ、ＨＲＳＴ、ＨＳＦが、ゲート電極の幅方向（チャネル長方向、キャリアの移動する方向）に関して位置ずれ余裕を持たないように配置されている。
【００７６】
トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、及びソースフォロワトランジスタＴＳＦのゲート電極を、それぞれ上層の配線と接続するためのビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦが、行方向に関して同じ位置に配置されている。
【００７７】
図９（Ｂ）に、ゲート電極層よりも１つ上の第１層目の金属配線層の配線パターンを示す。フォトダイオードＰＤの図の上辺に沿って、行方向に延在するトランスファ信号線ＴＦＲが配置されている。トランスファ信号線ＴＦＲは、ビアホールＨＴＦＲ内の導電性プラグを介して、トランスファトランジスタＴＴＲのゲート電極に接続されている。画素内配線１５Ｂが、ビアホールＨＦＤ内の導電性プラグを介してフローティング拡散領域ＦＤに接続され、ビアホールＨＳＦ内の導電性プラグを介して、ソースフォロワトランジスタＴＳＦのゲート電極に接続されている。
【００７８】
ビアホールＨＲＳＴに対応する位置に、孤立導電膜６０が配置され、その上の層間絶縁膜にビアホールＨＲＳＴ２が形成されている。ビアホールＨＶＲに対応する位置に、孤立導電膜６１が配置され、その上の層間絶縁膜にビアホールＨＶＲ２が形成されている。ビアホールＨＳＩＧに対応する位置に、孤立導電膜６２が配置され、その上の層間絶縁膜にビアホールＨＳＩＧ２が形成されている。
【００７９】
図１０（Ｃ）に、第２層目の金属配線層の配線パターンを示す。フォトダイオードＰＤの図の上辺に沿って、行方向に延在するリセット信号線ＲＳＴが配置されている。リセット信号線ＲＳＴは、ビアホールＨＲＳＴ２内の導電性プラグ、図９（Ｂ）に示した孤立導電膜６０、及びビアホールＨＲＳＴ内の導電性プラグを介して、リセットトランジスタＴＲＳのゲート電極に接続されている。
【００８０】
ビアホールＨＶＲ２から行方向にずれた位置に、１つ上の層間絶縁膜に設けられたビアホールＨＶＲ３が配置されている。配線６５が、この２つのビアホールＨＶＲ２及びＨＶＲ３内の導電性プラグ同士を接続する。ビアホールＨＳＩＧ２に対応する位置に、孤立導電膜６６が配置され、その上の層間絶縁膜にビアホールＨＳＩＧ３が形成されている。
【００８１】
図１０（Ｄ）に、第３層目の金属配線層の配線パターンを示す。フォトダイオードＰＤの脇に、列方向に延在するリセット電圧供給線ＶＲが配置されている。リセット電圧供給線ＶＲは、ビアホールＨＶＲ３内の導電性プラグ、図１０（Ｃ）に示した配線６５、ビアホールＨＶＲ２内の導電性プラグ、図９（Ｂ）に示した孤立導電膜６１、及びビアホールＨＶＲ内の導電性プラグを介して、図９（Ａ）に示したリセットトランジスタＴＲＳ及びソースフォロワトランジスタＴＳＦの共通のソース領域に接続されている。
【００８２】
リセット電圧供給線ＶＲの脇に、列方向に延在する信号読出線ＳＩＧが配置されている。信号読出線ＳＩＧは、ビアホールＨＳＩＧ３内の導電性プラグ、図１０（Ｃ）に示した孤立導電膜６６、ビアホールＨＳＩＧ２内の導電性プラグ、図９（Ｂ）に示した孤立導電膜６２、及びビアホールＨＳＩＧ内の導電性プラグを介して、図９（Ａ）に示したセレクトトランジスタＴＳＬのドレイン領域に接続されている。
【００８３】
次に、図１１〜図１３を参照して、第３の実施例による固体撮像装置の製造方法について説明する。図１１（Ａ）〜（Ｃ）及び図１３は、図９（Ａ）の一点鎖線Ａ１１−Ａ１１における断面に相当し、図１２は、図９（Ａ）の一点鎖線Ａ１２−Ａ１２における断面に相当する。
【００８４】
図１１（Ａ）に示すように、シリコン基板３０の表面に素子分離絶縁膜３１が形成され、活性領域１０が画定されている。活性領域１０のうちフォトダイオードＰＤの配置される領域以外の領域は、ｐ型ウェル３２内に配置されている。活性領域１０の表層部に、Ｎ型埋込層３５、ＭＯＳトランジスタのソース及びドレインの低濃度領域ＬＤＤ、Ｐ＋層３６、ゲート酸化膜３７、ＭＯＳトランジスタのゲート電極Ｇ、酸化シリコン膜３４が形成されている。ここまでの主要な製造工程は、第１の実施例における図４（Ａ）に示した状態までの工程と同様である。
【００８５】
以下、第１の実施例の製造工程と異なる点について説明する。酸化シリコン膜３４を成膜した後、ゲート電極Ｇを上層配線と接続するためのビアホールを形成すべき領域の酸化シリコン膜３４を除去する。その後、酸化シリコン膜３４及びゲート電極層３３をパターニングして、ゲート電極Ｇ及びセレクト信号線ＳＥＬを形成する。このため、図１１（Ａ）に示すように、ゲート電極Ｇのうち活性領域１０を横切る部分の上面には、酸化シリコン膜３４が残る。図１２に示すように、ビアホールが形成される部分においては、ゲート電極Ｇの上面の酸化シリコン膜３４が除去されている。また、ゲート電極Ｇの間隔は、図４（Ａ）に示した第１の実施例の場合よりも狭い。
【００８６】
図１１（Ｂ）に示す状態に至るまでの工程を説明する。基板上に、厚さ５０〜１５０ｎｍの酸化シリコン膜を、ＣＶＤにより形成し、異方性エッチングすることにより、ゲート電極Ｇの側面上にサイドウォールスペーサＳＷを残す。図１２に示すように、素子分離絶縁膜３１上のゲート電極Ｇの側面上にも、サイドウォールスペーサＳＷが形成される。
【００８７】
フォトダイオードＰＤの上面から、トランスファトランジスタＴＴＲ上を経由して、リセットトランジスタＴＲＳのゲート電極の上面までをレジスト膜で覆う。このレジスト膜、ゲート電極Ｇ及びサイドウォールスペーサＳＷをマスクとして、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量１×１０１５〜５×１０１５ｃｍ−２の条件で、リンイオンを注入する。これにより、ＮチャネルＭＯＳトランジスタのソース及びドレインの高濃度領域４１、４２、及び４３が形成される。
【００８８】
本実施例の場合には、トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間のフローティング拡散領域ＦＤには、低濃度領域ＬＤＤ形成用のイオン注入のみが行われる。なお、フローティング拡散領域ＦＤに、高濃度領域形成用のイオン注入を行う場合もあり得る。
【００８９】
基板全面を覆うように、厚さ２０ｎｍの酸化シリコン膜６８をＣＶＤにより形成する。画素領域をレジスト膜で覆い、この酸化シリコン膜６８を異方性エッチングする。これにより、図１１（Ｂ）には現われていない周辺論理回路領域のＭＯＳトランジスタのゲート電極の側面上に、酸化シリコン膜６８が残る。すなわち、周辺論理回路部においては、ゲート電極の側面上に、サイドウォールスペーサＳＷと、酸化シリコン膜６８が残ることになる。
【００９０】
ＰチャネルＭＯＳトランジスタのソース及びドレインの高濃度部を形成するためのイオン注入を行う。注入されるイオン種はボロンであり、加速エネルギは５〜１０ｋｅＶ（中心条件７ｋｅＶ）、ドーズ量は１×１０１５〜５×１０１５ｃｍ−２である。
【００９１】
チタニウム膜またはコバルト膜の堆積と、熱処理を行い、酸化シリコン膜６８で覆われていない周辺論理回路領域のソース及びドレイン領域の表面に金属シリサイド膜を形成する。フォトダイオードＰＤ及び画素内のＭＯＳトランジスタのソース及びドレイン領域上には、金属シリサイド膜が形成されない。熱処理後、未反応のチタニウム膜またはコバルト膜を除去する。
【００９２】
図１１（Ｃ）及び図１２に示すように、基板全面を覆うように、プラズマＣＶＤまたは減圧ＣＶＤにより、窒化シリコンからなる厚さ７０ｎｍのエッチングストッパ膜７０を形成する。その上に、ＣＶＤにより酸化シリコンからなる厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の層間絶縁膜７１を形成する。ＣＭＰを行い、層間絶縁膜７１の表面を平坦化する。
【００９３】
層間絶縁膜７１に、ビアホールＨＦＤ、ＨＶＲ、ＨＳＩＧ、ＨＴＦＲ、ＨＲＳＴ、及びＨＳＦを形成する。このとき、エッチングストッパ膜７０が露出した時点でエッチングが停止するように、エッチングストッパ膜７０に対して層間絶縁膜７１を選択的にエッチングする。ビアホールＨＦＤ、ＨＶＲ、ＨＳＩＧ、ＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの底面に露出したエッチングストッパ膜７０を除去し、その下の酸化シリコン膜６８を露出させる。露出した酸化シリコン膜６８をエッチングし、フローティング拡散領域ＦＤ、不純物拡散領域４１、４２、及び４３の表面を露出させる。
【００９４】
酸化シリコン膜６８は、図１１（Ａ）に示した工程で形成されたゲート電極上の酸化シリコン膜３４及びサイドウォールスペーサＳＷに比べて十分薄いため、酸化シリコン膜３４及びサイドウォールスペーサＳＷを再現性よく残すことができる。
【００９５】
酸化シリコン膜３４及びサイドウォールスペーサＳＷがゲート電極Ｇを覆っているため、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの位置ずれがあったとしても、ゲート電極ＧがビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧ内に露出することはない。すなわち、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧがゲート電極Ｇに対して自己整合的に形成される。なお、図９（Ａ）に示したように、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧは、活性領域１０の外周からは、位置ずれ余裕をもって配置されている。
【００９６】
図１２に示すように、ゲート電極Ｇを上層配線と接続すべき領域においては、ゲート電極Ｇの上の酸化シリコン膜３４が予め取り除かれている。このため、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの内面にゲート電極Ｇの上面が露出する。なお、図１２では、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦが、理想的な位置から図の右方向にややずれており、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの底面に素子分離絶縁膜３１が露出している場合を示している。酸化シリコン膜６８が薄いため、位置ずれが生じた場合でも素子分離絶縁膜３１が大きく削られることはない。
【００９７】
厚さ３００ｎｍ程度のドープドアモルファスシリコン膜を形成して、ＣＭＰを行うことにより、ビアホールＨＦＤ、ＨＶＲ、ＨＳＩＧ、ＨＴＦＲ、ＨＲＳＴ、及びＨＳＦ内に導電性プラグ７３を残す。
【００９８】
層間絶縁膜７１の上に、酸化シリコンからなる厚さ２００〜５００（中心条件５００ｎｍ）の層間絶縁膜７５を、プラズマＣＶＤにより形成する。層間絶縁膜７５、及び７１をエッチングし、エッチングストッパ膜７０でエッチングが停止する条件で、ビアホールを形成する。ビアホールの底面に露出したエッチングストッパ膜７０を除去する。
【００９９】
図１１（Ｃ）に示したように、下側の層間絶縁膜７１に形成されたビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧと、上側の層間絶縁膜７５に形成されたビアホールとの位置ずれがない場合には、導電性プラグ７３の上面でエッチングが停止する。
【０１００】
図１２に示したように、下側の層間絶縁膜７１に形成されたビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦと、上側の層間絶縁膜７５に形成されたビアホールとの位置ずれがある場合には、エッチングストッパ膜７０の底面までエッチングが進み、酸化シリコン膜６８が露出する。
【０１０１】
これらのビアホールの形成と同時に、周辺論理回路領域のＭＯＳトランジスタのソース及びドレイン領域に対応する位置のビアホールを形成する。周辺論理回路領域においては、酸化シリコン膜６８が除去されている。このため、層間絶縁膜７５、７１、及びエッチングストッパ膜７０を貫通するビアホールの底面に、ＭＯＳトランジスタのソース及びドレイン領域が露出する。
【０１０２】
次に、周辺論理回路領域のＭＯＳトランジスタのゲート電極を上層配線に接続するためのビアホールを形成する。周辺論理回路部のＭＯＳトランジスタのゲート電極上には、図１１（Ａ）に示したゲート電極Ｇの上の酸化シリコン膜３４が残っている。このため、層間絶縁膜７５及び７１を貫通させた後、底面に露出したエッチングストッパ膜７０を除去し、さらに、ゲート電極上の酸化シリコン膜３４を除去する。
【０１０３】
基板全面を覆うように、チタニウムからなる厚さ１０〜５０ｎｍの密着層、窒化チタニウムからなる厚さ１０〜１００ｎｍのバリアメタル層、及びタングステンからなる厚さ１００〜８００ｎｍの導電層を形成する。この３層のＣＭＰを行うことにより、ビアホール内に導電性プラグ７６を残す。
【０１０４】
図１３に示すように、層間絶縁膜７５の上に、第１層目の金属配線層を形成する。第１層目の金属配線層内の各配線は、厚さ４００〜１０００ｎｍのアルミニウム合金膜で形成される。第１層目の金属配線層には、画素内配線１５Ｂ、孤立導電膜６１及び６２が含まれる。
【０１０５】
第１層目の金属配線層の上に、図１０（Ｃ）に示した第２層目の金属配線層及び図１０（Ｄ）に示した第３層目の金属配線層を形成する。
第３の実施例では、画素内の４つのトランジスタのゲート電極の間隔を狭くすることができる。これにより、画素面積を小さくすることができる。特に、フローティング拡散領域ＦＤの面積を小さくすることができるため、信号電荷を電圧に変換する時の感度を高めることができる。
【０１０６】
次に、図１４及び図１５を参照して、第４の実施例による固体撮像装置について説明する。第４の実施例においても、第３の実施例の場合と同様に、ビアホールがゲート電極に対して自己整合的に形成されるが、その形成方法が、第３の実施例の形成方法とは異なる。第４の実施例による固体撮像装置の平面図は、図９及び図１０に示した第３の実施例による固体撮像装置の平面図と同一である。図１４（Ａ）及び（Ｂ）が、図９（Ａ）の一点鎖線Ａ１１−Ａ１１における断面図に対応し、図１５が、図９（Ａ）の一点鎖線Ａ１２−Ａ１２における断面図に対応する。
【０１０７】
図１４（Ａ）に示すように、第３の実施例における図１１（Ａ）の状態に至るまでの工程と同様の工程により、ゲート電極Ｇ、酸化シリコン膜３４、ソース及びドレインの低濃度領域ＬＤＤ、Ｎ型埋込層３５、及びＰ＋層３６を形成する。基板全面を覆うように、厚さ５０〜１２０ｎｍの窒化シリコン膜８０を、ＣＶＤにより形成する。
【０１０８】
画素内の窒化シリコン膜８０を残し、周辺論理回路領域（図示せず）の窒化シリコン膜８０を異方性エッチングし、ゲート電極の側面上にサイドウォールスペーサを残す。周辺論理回路領域のＭＯＳトランジスタのソース及びドレインの高濃度部のイオン注入を行う。
【０１０９】
図１４（Ｂ）に示すように、基板全面上に、厚さ１０〜３０ｎｍの窒化シリコン膜８１をＣＶＤにより形成し、その上に、酸化シリコンからなる厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の層間絶縁膜８２をＣＶＤにより形成する。ＣＭＰを行い、層間絶縁膜８２の表面を平坦化する。
【０１１０】
窒化シリコン膜８１でエッチングが停止する条件で、層間絶縁膜８２にビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを形成する。ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの底面に露出した窒化シリコン膜８１及び８０を異方性エッチングする。ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの底面に、ゲート酸化膜３７が露出し、ゲート電極Ｇの側面上に、窒化シリコン膜８０が残る。露出したゲート酸化膜３７を除去する。
【０１１１】
ゲート電極Ｇの上面が、酸化シリコン膜３４で覆われているため、位置ずれが生じたとしても、ゲート電極ＧがビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの内面に露出することはない。このため、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを、ゲート電極Ｇに対して自己整合的に形成することができる。
【０１１２】
ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧ内に、ドープドアモルファスシリコンからなる導電性プラグ７３を埋め込む。この後の工程は、第３の実施例による固体撮像装置の製造工程と同様である。
【０１１３】
図１５に示すビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦを形成する時に、最後に、図１４（Ｂ）に示したゲート酸化膜３７が除去される。このとき、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの底面に露出した素子分離絶縁膜３１の表層部がエッチングされるが、その量はわずかであるため、問題はない。
【０１１４】
層間絶縁膜８２の上の層間絶縁膜７５にビアホールを形成するときには、最後に窒化シリコン膜８０がエッチングされる。このため、ゲート電極Ｇに対してビアホールの位置がずれていたとしても、酸化シリコンからなる素子分離絶縁膜３１はほとんどエッチングされない。
【０１１５】
次に、図１６及び図１７を参照して、第５の実施例による固体撮像装置について説明する。第５の実施例においても、第３の実施例の場合と同様に、ビアホールがゲート電極に対して自己整合的に形成されるが、その形成方法が、第３の実施例の形成方法とは異なる。第５の実施例による固体撮像装置の平面図は、図９及び図１０に示した第３の実施例による固体撮像装置の平面図と同一である。図１６（Ａ）及び（Ｂ）が、図９（Ａ）の一点鎖線Ａ１１−Ａ１１における断面図に対応し、図１７が、図９（Ａ）の一点鎖線Ａ１２−Ａ１２における断面図に対応する。
【０１１６】
図１６（Ａ）に示すように、第３の実施例における図１１（Ａ）の状態に至るまでの工程と同様の工程により、ゲート電極Ｇ、酸化シリコン膜３４、ソース及びドレインの低濃度領域ＬＤＤ、Ｎ型埋込層３５、及びＰ＋層３６を形成する。基板全面を覆うように、酸化シリコンからなる厚さ５０〜１５０ｎｍの酸化シリコン膜９０を、ＣＶＤにより形成する。
【０１１７】
第３の実施例では、この酸化シリコン膜を異方性エッチングすることにより図１１（Ｂ）に示したサイドウォールスペーサＳＷを形成したが、第５の実施例では、画素領域をレジスト膜で覆って、酸化シリコン膜９０を異方性エッチングする。このため、周辺論理回路領域においては、ゲート電極の側面上にサイドウォールスペーサが形成され、画素内には酸化シリコン膜９０が残る。また、図１７に示すように、この時点では、ゲート電極Ｇの上の酸化シリコン膜９０を除去しない。
【０１１８】
周辺論理回路領域において、ＭＯＳトランジスタのソース及びドレインの形成、及び金属シリサイド膜の形成を行う。
図１６（Ｂ）に示すように、厚さ１０〜３０ｎｍの窒化シリコン膜９１をＣＶＤにより形成し、その上に、酸化シリコンからなる厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の層間絶縁膜９２をＣＶＤにより形成する。ＣＭＰを行い、層間絶縁膜９２の表面を平坦化する。
【０１１９】
酸化シリコンと窒化シリコンとのエッチング選択比が大きくない条件で、層間絶縁膜９２から半導体基板３０の表面まで達するビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを形成する。基板全面上に、厚さ３０〜１５０ｎｍ（中心条件１００ｎｍ）の酸化シリコン膜または窒化シリコン膜の堆積と、エッチバックを行い、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの側面上に、サイドウォールスペーサ９４を残す。
【０１２０】
サイドウォールスペーサ９４により、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧ内に埋め込まれる導電性プラグが、ゲート電極Ｇから絶縁される。このため、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを形成した直後に、位置ずれによってその内面にゲート電極Ｇが露出していたとしても、最終的には、ゲート電極Ｇと導電性プラグとの絶縁性が確保される。
【０１２１】
図１７に示すように、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦがゲート電極Ｇからずれた場合には、素子分離絶縁膜３１が部分的にエッチングされてしまう。ところが、このエッチングされた部分は、サイドウォールスペーサ９４で埋め込まれる。このため、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦが素子分離絶縁膜３１を貫通して半導体基板３０まで達したとしても、導電性プラグと半導体基板３０との電気的短絡を防止することができる。
【０１２２】
図１６（Ｂ）では、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧとゲート電極Ｇとの位置あわせ余裕を確保しなかったが、０．１μｍ程度の位置合わせ余裕を確保してもよい。
【０１２３】
次に、図１８〜図２０を参照して、第６の実施例による固体撮像装置について説明する。第６の実施例による固体撮像装置は、１画素が、１つのフォトダイオードと３つのトランジスタで構成される。
【０１２４】
図１８（Ａ）に、３トランジスタ型固体撮像装置のブロック図を示す。３トランジスタ型固体撮像装置では、図１（Ａ）に示した４トランジスタ型固体撮像装置のトランスファ信号線ＴＦＲが省略されている。その他の構成は、４トランジスタ型固体撮像装置の構成と同様である。
【０１２５】
図１８（Ｂ）に、１画素の等価回路図を示す。図１（Ｂ）に示した４トランジスタ型固体撮像装置のトランスファトランジスタＴＴＲが省略され、フォトダイオードＰＤのカソードがソースフォロワトランジスタＴＳＦのゲート電極に直結されている。その他の回路構成は、４トランジスタ型固体撮像装置の回路構成と同様である。
【０１２６】
図１８（Ｃ）に、３トランジスタ型固体撮像装置の各種信号のタイミングチャートを示す。時刻ｔ２１においてリセット信号ＲＳＴが立ち上がり、フォトダイオードＰＤのカソード電圧ＰＤＣが初期設定される。リセット信号ＲＳＴが立ち下がると、受光量に応じてフォトダイオードＰＤのカソードに電子が蓄積され、その電位ＰＤＣが低下する。
【０１２７】
時刻ｔ２２においてセレクト信号ＳＥＬが立ち上がり、フォトダイオードＰＤのカソード電圧ＰＤＣに対応した電気信号が、信号読出線ＳＩＧに出力される。時刻ｔ２３においてリセット信号ＲＳＴが立ち上がり、フォトダイオードＰＤのカソード電圧ＰＤＣが初期設定される。時刻ｔ２４においてセレクト信号ＳＥＬが立ち上がり、初期設定されたカソード電圧ＰＤＣに対応した電気信号が、信号読出線ＳＩＧに出力される。時刻ｔ２５においてリセット信号ＲＳＴが立ち下がり、受光量に応じてフォトダイオードＰＤのカソード電圧ＰＤＣが低下し始める。
【０１２８】
時刻ｔ２２に読み出された電気信号と時刻ｔ２４に読み出された電気信号との差分を求めることにより、ソースフォロワトランジスタＴＳＦの閾値電圧に依存しない画像信号を得ることができる。
【０１２９】
図１８（Ｃ）では、時刻ｔ２１にフォトダイオードＰＤの初期設定を行ったが、時刻ｔ２３においてもフォトダイオードＰＤが初期設定される。このため、時刻ｔ２５から信号電荷の蓄積が始まった後、時刻ｔ２２に相当する信号読出しを行うシーケンスを繰り返してもよい。
【０１３０】
図１９に、第６の実施例による固体撮像装置の１画素の平面図を示す。図２（Ａ）に示した第１の実施例のトランスファトランジスタＴＴＲのゲート電極、お呼びビアホールＨＦＤ１が省かれている。ビアホールＨＦＤ１の代わりに、フォトダイオードＰＤの図の右下隅に、フォトダイオードＰＤのカソード領域に接続するためのビアホールＨＰＤが配置されている。トランスファトランジスタＴＴＲのゲート電極が省かれているため、１画素の列方向の長さが短くなっている。
【０１３１】
図２０に、図１９の一点鎖線Ａ２０−Ａ２０における断面図を示す。図５（Ｄ）に示した第１の実施例による固体撮像装置の断面図との相違点について説明する。図２０の各構成部分には、図５（Ｄ）の対応する構成部分に付された参照符号と同一の参照符号が付されている。図５（Ｄ）に示したトランスファトランジスタＴＴＲが省略されている。フォトダイオードＰＤのカソードとなるＮ型埋込層３５がリセットトランジスタＴＲＳのゲート電極の縁まで延在し、リセットトランジスタＴＲＳのドレイン領域を兼ねる。
【０１３２】
Ｎ型埋込層３５が形成され、かつＰ＋層３６が形成されていない領域に、ビアホールＨＰＤが形成されている。層間絶縁膜５０の一部の領域上にシリコン膜１２Ａが形成されている。シリコン膜１２Ａは、ビアホールＨＰＤ内を経由してＮ型埋込層３５に接続されている。図２０には表されていないが、図２（Ｂ）及び図６に表された画素内配線１５と同様の画素内配線が形成されており、シリコン膜１２Ａが、図１９に示したビアホールＨＳＦ内を経由してソースフォロワトランジスタＴＳＦのゲート電極に接続されている。
【０１３３】
図２０では、Ｎ型埋込層３５の一部がＰ＋層３６の下に埋め込まれた埋込型フォトダイオードを採用した場合を示した。Ｎ＋層を基板の表層部に形成し、基板３０がフォトダイオードＰＤのアノードを兼ねる構成としてもよい。
【０１３４】
第６の実施例では、フォトダイオードＰＤのカソードを、ソースフォロワトランジスタＴＳＦのゲート電極に接続するためのビアホールＨＰＤが、活性領域１０の突出部１０Ｂや直線状部分１０Ｃではなく、四角形部分１０Ａ内に配置されている。ビアホールＨＰＤを、図２２（Ｂ）と同様に、図１９の突出部１０Ｂ内に配置すると、ビアホールＨＰＤとリセットトランジスタＴＲＳのゲート電極との間の位置あわせ余裕を確保しなければならない。画素の列方向の大きさが決まっている場合には、３つのトランジスタを縦一列に配置することができなくなり、図２２（Ｂ）に示したように、活性領域を折曲げて、横方向部分５００Ｄを設けなければならなくなる。
【０１３５】
図１９のビアホールＨＰＤが配置された部分は、フォトダイオードとして使用することができないが、図１９と図２２（Ｂ）とを比較すれば明らかなように、図１９に示した第６の実施例の方が、図２２（Ｂ）の配置の場合よりも、フォトダイオードＰＤの面積を大きくすることができる。
【０１３６】
図２０に、図１９の一点鎖線Ａ２０−Ａ２０における断面図を示す。以下、図５（Ｄ）に示した第１の実施例における固体撮像装置との相違点について説明する。
【０１３７】
第６の実施例では、図５（Ｄ）に示したトランスファトランジスタＴＴＲが省略されており、Ｎ型埋込層３５が、リセットトランジスタＴＲＳのソース領域まで延在している。図５（Ｄ）に示したビアホールＨＦＤ１の代わりに、Ｐ＋層３６を挟んでリセットトランジスタＴＲＳとは反対側に、ビアホールＨＰＤが設けられている。ビアホールＨＰＤの内面、及び層間絶縁膜５０の上面の一部を覆うシリコン膜１２Ａが、Ｎ型埋込層３５に接続されている。シリコン膜１２は、層間絶縁膜５５の上の第１層目の金属配線層内の配線により、ソースフォロワトランジスタＴＳＦのゲート電極に接続されている。
【０１３８】
第６の実施例による３トランジスタ型固体撮像装置において、第３〜第５の実施例のように、ゲート電極に対してビアホールを自己整合的に形成してもよい。次に、図２１を参照して、第７の実施例による固体撮像装置について説明する。以下、図２（Ａ）に示した第１の実施例の固体撮像装置との相違点について説明する。
【０１３９】
第７の実施例による固体撮像装置では、活性領域１０の四角形部分１０Ａの列方向の長さが短くなり、直線状部分１０Ｃがフォトダイオード側に９０°折れ曲がっている。セレクトトランジスタＴＳＬのゲート電極が、折れ曲がって行方向に延在する部分１０Ｄと交差している。
【０１４０】
その他のトランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、及びソースフォロワトランジスタＴＳＦのゲート電極は、図２（Ａ）に示した第１の実施例の場合と同様に、列方向に延在する直線状部分１０Ｃと交差している。
【０１４１】
トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間隔が、図２（Ａ）に示した第１の実施例の場合よりも狭い。このため、フローティング拡散領域ＦＤ内に配置されるビアホールＨＦＤが、図９（Ａ）に示した第３の実施例の場合と同様に、ゲート電極に対して自己整合的に形成される。これにより、フローティング拡散領域ＦＤの面積を小さくすることができる。フローティング拡散領域ＦＤの面積が小さくなると、信号電荷を電圧に変換する時の感度を高めることができる。
【０１４２】
画素内配線１５Ｃの一端が、ビアホールＨＦＤ内を経由してフローティング拡散領域ＦＤに接続され、他端が、ビアホールＨＳＦ内を経由して、ソースフォロワトランジスタＴＳＦのゲート電極に接続されている。画素内配線１５Ｃは、図７（Ｂ）に示した画素内配線１５Ａと同様に、シリコン層と金属シリサイド層との２層で構成される。
【０１４３】
画素内配線１５Ｃは、基板表面の法線に平行な視線で見たとき、フローティング拡散領域ＦＤを内包するように配置されている。フローティング拡散領域ＦＤが画素内配線１５Ｃで覆われているため、フローティング拡散領域ＦＤの遮光性を高めることができる。また、画素内配線１５Ｃを、上層の金属配線層で形成する必要が無いため、金属配線層の配線レイアウトの設計を容易に行うことができる。
【０１４４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１４５】
上記実施例から、以下の付記に記載された発明が導出される。
（付記１） 半導体基板上に、行列状に配置された複数の画素を有し、
前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部側で該第１の領域に連続し、第１の方向に長い部分を有する第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域の第１の方向に長い部分と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と
を有する半導体装置。
【０１４６】
（付記２） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所よりも前記第１の端部側において、前記第２の領域の第１の方向に長い部分と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線を有する付記１に記載の半導体装置。
【０１４７】
（付記３） 前記トランスファ信号線が、前記トランスファトランジスタのゲート電極と同一の導電層で形成されている付記２に記載の半導体装置。
（付記４） 前記リセット信号線が、前記リセットトランジスタのゲート電極と同一の導電層で形成されている付記１に記載の半導体装置。
【０１４８】
（付記５） 前記セレクト信号線が、前記セレクトトランジスタのゲート電極と同一の導電層で形成されている付記１または２に記載の半導体装置。
（付記６） 前記画素内配線のうち、少なくとも、リセットトランジスタの前記第１の端部側の不純物拡散領域に接触する部分がシリコンで形成されている付記１〜５のいずれかに記載の半導体装置。
【０１４９】
（付記７） さらに、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜及び前記ソースフォロワトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われ、側面に、前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第３のビアホールと
を有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている付記１に記載の半導体装置。
【０１５０】
（付記８） 前記層間絶縁膜は、前記上部ゲート保護膜及び前記側部ゲート保護膜のうち、前記第１〜第３のビアホールの側面に現われていない領域を覆い、前記上部ゲート保護膜及び前記側部ゲート保護膜とは異なるエッチング特性を有する材料からなる層を含む付記７に記載の半導体装置。
【０１５１】
（付記９） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所よりも前記第１の端部側において、前記第２の領域の第１の方向に長い部分と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線と、
前記トランスファトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記トランスファトランジスタのゲート電極の側面を覆う側部ゲート保護膜とを有し、
前記第１のビアホールの側面に、前記トランスファトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている付記７または８に記載の半導体装置。
【０１５２】
（付記１０） さらに、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われている第３のビアホールと、
前記第１〜第３のビアホールの各々の側面を覆う絶縁材料からなるサイドウォールスペーサとを有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている付記１に記載の半導体装置。
【０１５３】
（付記１１） 前記第１のビアホールの側面に、前記リセットトランジスタのゲート電極の側面が現われ、前記第２のビアホールの側面に、前記リセットトランジスタのゲート電極の側面及び前記ソースフォロワトランジスタのゲート電極の側面が現われ、前記第３のビアホールの側面に、前記セレクトトランジスタのゲート電極の側面が現われている付記１０に記載の半導体装置。
【０１５４】
（付記１２） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタと、
前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線と
を有し、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所よりも前記第１の端部側において、前記第２の領域の第１の方向に長い部分と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
前記第１のビアホールの側面に、前記トランスファトランジスタのゲート電極の側面が現われている付記１０または１１に記載の半導体装置。
【０１５５】
（付記１３） 前記画素内配線のうち、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分から、前記ソースフォロワトランジスタのゲート電極に接続された部分までが、シリコン層で形成されているか、または最下層にシリコン層を含む積層構造を有する付記１に記載の半導体装置。
【０１５６】
（付記１４） 前記リセット信号線及び前記セレクト信号線のいずれか一方が、前記画素内配線と同一の導電層で形成されている付記１３に記載の半導体装置。
【０１５７】
（付記１５） 前記画素内配線のうち、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分から、前記ソースフォロワトランジスタのゲート電極に接続された部分までが、シリコン層で形成されているか、または最下層にシリコン層を含む積層構造を有する付記２に記載の半導体装置。
【０１５８】
（付記１６） 前記リセット信号線、前記セレクト信号線、及び前記トランスファ信号線のいずれか一つが、前記画素内配線と同一の導電層で形成されている付記１５に記載の半導体装置。
【０１５９】
（付記１７） 前記第１の領域が直線状の外周部分を含み、前記第２の領域のうち第１の方向に長い部分が、前記第１の領域の直線状の外周部分に並走している付記１〜１６のいずれかに記載の半導体装置。
【０１６０】
（付記１８） 半導体基板上に、行列状に配置された複数の画素を有し、
前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続し、少なくとも、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分がシリコンで形成されている画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と
を有する半導体装置。
【０１６１】
（付記１９） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域の前記第１の端部との間で、前記第２の領域と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線を有する付記１８に記載の半導体装置。
【０１６２】
（付記２０） 前記画素内配線のうち、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分から、当該画素の前記ソースフォロワトランジスタのゲート電極に接続された部分までが、シリコン層で形成されているか、または最下層にシリコン層を含む積層構造を有する付記１８または１９に記載の半導体装置。
【０１６３】
（付記２１） 前記リセット信号線及び前記セレクト信号線のうち一方が、前記画素内配線と同一の導電層で形成されている付記２０に記載の半導体装置。
（付記２２） 半導体基板上に、行列状に配置された複数の画素を有し、
画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜及び前記ソースフォロワトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われ、側面に、前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第３のビアホールと
を有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている半導体装置。
【０１６４】
（付記２３） 前記層間絶縁膜は、前記上部ゲート保護膜及び前記側部ゲート保護膜のうち、前記第１〜第３のビアホールの側面に現われていない領域を覆い、前記上部ゲート保護膜及び前記側部ゲート保護膜とは異なるエッチング特性を有する材料からなる層を含む付記２２に記載の半導体装置。
【０１６５】
（付記２４） 半導体基板上に、行列状に配置された複数の画素を有し、
画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われている第３のビアホールと、
前記第１〜第３のビアホールの各々の側面を覆う絶縁材料からなるサイドウォールスペーサとを有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている半導体装置。
【０１６６】
（付記２５） 前記第１のビアホールの側面に、前記リセットトランジスタのゲート電極の側面が現われ、前記第２のビアホールの側面に、前記リセットトランジスタのゲート電極の側面及び前記ソースフォロワトランジスタのゲート電極の側面が現われ、前記第３のビアホールの側面に、前記セレクトトランジスタのゲート電極の側面が現われている付記２４に記載の半導体装置。
【０１６７】
【発明の効果】
以上説明したように、本発明によれば、固体撮像装置の１画素内のフォトダイオードの占める面積比を大きくすることができる。また、ジャンクションリーク電流を少なくし、画質を高めることができる。
【図面の簡単な説明】
【図１】４トランジスタ型固体撮像装置のブロック図、等価回路図、及びタイミングチャートである。
【図２】第１の実施例による固体撮像装置のゲート電極層のパターン及び第１層目の金属配線層のパターンを示す平面図である。
【図３】第１の実施例による固体撮像装置の第２層目及び第３層目の金属配線層のパターンを示す平面図である。
【図４】第１の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図５】第１の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図６】第１の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その３）である。
【図７】第２の実施例による固体撮像装置のゲート電極層のパターン及びシリコン配線層のパターンを示す平面図である。
【図８】第２の実施例による固体撮像装置の第１層目及び第２層目の金属配線層のパターンを示す平面図である。
【図９】第３の実施例による固体撮像装置のゲート電極層のパターン及び第１層目の金属配線層のパターンを示す平面図である。
【図１０】第３の実施例による固体撮像装置の第２層目及び第３層目の金属配線層のパターンを示す平面図である。
【図１１】第３の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図１２】第３の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図１３】第３の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その３）である。
【図１４】第４の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図１５】第４の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図１６】第５の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図１７】第５の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図１８】３トランジスタ型固体撮像装置のブロック図、等価回路図、及びタイミングチャートである。
【図１９】第６の実施例による固体撮像装置のゲート電極層のパターンを示す平面図である。
【図２０】第６の実施例による固体撮像装置の断面図である。
【図２１】第７の実施例による固体撮像装置のゲート電極層のパターンを示す平面図である。
【図２２】従来の固体撮像装置のゲート電極層のパターンを示す平面図である。
【符号の説明】
１ 撮像領域
２ 画素
３ 行選択回路
４ 読出回路
１０ 活性領域
１１ 上端
１２ シリコン膜
１５ 画素内配線
１６、１９ 配線
１７、１８、２０ 孤立導電膜
３０ 半導体基板
３１ 素子分離絶縁膜
３２ Ｐ型ウェル
３３ ゲート電極層
３４ 酸化シリコン膜
３５ Ｎ型埋込層
３６ Ｐ＋層
３７ ゲート酸化膜
４０ マスク膜
４１、４２、４３ 不純物拡散領域
４５ 金属シリサイド膜
５０、５５ 層間絶縁膜
５６ 導電性プラグ
６０、６１、６２、６６ 孤立導電膜
６５ 配線
６８ 酸化シリコン膜
７０ エッチングストッパ膜
７１ 層間絶縁膜
７３、７６ 導電性プラグ
７５、８３ 層間絶縁膜
８０、８１ 窒化シリコン膜
９０ 酸化シリコン膜
９１ 窒化シリコン膜
９２ 層間絶縁膜
９４ サイドウォールスペーサ
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体基板上に複数の画素が配置され、各画素のフォトダイオードで光電変換された電気信号を、トランジスタを介して信号読出線に読み出す半導体装置に関する。
【０００２】
【従来の技術】
相補型ＭＯＳ（ＣＭＯＳ）プロセスをベースとした固体撮像装置（イメージセンサ）では、光電変換を行うフォトダイオード、フォトダイオードに印加される電圧を初期設定するリセットトランジスタ、フォトダイオードの信号電荷を電圧変換して出力するソースフォロワトランジスタ、及び信号電圧を読み出す画素を選択するためのセレクトトランジスタで１画素が構成されたアクティブピクセルセンサ（ＡＰＳ）が一般的に用いられる。
【０００３】
図２２（Ａ）に、従来の４トランジスタ型固体撮像装置の１画素の平面図を示す。シリコン基板上に活性領域５００が画定されている。活性領域５００は、四角形の部分５００Ａ、四角形の部分５００Ａの図の右辺上端から右方に突出した部分５００Ｂ、突出した部分５００Ｂの先端から図の下方に向かって延在する縦方向部分５００Ｃ、及び縦方向部分５００Ｃの下端から図の左方に向かって延在する横方向部分５００Ｄにより構成される。
【０００４】
四角形の部分５００Ａ内にフォトダイオードＰＤが配置される。トランスファトランジスタＴＴＲのゲート電極が、縦方向部分５００Ｃと交差する。その交差箇所よりも下側において、リセットトランジスタＴＲＳのゲート電極が、縦方向部分５００Ｃと交差する。ソースフォロワトランジスタＴＳＦのゲート電極が横方向部分５００Ｄと交差する。その交差箇所よりも左側において、セレクトトランジスタＴＳＬのゲート電極が横方向部分５００Ｄと交差する。
【０００５】
トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間に、不純物拡散領域をソースフォロワトランジスタＴＳＦのゲート電極に接続するためのビアホールＨＦＤが配置される。リセットトランジスタＴＲＳのゲート電極とソースフォロワトランジスタＴＳＦのゲート電極との間に、不純物拡散領域を上層のリセット電圧供給線に接続するためのビアホールＨＲＳが配置される。セレクトランジスタＴＳＬのゲート電極の左側に、セレクトトランジスタのドレイン領域を上層の信号読出線に接続するためのビアホールＨＳＩＧが配置される。
【０００６】
ＣＭＯＳ型固体撮像装置の製造には、基本的に通常の論理回路素子と同じプロセスが用いられる。０．３５μｍルール以降の論理回路素子用プロセス（ロジックプロセス）では、これらのビアホール内にタングステンプラグが充填される。また、各トランジスタのゲート電極と、これらのビアホールとは、位置ずれ余裕を考慮して配置される。
【０００７】
図２２（Ｂ）に、従来の３トランジスタ型固体撮像装置の１画素の平面図を示す。３トランジスタ型固体撮像装置では、図２２（Ａ）の４トランジスタ型のＣＭＯＳ型固体撮像装置のトランスファトランジスタＴＴＲに相当するトランジスタが省略されている。ソースフォロワトランジスタＴＳＦのゲート電極が、活性領域５００の縦方向部分５００Ｃに、その下端近傍で交差している。セレクトトランジスタＴＳＬのゲート電極が、同一配線層に形成されたセレクト信号線ＳＥＬから分岐している。ビアホールＨＦＤの代わりに、フォトダイオードＰＤのアノードとソースフォロワトランジスタＴＳＦのゲート電極に接続するためのビアホールＨＰＤが配置されている。その他の基本構成は、図２２（Ａ）に示した４トランジスタ型のＣＭＯＳ型固体撮像装置の構成と同じである。
【０００８】
【発明が解決しようとする課題】
従来の一般的なＣＭＯＳ型固体撮像装置の１画素は、例えば一辺が５．６μｍの正方形である。１画素の中に、フォトダイオードＰＤと３つまたは４つのトランジスタが配置されるため、フォトダイオードＰＤ以外の部分の面積が大きくなり、１画素内でフォトダイオードＰＤの占める割合が小さくなる。
【０００９】
画素密度向上のために、１画素の面積を小さくすると、マイクロレンズによる集光も困難になるため、フォトダイオードＰＤの占有率の減少が、入射光の減少につながり、感度低下を招くことになる。
【００１０】
４トランジスタ型固体撮像装置の場合には、４つのトランジスタのゲート電極に電気信号を印加するための信号線が、上層に配置される。フォトダイオードＰＤの配置された領域内に、上層配線を通過させることができないため、配線のレイアウトが困難である。
【００１１】
画素の縦横比を自由に選択することができれば、比較的容易にフォトダイオードの占有率を高めることが可能である。ところが、固体撮像装置においては、一般的に、画素の縦方向のピッチと横方向のピッチとが等しいため、各画素が正方形になる。従って、画素の縦横比を自由に選択することができない。
【００１２】
また、ＣＭＯＳ型固体撮像装置においては、ジャンクションリーク電流の低減が大きな課題になる。ジャンクションリーク電流の大きな画素があると、その画素が白い点になり、画質を低下させてしまう。特に、３トランジスタ型の固体撮像装置の場合には、図２２（Ｂ）に示すように、フォトダイオードＰＤの一方の電極（Ｎ型不純物拡散層）に、ビアホールＨＦＤ内のプラグが接触する。このプラグの接触が、ジャンクションリーク電流増加の一因になる。
【００１３】
本発明の目的は、画素内のフォトダイオードの占有率を向上させることが可能な半導体装置を提供することである。
本発明の他の目的は、ジャンクションリーク電流を低減させ、画質を高めることが可能な半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によると、半導体基板上に、行列状に配置された複数の画素を有し、前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部側で該第１の領域に連続し、第１の方向に長い部分を有する第２の領域を含み、前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域の第１の方向に長い部分と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線とを有する半導体装置が提供される。
【００１５】
複数のトランジスタが、活性領域の第１の方向に長い部分に配置されている。活性領域の折れ曲がり部の両側にトランジスタを配置する場合に比べて、トランジスタの占める面積を小さくすることができる。
【００１６】
【発明の実施の形態】
図１（Ａ）に、本発明の第１の実施例による４トランジスタ型固体撮像装置（イメージセンサ）のブロック図を示す。撮像領域１内に、複数の画素２が行列状に配置されている。画素の行の各々に対応して、リセット信号線ＲＳＴ、トランスファ信号線ＴＦＲ、及びセレクト信号線ＳＥＬが配置されている。画素の列の各々に対応して、信号読出線ＳＩＧ及びリセット電圧供給線ＶＲが配置されている。
【００１７】
行選択回路３が、リセット信号線ＲＳＴ、トランスファ信号線ＴＦＲ、及びセレクト信号線ＳＥＬに、後述するタイミングで電気信号を送出する。画像信号が、画素２から信号読出線ＳＩＧを経由して読出回路４に入力される。
【００１８】
図１（Ｂ）に、１画素の等価回路図を示す。１画素は、フォトダイオードＰＤ、トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬを含んで構成される。これらのトランジスタは、すべてＮチャネルＭＯＳトランジスタである。
【００１９】
リセットトランジスタＴＲＳのドレイン端子及びソースフォロワトランジスタＴＳＦのドレイン端子が、リセット電圧供給線ＶＲに接続されている。トランスファトランジスタＴＴＲのドレイン端子が、リセットトランジスタＴＲＳのソース端子及びソースフォロワトランジスタＴＳＦのゲート電極に接続されており、トランスファトランジスタＴＴＲのソース端子がフォトダイオードＰＤのカソードに接続されている。リセットトランジスタＴＲＳとトランスファトランジスタＴＴＲとの相互接続点を、フローティング拡散領域ＦＤと呼ぶこととする。セレクトトランジスタＴＳＬのドレイン端子が、ソースフォロワトランジスタＴＳＦのソース端子に接続され、セレクトトランジスタＴＳＬのソース端子が、信号読出線ＳＩＧに接続されている。
【００２０】
リセットトランジスタＴＲＳのゲート電極、トランスファトランジスタＴＴＲのゲート電極、及びセレクトトランジスタＴＳＬのゲート電極が、それぞれリセット信号線ＲＳＴ、トランスファ信号線ＴＦＲ、及びセレクト信号線ＳＥＬに接続されている。フォトダイオードＰＤのアノードが、接地されている。
【００２１】
図１（Ｃ）に、各種信号のタイミングチャートを示す。時刻ｔ１１において、トランスファ信号ＴＦＲ及びリセット信号ＲＳＴが立ち上がり、リセットトランジスタＴＲＳ及びトランスファトランジスタＴＴＲが導通する。これにより、フローティング拡散領域ＦＤ及びフォトダイオードＰＤのカソードの電圧ＰＤＣが、リセット電圧に初期設定される。
【００２２】
トランスファ信号ＴＦＲ及びリセット信号ＲＳＴが立ち下がり、リセットトランジスタＴＲＳ及びトランスファトランジスタＴＴＲが非導通状態になると、フォトダイオードＰＤに入射する光の強度に応じて、カソードの電圧ＰＤＣが徐々に低下する。時刻ｔ１２においてリセット信号ＲＳＴが立ち上がる。これにより、フローティング拡散領域ＦＤの電圧が、リセット電圧ＶＲに再度初期設定される。
【００２３】
リセット信号ＲＳＴが立ち下がった後、時刻ｔ１３において、セレクト信号ＳＥＬが立ち上がり、セレクトトランジスタＴＳＬが導通する。この時点で、ソースフォロワトランジスタＴＳＦのゲート電極に、リセット電圧が印加されているため、信号読出線ＳＩＧに、リセット電圧よりもソースフォロワトランジスタＴＳＦの閾値電圧分だけ低い電圧が出力される。
【００２４】
時刻ｔ１４において、トランスファ信号ＴＦＲが立ち上がり、トランスファトランジスタＴＴＲが導通する。これにより、フォトダイオードＰＤのカソードに蓄積されている信号電荷がフローティング拡散領域ＦＤに転送される。フローティング拡散領域ＦＤの電圧が信号電荷の量に応じて低下するとともに、フォトダイオードＰＤのカソードの電圧ＰＤＣが初期設定される。
【００２５】
時刻ｔ１５において、セレクト信号ＳＥＬが立ち上がり、セレクトトランジスタＴＳＬが導通する。この時点で、ソースフォロワトランジスタＴＳＦのゲート電極に、フローティング拡散領域ＦＤの信号電荷量に対応した電圧が印加されている。このため、信号読出線ＳＩＧに、信号電荷量に対応した信号が出力される。
【００２６】
読出回路４が、時刻ｔ１３に信号読出線ＳＩＧに出力された電圧と、時刻ｔ１５に信号読出線ＳＩＧに出力された電圧との差を求める。電圧の差を求めることにより、ソースフォロワトランジスタＴＳＦの閾値電圧が相殺され、受光量に依存する電圧が得られる。
【００２７】
図１（Ｃ）では、時刻ｔ１１でフォトダイオードＰＤとフローティング拡散領域ＦＤとを初期設定するシーケンスを示したが、時刻ｔ１２でフローティング拡散領域ＦＤが初期設定され、時刻ｔ１４でフォトダイオードＦＤが初期設定される。このため、時刻ｔ１４のパルスの立下り後に光電変換を開始した後は、時刻ｔ１１に相当する初期設定は不要である。従って、時刻ｔ１５の後、時刻ｔ１２に相当するリセット信号ＲＳＴが現れるシーケンスを繰り返してもよい。
【００２８】
図２（Ａ）に、第１の実施例による固体撮像装置の１画素の平面図を示す。シリコン基板の表面に、素子分離絶縁膜によって活性領域１０が画定されている。活性領域１０は、長方形部分１０Ａ、図の右上の頂点から右方に突出した突出部１０Ｂ、及び突出部１０Ｂの先端から図の下方に向かって延在する直線状部分１０Ｃにより構成される。直線状部分１０Ｃは、長方形部分１０Ａの右辺に並走する。
【００２９】
長方形部分１０Ａ内にフォトダイオードＰＤが配置される。トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬのゲート電極が、直線状部分１０Ｃと交差する。トランスファトランジスタＴＴＲのゲート電極と直線状部分１０Ｃとの交差箇所、リセットトランジスタＴＲＳのゲート電極と直線状部分１０Ｃとの交差箇所、ソースフォロワトランジスタＴＳＦのゲート電極と直線状部分１０Ｃとの交差箇所、及びセレクトトランジスタＴＳＬのゲート電極と直線状部分１０Ｃとの交差箇所が、直線状部分１０Ｃの、長方形部分１０Ａ側の端部（上端）１１から遠ざかる方向に、この順番に配置されている。
【００３０】
トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間の不純物拡散領域が、図１（Ｂ）に示したフローティング拡散領域ＦＤに相当する。
【００３１】
トランスファトランジスタＴＴＲのゲート電極の右側の端部近傍に、上層のトランスファ信号線に接続するためのビアホールＨＴＦＲが配置されている。リセットトランジスタＴＲＳのゲート電極の左側の端部近傍に、上層のリセット信号線に接続するためのビアホールＨＲＳＴが配置されている。ソースフォロワトランジスタＴＳＦのゲート電極の右側の端部近傍に、フローティング拡散領域ＦＤに接続するためのビアホールＨＳＦが配置されている。
【００３２】
フローティング拡散領域ＦＤ内に、ビアホールＨＦＤ１が配置されている。層間絶縁膜上のシリコン膜１２が、ビアホールＨＦＤ１内を経由してフローティング拡散領域ＦＤに接続されている。シリコン膜１２を覆う層間絶縁膜に、シリコン膜１２の内側であって、かつビアホールＨＦＤ１からずれた位置に、ビアホールＨＦＤ２が配置されている。
【００３３】
ソースフォロワトランジスタＴＳＦのゲート電極よりも下方のドレイン領域内に、上層の信号読出線と接続するためのビアホールＨＳＩＧが配置されている。
行方向に延在するセレクト信号線ＳＥＬが、活性領域１０の図の下側に配置されている。セレクト信号線ＳＥＬは、セレクトトランジスタＴＳＬのゲート電極と同一の配線層に配置されており、セレクトトランジスタＴＳＬのゲート電極が、セレクト信号線ＳＥＬから分岐している。
【００３４】
図２（Ｂ）に、図２（Ａ）に示したシリコン膜１２よりも１つ上の第１層目の金属配線層のパターンを示す。
行方向に延在するリセット信号線ＲＳＴが、フォトダイオードＰＤの図の上辺に沿うように配置されている。リセット信号線ＲＳＴは、ビアホールＨＲＳＴ内の導電性プラグを介して、下層のリセットトランジスタＴＲＳのゲート電極に接続されている。
【００３５】
内配線１５が、ビアホールＨＦＤ２内の導電性プラグ及びビアホールＨＳＦ内の導電性プラグを介して、図２（Ａ）に示したシリコン膜１２とソースフォロワトランジスタＴＳＦのゲート電極とを相互に接続する。これにより、フローティング拡散領域ＦＤが、シリコン膜１２、配線１５、及びビアホールＨＳＦ内の導電性プラグによって、ソースフォロワトランジスタＴＳＦのゲート電極に接続される。配線１６が、ビアホールＨＳＩＧと、上層の層間絶縁膜に形成されたビアホールＨＳＩＧ２とを接続する。
【００３６】
ビアホールＨＶＲの位置に、孤立導電膜１７が配置されている。孤立導電膜１７を覆う層間絶縁膜の、ビアホールＨＶＲと同じ位置に、ビアホールＨＶＲ２が形成されている。ビアホールＨＴＦＲの位置に、孤立導電膜１８が配置されている。孤立導電膜１８を覆う層間絶縁膜の、ビアホールＨＴＦＲと同じ位置にビアホールＨＴＦＲ２が形成されている。
【００３７】
図３（Ｃ）に、第２層目の金属配線層のパターンを示す。行方向に延在するトランスファ信号線ＴＦＲが、フォトダイオードＰＤの図の上辺に沿うように配置されている。トランスファ信号線ＴＦＲは、ビアホールＨＴＦＲ２内の導電性プラグ、図２（Ｂ）に示した孤立導電膜１８、及びビアホールＨＴＦＲ内の導電性プラグを介して、図２（Ａ）に示したトランスファトランジスタＴＴＲのゲート電極に接続されている。
【００３８】
配線１９が、ビアホールＨＶＲ２内の導電性プラグと、上層の層間絶縁膜に形成されたビアホールＨＶＲ３内の導電性プラグとを相互に接続する。ビアホールＨＶＲ３は、ビアホールＨＶＲ２及びＨＳＩＧ２から行方向にずれた位置に配置されている。
【００３９】
ビアホールＨＳＩＧ２の位置に、孤立導電膜２０が配置されている。孤立導電膜２０を覆う層間絶縁膜の、ビアホールＨＳＩＧ２と同じ位置にビアホールＨＳＩＧ３が形成されている。
【００４０】
図３（Ｄ）に、第３層目の金属配線層のパターンを示す。列方向に延在するリセット電圧供給線ＶＲが、フォトダイオードＰＤの右脇に配置されている。リセット電圧供給線ＶＲは、ビアホールＨＶＲ３内の導電性プラグ、図３（Ｃ）に示した配線１９、ビアホールＨＶＲ２内の導電性プラグ、図２（Ｂ）に示した孤立導電膜１７、及びビアホールＨＶＲ内の導電性プラグを介して、図２（Ａ）に示したリセットトランジスタＴＲＳ及びソースフォロワトランジスタＴＳＦのソース領域に接続されている。
【００４１】
列方向に延在する信号読出線ＳＩＧが、リセット電圧供給線ＶＲの右脇に配置されている。信号読出線ＳＩＧは、ビアホールＨＳＩＧ３内の導電性プラグ、図３（Ｃ）に示した孤立導電膜２０、ビアホールＨＳＩＧ２内の導電性プラグ、図２（Ｂ）に示した配線１６、及びビアホールＨＳＩＧ内の導電性プラグを介して図２（Ａ）に示したセレクトトランジスタＴＳＬのドレイン領域に接続されている。
【００４２】
次に、図４〜図６を参照して、第１の実施例による固体撮像装置の製造方法について説明する。図４〜図６の各図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に対応する。
【００４３】
図４（Ａ）に示すように、シリコンからなる半導体基板３０の表面上に、シリコン局所酸化（ＬＯＣＯＳ）により、厚さ２５０〜３５０ｎｍ（中心条件３００ｎｍ）の素子分離絶縁膜３１を形成する。素子分離絶縁膜３１により、活性領域１０が画定されている。活性領域１０を含む半導体基板３０の表層部のうち、フォトダイオードＰＤの配置される領域以外の領域に、Ｐ型ウェル３２を形成する。なお、素子分離絶縁膜３１を、深さ３００ｎｍ程度の溝を有するシャロートレンチアイソレーション（ＳＴＩ）により形成してもよい。
【００４４】
活性領域１０の表面上に、熱酸化により厚さ３〜８ｎｍのゲート酸化膜３７を形成する。基板上に、リン（Ｐ）がドープされた厚さ５０〜１００ｎｍ（中心条件５０ｎｍ）のシリコン膜、及び厚さ１００〜２００ｎｍ（中心条件１５０ｎｍ）のタングステンシリサイド（ＷＳｉ）膜を、化学気相成長（ＣＶＤ）により順番に形成する。図面では、この２層を、１つのゲート電極層３３で表している。ゲート電極層３３の上に、厚さ１００〜２００ｎｍ（中心条件１５０ｎｍ）の酸化シリコン膜３４を、ＣＶＤにより形成する。
【００４５】
酸化シリコン膜３４及びゲート電極層３３をパターニングし、トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬのゲート電極Ｇを残す。同時に、素子分離絶縁膜３１の上に、セレクト信号線ＳＥＬを残す。ゲート電極Ｇ及びセレクト信号線ＳＥＬの上には、酸化シリコン膜３４が残っている。
【００４６】
ゲート電極Ｇをマスクとして、半導体基板３０の表層部に、リンを、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量２×１０１３〜１×１０１４ｃｍ−２（中心条件４×１０１３ｃｍ−２）の条件でイオン注入する。これにより、ＮチャネルＭＯＳトランジスタのソース及びドレインの低濃度部ＬＤＤが形成される。
【００４７】
フォトダイオードＰＤが配置される領域に、リンを、加速エネルギ２０〜８０ｋｅＶ（中心条件５０ｋｅＶ）、ドーズ量１×１０１２〜５×１０１３ｃｍ−２（中心条件１×１０１３ｃｍ−２）の条件でイオン注入する。これにより、フォトダイオードＰＤのカソードとなるＮ型埋込層３５が形成される。Ｎ型埋込層３５の外周は、素子分離絶縁膜３１の縁から０．２μｍ程度離れており、Ｎ型埋込層３５が素子分離絶縁膜３１に重ならないようにされている。トランスファトランジスタＴＴＲ側のＮ型埋込層３５の縁は、トランスファトランジスタＴＴＲのゲート電極により自己整合的に画定される。
【００４８】
フォトダイオードＰＤが配置される領域の基板表層部に、ボロン（Ｂ）を、加速エネルギ５〜１０ｋｅＶ、ドーズ量１×１０１３〜１×１０１４ｃｍ−２の条件でイオン注入する。なお、ＢＦ２イオンを、加速エネルギ３０ｋｅＶで注入してもよい。これにより、フォトダイオードＰＤのアノードとなるＰ＋層３６が形成される。Ｐ＋層３６は、接地されたＰ型ウェル３２と同電位に保たれる。なお、このイオン注入により、図４（Ａ）には現われていないＰチャネルＭＯＳトランジスタのソース及びドレインの低濃度部が形成される。
【００４９】
図４（Ｂ）に示した状態に至るまでの工程を説明する。基板上に、厚さ５０〜１５０ｎｍ（中心条件１００ｎｍ）の窒化シリコン膜をＣＶＤにより形成する。この窒化シリコン膜の表面のうち、フォトダイオードＰＤから、トランスファトランジスタＴＴＲを経由して、リセットトランジスタＴＲＳのゲート電極の上面までの領域を、レジスト膜で覆う。このレジスト膜をマスクとして、窒化シリコン膜を異方性エッチングし、マスク膜４０を残す。この時、マスク膜４０で覆われていないゲート電極Ｇの側面上に、サイドウォールスペーサＳＷが残る。
【００５０】
ゲート電極Ｇ、サイドウォールスペーサＳＷ、及びマスク膜４０をマスクとして、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量１×１０１５〜５×１０１５ｃｍ−２（中心条件２×１０１５ｃｍ−２）の条件で、リンイオンを注入する。これにより、ＮチャネルＭＯＳトランジスタのソース及びドレインの高濃度部が形成される。
【００５１】
リセットトランジスタＴＲＳのゲート電極ＧとソースフォロワトランジスタＴＳＦのゲート電極Ｇとの間の不純物拡散領域４１が、２つのトランジスタのソース領域を兼ねる。ソースフォロワトランジスタＴＳＦのゲート電極ＧとセレクトトランジスタＴＳＬのゲート電極Ｇとの間の不純物拡散領域４２が、ソースフォロワトランジスタＴＳＦのドレイン領域とセレクトトランジスタＴＳＬのソース領域とを兼ねる。セレクトトランジスタＴＳＬのゲート電極Ｇと素子分離絶縁膜３１との間の不純物拡散領域４３が、セレクトトランジスタＴＳＬのドレイン領域になる。
【００５２】
なお、図４（Ｄ）の工程で、トランスファトランジスタＴＴＲのゲート電極ＧとリセットトランジスタＴＲＳのゲート電極Ｇとの間に形成された不純物拡散領域ＬＤＤ（図２（Ａ）のフローティング拡散領域ＦＤ）が、リセットトランジスタＴＲＳのドレイン領域とトランスファトランジスタＴＴＲのソース領域とを兼ねる。また、図４（Ａ）の工程で形成されたＮ型埋込層３５のうち、トランスファトランジスタＴＴＲのゲート電極Ｇの近傍部分が、トランスファトランジスタＴＴＲのドレイン領域となる。
【００５３】
図４（Ｂ）には現われていない周辺論理回路領域のＰチャネルＭＯＳトランジスタのソース及びドレインの高濃度部を形成するためのイオン注入を行う。注入されるイオン種はボロンであり、加速エネルギは５〜１０ｋｅＶ（中心条件７ｋｅＶ）、ドーズ量は１×１０１５〜５×１０１５ｃｍ−２（中心条件２×１０１５ｃｍ−２）である。
【００５４】
チタニウム（Ｔｉ）またはコバルト（Ｃｏ）の金属膜をスパッタリングにより堆積させた後、熱処理を行うことにより、不純物拡散領域４１、４２、及び４３の上に、金属シリサイド膜４５を形成する。未反応の金属膜を除去する。フォトダイオードＰＤ及びフローティング拡散領域ＦＤは、マスク膜４０で覆われているため、これらの上には金属シリサイド膜が形成されない。
【００５５】
図５（Ｃ）に示すように、酸化シリコンからなる層間絶縁膜５０を形成する。層間絶縁膜５０は、プラズマＣＶＤで厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の酸化シリコン膜を堆積させた後、化学機械研磨（ＣＭＰ）を行って表面を平坦化することにより形成される。
【００５６】
層間絶縁膜５０、マスク膜４０、及びゲート絶縁膜３３に、フローティング拡散領域ＦＤの一部を露出させるビアホールＨＦＤ１を形成する。ビアホールＨＦＤ１を形成した後、ビアホールＨＦＤ１の底面に露出した基板表層部に、加速エネルギ１０〜５０ｋｅＶ、ドーズ量１×１０１３〜１×１０１５ｃｍ−２の条件で、リンイオンを注入してもよい。
【００５７】
基板上に、リンがドープされた厚さ５０〜１００ｎｍのアモルファスシリコン膜を、ＣＶＤにより形成する。このアモルファスシリコン膜をパターニングして、ビアホールＨＦＤ１を含む領域にシリコン膜１２を残す。シリコン膜１２は、フローティング拡散領域ＦＤに接続される。なお、シリコン膜１２の代わりに、厚さ５０ｎｍのアモルファスシリコン膜と厚さ１００ｎｍのタングステンシリサイド膜との２層構造の膜を用いてもよい。
【００５８】
図５（Ｄ）に示すように、層間絶縁膜５０の上に、さらに層間絶縁膜５５を形成する。層間絶縁膜５５は、厚さ３００〜５００ｎｍ（中心条件５００ｎｍ）の酸化シリコン膜を、プラズマＣＶＤで堆積させた後、ＣＭＰを行うことにより形成される。
【００５９】
層間絶縁膜５５及び５０に、ビアホールＨＦＤ２、ＨＶＲ、及びＨＳＩＧを形成する。これらのビアホール内に、導電性プラグ５６を埋め込む。導電性プラグ５６は、厚さ１０〜５０ｎｍのチタニウム膜、厚さ１０〜１００ｎｍの窒化チタニウム（ＴｉＮ）膜、及び厚さ１００〜８００ｎｍのタングステン（Ｗ）膜をこの順番で堆積させた後、余分な部分をＣＭＰで除去することにより形成される。
【００６０】
図６に示すように、層間絶縁膜５５の上に、図２（Ｂ）、図３（Ｃ）、及び図３（Ｄ）に示した多層配線を形成する。図６の各構成部分に、図２（Ｂ）、図３（Ｃ）、及び図３（Ｄ）の対応する構成部分に付した参照符号と同一の参照符号が付されている。これらの多層配線は、周知の成膜、フォトリソグラフィ、ＣＭＰを用いて形成することができる。
【００６１】
上記第１の実施例では、図２（Ａ）に示したように、４つのトランジスタが、活性領域１０の直線状部分１０Ｃ内に一列に配置されている。図２２（Ａ）及び（Ｂ）に示した従来例のように、トランジスタの配置された活性領域５００が折れ曲がっている場合には、折れ曲がり部分が、広い不純物拡散領域で占有される。第１の実施例では、この折れ曲がり部分がないため、トランジスタの配置される領域を小さくすることができる。これにより、画素内に占めるフォトダイオードの割合を大きくすることが可能になる。
【００６２】
図２２（Ａ）に示した従来の４トランジスタ型固体撮像装置においては、１画素内のフォトダイオードＰＤの占有率が２０〜３０％程度であった。これに対し、第１の実施例の場合には、フォトダイオードＰＤの占有率が４０％程度まで向上する。
【００６３】
また、第１の実施例では、図２（Ａ）に示したように、セレクト信号線ＳＥＬが、ＭＯＳトランジスタのゲート電極と同一の配線層で形成されている。図２（Ａ）において、活性領域１０の上側には、１つ上の行の画素のセレクト信号線ＳＥＬが配置されている。このため、図２（Ａ）において、活性領域１０の上側に、他の配線を配置することはできない。セレクト信号線ＳＥＬを、上層の配線層で形成し、図３（Ｃ）に示したトランスファ信号線ＴＦＲを、ゲート電極と同一の配線層で形成してもよい。
【００６４】
このように、セレクト信号線ＳＥＬまたはトランスファ信号線ＴＦＲを、ＭＯＳトランジスタのゲート電極と同一の配線層で形成することにより、上層の配線のレイアウトが容易になる。
【００６５】
また、第１の実施例では、図６に示したように、フローティング拡散領域ＦＤに、タングステン等のプラグではなく、シリコン膜１２が接している。このため、拡散領域に金属プラグが接触することに起因するジャンクションリーク電流の増加を防止することができる。受光量に応じた信号電荷がフローティング拡散領域ＦＤに転送された時に、ジャンクションリーク電流による電荷の減少が生じにくい。このため、画質の低下を防止することができる。
【００６６】
図４（Ａ）に示したＮ型埋込層３５を形成するためのイオン注入と同時に、トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間の基板表層部にイオン注入してもよい。これにより、図６に示したフローティング拡散領域ＦＤが深くなるため、ジャンクションリーク電流をより低減させることができる。また、フローティング拡散領域ＦＤに、加速エネルギ１０〜３０ｋｅＶ、ドーズ量１×１０１４〜５×１０１５ｃｍ−２の条件で、リンイオンを注入し、フローティング拡散領域ＦＤを深くしてもよい。
【００６７】
次に、図７及び図８を参照して、第２の実施例による４トランジスタ型固体撮像装置について説明する。
図７（Ａ）に、第２の実施例による４トランジスタ型固体撮像装置の１画素の平面図を示す。活性領域１０、各トランジスタ、ビアホール、及びセレクト信号線ＳＥＬの配置は、図２（Ａ）に示した第１の実施例による固体撮像装置のこれらの配置と同様である。
【００６８】
図７（Ｂ）に、図２（Ａ）に示した第１の実施例のシリコン膜１２に相当するシリコン配線層のパターンを示す。画素内配線１５Ａが、ビアホールＨＦＤ１内を経由してフローティング拡散領域ＦＤに接続されるとともに、ビアホールＨＳＦ内を経由してソースフォロワトランジスタＴＳＦのゲート電極に接続されている。行方向に延在するリセット信号線ＲＳＴが、ビアホールＨＲＳＴ内を経由してリセットトランジスタＴＲＳのゲート電極に接続されている。
【００６９】
画素内配線１５Ａ及びリセット信号線ＲＳＴは、リンがドープされた厚さ５０ｎｍのアモルファスシリコン層と、厚さ１００ｎｍのタングステンシリサイド層との２層構造を有する。
【００７０】
図８（Ｃ）に、第１層目の金属配線層のパターンを示す。この配線パターンは、図３（Ｃ）に示した第１の実施例による固体撮像装置の第２層目の金属配線パターンに対応する。第１の実施例では、第１層目の金属配線層と第２層目の金属配線層とを接続するビアホールＨＳＩＧ２と、第２層目の金属配線層と第３層目の金属配線層とを接続するビアホールＨＳＩＧ３とが同じ位置に配置されていた。第２の実施例では、第１層目の金属配線層と第２層目の金属配線層とを接続するビアホールＨＳＩＧ２が、その下のビアホールＨＳＩＧから、行及び列方向にずれた位置に配置されている。配線２０Ａが、ビアホールＨＳＩＧ及びＨＳＩＧ２内に埋め込まれた導電性プラグ同士を接続している。
【００７１】
図８（Ｄ）に、第２層目の金属配線層の配線パターンを示す。この配線パターンは、図３（Ｄ）に示した第１の実施例による固体撮像装置の第３層目の金属配線層の配線パターンに対応する。第１の実施例の場合と同様に、リセット電圧供給線ＶＲと信号読出線ＳＩＧとが、列方向に延在する。図８（Ｃ）に示した第１層目の金属配線層で、信号読出線ＳＩＧ用のビアホールが第１層目の金属配線層で行方向にずらされているため、第１の実施例に比べて、リセット電圧供給線ＶＲと信号読出線ＳＩＧとの間隔が広がっている。
【００７２】
第２の実施例においても、図７（Ａ）に示したフローティング拡散領域ＦＤに、図７（Ｂ）に示したシリコンからなる画素内配線１５Ａが接続される。フローティング拡散領域ＦＤに、金属製の導電性プラグが接触しないため、ジャンクションリーク電流の増加を抑制することができる。
【００７３】
また、第１の実施例では、金属配線層が３層必要であったが、第２の実施例では、図７（Ｂ）に示したシリコン層とタングステンシリサイド層との２層構造を有する配線層が、第１の実施例の図２（Ａ）に示したシリコン膜１２と、図２（Ｂ）に示した第１層目の金属配線層とを兼ねる。このため、金属配線層を２層にすることができる。
【００７４】
次に、図９〜図１３を参照して、第３の実施例による４トランジスタ型固体撮像装置について説明する。
図９（Ａ）に、第３の実施例による固体撮像装置の１画素の平面図を示す。以下、図２（Ａ）に示した第１の実施例による固体撮像装置の構成と相違する点について説明する。
【００７５】
第１の実施例では、トランジスタのゲート電極と、不純物拡散領域上のビアホールとが、位置合わせ余裕をもって配置されていた。第３の実施例では、後述するように、ビアホールがゲート電極に対して自己整合的に形成される。このため、トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、ソースフォロワトランジスタＴＳＦ、及びセレクトトランジスタＴＳＬのゲート電極の間隔が、図２（Ａ）に示した第１の実施例におけるゲート電極の間隔よりも狭い。また、ゲート電極を上層の配線と接続するためのビアホールＨＴＦＲ、ＨＲＳＴ、ＨＳＦが、ゲート電極の幅方向（チャネル長方向、キャリアの移動する方向）に関して位置ずれ余裕を持たないように配置されている。
【００７６】
トランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、及びソースフォロワトランジスタＴＳＦのゲート電極を、それぞれ上層の配線と接続するためのビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦが、行方向に関して同じ位置に配置されている。
【００７７】
図９（Ｂ）に、ゲート電極層よりも１つ上の第１層目の金属配線層の配線パターンを示す。フォトダイオードＰＤの図の上辺に沿って、行方向に延在するトランスファ信号線ＴＦＲが配置されている。トランスファ信号線ＴＦＲは、ビアホールＨＴＦＲ内の導電性プラグを介して、トランスファトランジスタＴＴＲのゲート電極に接続されている。画素内配線１５Ｂが、ビアホールＨＦＤ内の導電性プラグを介してフローティング拡散領域ＦＤに接続され、ビアホールＨＳＦ内の導電性プラグを介して、ソースフォロワトランジスタＴＳＦのゲート電極に接続されている。
【００７８】
ビアホールＨＲＳＴに対応する位置に、孤立導電膜６０が配置され、その上の層間絶縁膜にビアホールＨＲＳＴ２が形成されている。ビアホールＨＶＲに対応する位置に、孤立導電膜６１が配置され、その上の層間絶縁膜にビアホールＨＶＲ２が形成されている。ビアホールＨＳＩＧに対応する位置に、孤立導電膜６２が配置され、その上の層間絶縁膜にビアホールＨＳＩＧ２が形成されている。
【００７９】
図１０（Ｃ）に、第２層目の金属配線層の配線パターンを示す。フォトダイオードＰＤの図の上辺に沿って、行方向に延在するリセット信号線ＲＳＴが配置されている。リセット信号線ＲＳＴは、ビアホールＨＲＳＴ２内の導電性プラグ、図９（Ｂ）に示した孤立導電膜６０、及びビアホールＨＲＳＴ内の導電性プラグを介して、リセットトランジスタＴＲＳのゲート電極に接続されている。
【００８０】
ビアホールＨＶＲ２から行方向にずれた位置に、１つ上の層間絶縁膜に設けられたビアホールＨＶＲ３が配置されている。配線６５が、この２つのビアホールＨＶＲ２及びＨＶＲ３内の導電性プラグ同士を接続する。ビアホールＨＳＩＧ２に対応する位置に、孤立導電膜６６が配置され、その上の層間絶縁膜にビアホールＨＳＩＧ３が形成されている。
【００８１】
図１０（Ｄ）に、第３層目の金属配線層の配線パターンを示す。フォトダイオードＰＤの脇に、列方向に延在するリセット電圧供給線ＶＲが配置されている。リセット電圧供給線ＶＲは、ビアホールＨＶＲ３内の導電性プラグ、図１０（Ｃ）に示した配線６５、ビアホールＨＶＲ２内の導電性プラグ、図９（Ｂ）に示した孤立導電膜６１、及びビアホールＨＶＲ内の導電性プラグを介して、図９（Ａ）に示したリセットトランジスタＴＲＳ及びソースフォロワトランジスタＴＳＦの共通のソース領域に接続されている。
【００８２】
リセット電圧供給線ＶＲの脇に、列方向に延在する信号読出線ＳＩＧが配置されている。信号読出線ＳＩＧは、ビアホールＨＳＩＧ３内の導電性プラグ、図１０（Ｃ）に示した孤立導電膜６６、ビアホールＨＳＩＧ２内の導電性プラグ、図９（Ｂ）に示した孤立導電膜６２、及びビアホールＨＳＩＧ内の導電性プラグを介して、図９（Ａ）に示したセレクトトランジスタＴＳＬのドレイン領域に接続されている。
【００８３】
次に、図１１〜図１３を参照して、第３の実施例による固体撮像装置の製造方法について説明する。図１１（Ａ）〜（Ｃ）及び図１３は、図９（Ａ）の一点鎖線Ａ１１−Ａ１１における断面に相当し、図１２は、図９（Ａ）の一点鎖線Ａ１２−Ａ１２における断面に相当する。
【００８４】
図１１（Ａ）に示すように、シリコン基板３０の表面に素子分離絶縁膜３１が形成され、活性領域１０が画定されている。活性領域１０のうちフォトダイオードＰＤの配置される領域以外の領域は、ｐ型ウェル３２内に配置されている。活性領域１０の表層部に、Ｎ型埋込層３５、ＭＯＳトランジスタのソース及びドレインの低濃度領域ＬＤＤ、Ｐ＋層３６、ゲート酸化膜３７、ＭＯＳトランジスタのゲート電極Ｇ、酸化シリコン膜３４が形成されている。ここまでの主要な製造工程は、第１の実施例における図４（Ａ）に示した状態までの工程と同様である。
【００８５】
以下、第１の実施例の製造工程と異なる点について説明する。酸化シリコン膜３４を成膜した後、ゲート電極Ｇを上層配線と接続するためのビアホールを形成すべき領域の酸化シリコン膜３４を除去する。その後、酸化シリコン膜３４及びゲート電極層３３をパターニングして、ゲート電極Ｇ及びセレクト信号線ＳＥＬを形成する。このため、図１１（Ａ）に示すように、ゲート電極Ｇのうち活性領域１０を横切る部分の上面には、酸化シリコン膜３４が残る。図１２に示すように、ビアホールが形成される部分においては、ゲート電極Ｇの上面の酸化シリコン膜３４が除去されている。また、ゲート電極Ｇの間隔は、図４（Ａ）に示した第１の実施例の場合よりも狭い。
【００８６】
図１１（Ｂ）に示す状態に至るまでの工程を説明する。基板上に、厚さ５０〜１５０ｎｍの酸化シリコン膜を、ＣＶＤにより形成し、異方性エッチングすることにより、ゲート電極Ｇの側面上にサイドウォールスペーサＳＷを残す。図１２に示すように、素子分離絶縁膜３１上のゲート電極Ｇの側面上にも、サイドウォールスペーサＳＷが形成される。
【００８７】
フォトダイオードＰＤの上面から、トランスファトランジスタＴＴＲ上を経由して、リセットトランジスタＴＲＳのゲート電極の上面までをレジスト膜で覆う。このレジスト膜、ゲート電極Ｇ及びサイドウォールスペーサＳＷをマスクとして、加速エネルギ１０〜３０ｋｅＶ（中心条件２０ｋｅＶ）、ドーズ量１×１０１５〜５×１０１５ｃｍ−２の条件で、リンイオンを注入する。これにより、ＮチャネルＭＯＳトランジスタのソース及びドレインの高濃度領域４１、４２、及び４３が形成される。
【００８８】
本実施例の場合には、トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間のフローティング拡散領域ＦＤには、低濃度領域ＬＤＤ形成用のイオン注入のみが行われる。なお、フローティング拡散領域ＦＤに、高濃度領域形成用のイオン注入を行う場合もあり得る。
【００８９】
基板全面を覆うように、厚さ２０ｎｍの酸化シリコン膜６８をＣＶＤにより形成する。画素領域をレジスト膜で覆い、この酸化シリコン膜６８を異方性エッチングする。これにより、図１１（Ｂ）には現われていない周辺論理回路領域のＭＯＳトランジスタのゲート電極の側面上に、酸化シリコン膜６８が残る。すなわち、周辺論理回路部においては、ゲート電極の側面上に、サイドウォールスペーサＳＷと、酸化シリコン膜６８が残ることになる。
【００９０】
ＰチャネルＭＯＳトランジスタのソース及びドレインの高濃度部を形成するためのイオン注入を行う。注入されるイオン種はボロンであり、加速エネルギは５〜１０ｋｅＶ（中心条件７ｋｅＶ）、ドーズ量は１×１０１５〜５×１０１５ｃｍ−２である。
【００９１】
チタニウム膜またはコバルト膜の堆積と、熱処理を行い、酸化シリコン膜６８で覆われていない周辺論理回路領域のソース及びドレイン領域の表面に金属シリサイド膜を形成する。フォトダイオードＰＤ及び画素内のＭＯＳトランジスタのソース及びドレイン領域上には、金属シリサイド膜が形成されない。熱処理後、未反応のチタニウム膜またはコバルト膜を除去する。
【００９２】
図１１（Ｃ）及び図１２に示すように、基板全面を覆うように、プラズマＣＶＤまたは減圧ＣＶＤにより、窒化シリコンからなる厚さ７０ｎｍのエッチングストッパ膜７０を形成する。その上に、ＣＶＤにより酸化シリコンからなる厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の層間絶縁膜７１を形成する。ＣＭＰを行い、層間絶縁膜７１の表面を平坦化する。
【００９３】
層間絶縁膜７１に、ビアホールＨＦＤ、ＨＶＲ、ＨＳＩＧ、ＨＴＦＲ、ＨＲＳＴ、及びＨＳＦを形成する。このとき、エッチングストッパ膜７０が露出した時点でエッチングが停止するように、エッチングストッパ膜７０に対して層間絶縁膜７１を選択的にエッチングする。ビアホールＨＦＤ、ＨＶＲ、ＨＳＩＧ、ＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの底面に露出したエッチングストッパ膜７０を除去し、その下の酸化シリコン膜６８を露出させる。露出した酸化シリコン膜６８をエッチングし、フローティング拡散領域ＦＤ、不純物拡散領域４１、４２、及び４３の表面を露出させる。
【００９４】
酸化シリコン膜６８は、図１１（Ａ）に示した工程で形成されたゲート電極上の酸化シリコン膜３４及びサイドウォールスペーサＳＷに比べて十分薄いため、酸化シリコン膜３４及びサイドウォールスペーサＳＷを再現性よく残すことができる。
【００９５】
酸化シリコン膜３４及びサイドウォールスペーサＳＷがゲート電極Ｇを覆っているため、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの位置ずれがあったとしても、ゲート電極ＧがビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧ内に露出することはない。すなわち、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧがゲート電極Ｇに対して自己整合的に形成される。なお、図９（Ａ）に示したように、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧは、活性領域１０の外周からは、位置ずれ余裕をもって配置されている。
【００９６】
図１２に示すように、ゲート電極Ｇを上層配線と接続すべき領域においては、ゲート電極Ｇの上の酸化シリコン膜３４が予め取り除かれている。このため、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの内面にゲート電極Ｇの上面が露出する。なお、図１２では、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦが、理想的な位置から図の右方向にややずれており、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの底面に素子分離絶縁膜３１が露出している場合を示している。酸化シリコン膜６８が薄いため、位置ずれが生じた場合でも素子分離絶縁膜３１が大きく削られることはない。
【００９７】
厚さ３００ｎｍ程度のドープドアモルファスシリコン膜を形成して、ＣＭＰを行うことにより、ビアホールＨＦＤ、ＨＶＲ、ＨＳＩＧ、ＨＴＦＲ、ＨＲＳＴ、及びＨＳＦ内に導電性プラグ７３を残す。
【００９８】
層間絶縁膜７１の上に、酸化シリコンからなる厚さ２００〜５００（中心条件５００ｎｍ）の層間絶縁膜７５を、プラズマＣＶＤにより形成する。層間絶縁膜７５、及び７１をエッチングし、エッチングストッパ膜７０でエッチングが停止する条件で、ビアホールを形成する。ビアホールの底面に露出したエッチングストッパ膜７０を除去する。
【００９９】
図１１（Ｃ）に示したように、下側の層間絶縁膜７１に形成されたビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧと、上側の層間絶縁膜７５に形成されたビアホールとの位置ずれがない場合には、導電性プラグ７３の上面でエッチングが停止する。
【０１００】
図１２に示したように、下側の層間絶縁膜７１に形成されたビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦと、上側の層間絶縁膜７５に形成されたビアホールとの位置ずれがある場合には、エッチングストッパ膜７０の底面までエッチングが進み、酸化シリコン膜６８が露出する。
【０１０１】
これらのビアホールの形成と同時に、周辺論理回路領域のＭＯＳトランジスタのソース及びドレイン領域に対応する位置のビアホールを形成する。周辺論理回路領域においては、酸化シリコン膜６８が除去されている。このため、層間絶縁膜７５、７１、及びエッチングストッパ膜７０を貫通するビアホールの底面に、ＭＯＳトランジスタのソース及びドレイン領域が露出する。
【０１０２】
次に、周辺論理回路領域のＭＯＳトランジスタのゲート電極を上層配線に接続するためのビアホールを形成する。周辺論理回路部のＭＯＳトランジスタのゲート電極上には、図１１（Ａ）に示したゲート電極Ｇの上の酸化シリコン膜３４が残っている。このため、層間絶縁膜７５及び７１を貫通させた後、底面に露出したエッチングストッパ膜７０を除去し、さらに、ゲート電極上の酸化シリコン膜３４を除去する。
【０１０３】
基板全面を覆うように、チタニウムからなる厚さ１０〜５０ｎｍの密着層、窒化チタニウムからなる厚さ１０〜１００ｎｍのバリアメタル層、及びタングステンからなる厚さ１００〜８００ｎｍの導電層を形成する。この３層のＣＭＰを行うことにより、ビアホール内に導電性プラグ７６を残す。
【０１０４】
図１３に示すように、層間絶縁膜７５の上に、第１層目の金属配線層を形成する。第１層目の金属配線層内の各配線は、厚さ４００〜１０００ｎｍのアルミニウム合金膜で形成される。第１層目の金属配線層には、画素内配線１５Ｂ、孤立導電膜６１及び６２が含まれる。
【０１０５】
第１層目の金属配線層の上に、図１０（Ｃ）に示した第２層目の金属配線層及び図１０（Ｄ）に示した第３層目の金属配線層を形成する。
第３の実施例では、画素内の４つのトランジスタのゲート電極の間隔を狭くすることができる。これにより、画素面積を小さくすることができる。特に、フローティング拡散領域ＦＤの面積を小さくすることができるため、信号電荷を電圧に変換する時の感度を高めることができる。
【０１０６】
次に、図１４及び図１５を参照して、第４の実施例による固体撮像装置について説明する。第４の実施例においても、第３の実施例の場合と同様に、ビアホールがゲート電極に対して自己整合的に形成されるが、その形成方法が、第３の実施例の形成方法とは異なる。第４の実施例による固体撮像装置の平面図は、図９及び図１０に示した第３の実施例による固体撮像装置の平面図と同一である。図１４（Ａ）及び（Ｂ）が、図９（Ａ）の一点鎖線Ａ１１−Ａ１１における断面図に対応し、図１５が、図９（Ａ）の一点鎖線Ａ１２−Ａ１２における断面図に対応する。
【０１０７】
図１４（Ａ）に示すように、第３の実施例における図１１（Ａ）の状態に至るまでの工程と同様の工程により、ゲート電極Ｇ、酸化シリコン膜３４、ソース及びドレインの低濃度領域ＬＤＤ、Ｎ型埋込層３５、及びＰ＋層３６を形成する。基板全面を覆うように、厚さ５０〜１２０ｎｍの窒化シリコン膜８０を、ＣＶＤにより形成する。
【０１０８】
画素内の窒化シリコン膜８０を残し、周辺論理回路領域（図示せず）の窒化シリコン膜８０を異方性エッチングし、ゲート電極の側面上にサイドウォールスペーサを残す。周辺論理回路領域のＭＯＳトランジスタのソース及びドレインの高濃度部のイオン注入を行う。
【０１０９】
図１４（Ｂ）に示すように、基板全面上に、厚さ１０〜３０ｎｍの窒化シリコン膜８１をＣＶＤにより形成し、その上に、酸化シリコンからなる厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の層間絶縁膜８２をＣＶＤにより形成する。ＣＭＰを行い、層間絶縁膜８２の表面を平坦化する。
【０１１０】
窒化シリコン膜８１でエッチングが停止する条件で、層間絶縁膜８２にビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを形成する。ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの底面に露出した窒化シリコン膜８１及び８０を異方性エッチングする。ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの底面に、ゲート酸化膜３７が露出し、ゲート電極Ｇの側面上に、窒化シリコン膜８０が残る。露出したゲート酸化膜３７を除去する。
【０１１１】
ゲート電極Ｇの上面が、酸化シリコン膜３４で覆われているため、位置ずれが生じたとしても、ゲート電極ＧがビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの内面に露出することはない。このため、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを、ゲート電極Ｇに対して自己整合的に形成することができる。
【０１１２】
ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧ内に、ドープドアモルファスシリコンからなる導電性プラグ７３を埋め込む。この後の工程は、第３の実施例による固体撮像装置の製造工程と同様である。
【０１１３】
図１５に示すビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦを形成する時に、最後に、図１４（Ｂ）に示したゲート酸化膜３７が除去される。このとき、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦの底面に露出した素子分離絶縁膜３１の表層部がエッチングされるが、その量はわずかであるため、問題はない。
【０１１４】
層間絶縁膜８２の上の層間絶縁膜７５にビアホールを形成するときには、最後に窒化シリコン膜８０がエッチングされる。このため、ゲート電極Ｇに対してビアホールの位置がずれていたとしても、酸化シリコンからなる素子分離絶縁膜３１はほとんどエッチングされない。
【０１１５】
次に、図１６及び図１７を参照して、第５の実施例による固体撮像装置について説明する。第５の実施例においても、第３の実施例の場合と同様に、ビアホールがゲート電極に対して自己整合的に形成されるが、その形成方法が、第３の実施例の形成方法とは異なる。第５の実施例による固体撮像装置の平面図は、図９及び図１０に示した第３の実施例による固体撮像装置の平面図と同一である。図１６（Ａ）及び（Ｂ）が、図９（Ａ）の一点鎖線Ａ１１−Ａ１１における断面図に対応し、図１７が、図９（Ａ）の一点鎖線Ａ１２−Ａ１２における断面図に対応する。
【０１１６】
図１６（Ａ）に示すように、第３の実施例における図１１（Ａ）の状態に至るまでの工程と同様の工程により、ゲート電極Ｇ、酸化シリコン膜３４、ソース及びドレインの低濃度領域ＬＤＤ、Ｎ型埋込層３５、及びＰ＋層３６を形成する。基板全面を覆うように、酸化シリコンからなる厚さ５０〜１５０ｎｍの酸化シリコン膜９０を、ＣＶＤにより形成する。
【０１１７】
第３の実施例では、この酸化シリコン膜を異方性エッチングすることにより図１１（Ｂ）に示したサイドウォールスペーサＳＷを形成したが、第５の実施例では、画素領域をレジスト膜で覆って、酸化シリコン膜９０を異方性エッチングする。このため、周辺論理回路領域においては、ゲート電極の側面上にサイドウォールスペーサが形成され、画素内には酸化シリコン膜９０が残る。また、図１７に示すように、この時点では、ゲート電極Ｇの上の酸化シリコン膜９０を除去しない。
【０１１８】
周辺論理回路領域において、ＭＯＳトランジスタのソース及びドレインの形成、及び金属シリサイド膜の形成を行う。
図１６（Ｂ）に示すように、厚さ１０〜３０ｎｍの窒化シリコン膜９１をＣＶＤにより形成し、その上に、酸化シリコンからなる厚さ７００〜１５００ｎｍ（中心条件１０００ｎｍ）の層間絶縁膜９２をＣＶＤにより形成する。ＣＭＰを行い、層間絶縁膜９２の表面を平坦化する。
【０１１９】
酸化シリコンと窒化シリコンとのエッチング選択比が大きくない条件で、層間絶縁膜９２から半導体基板３０の表面まで達するビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを形成する。基板全面上に、厚さ３０〜１５０ｎｍ（中心条件１００ｎｍ）の酸化シリコン膜または窒化シリコン膜の堆積と、エッチバックを行い、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧの側面上に、サイドウォールスペーサ９４を残す。
【０１２０】
サイドウォールスペーサ９４により、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧ内に埋め込まれる導電性プラグが、ゲート電極Ｇから絶縁される。このため、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧを形成した直後に、位置ずれによってその内面にゲート電極Ｇが露出していたとしても、最終的には、ゲート電極Ｇと導電性プラグとの絶縁性が確保される。
【０１２１】
図１７に示すように、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦがゲート電極Ｇからずれた場合には、素子分離絶縁膜３１が部分的にエッチングされてしまう。ところが、このエッチングされた部分は、サイドウォールスペーサ９４で埋め込まれる。このため、ビアホールＨＴＦＲ、ＨＲＳＴ、及びＨＳＦが素子分離絶縁膜３１を貫通して半導体基板３０まで達したとしても、導電性プラグと半導体基板３０との電気的短絡を防止することができる。
【０１２２】
図１６（Ｂ）では、ビアホールＨＦＤ、ＨＶＲ、及びＨＳＩＧとゲート電極Ｇとの位置あわせ余裕を確保しなかったが、０．１μｍ程度の位置合わせ余裕を確保してもよい。
【０１２３】
次に、図１８〜図２０を参照して、第６の実施例による固体撮像装置について説明する。第６の実施例による固体撮像装置は、１画素が、１つのフォトダイオードと３つのトランジスタで構成される。
【０１２４】
図１８（Ａ）に、３トランジスタ型固体撮像装置のブロック図を示す。３トランジスタ型固体撮像装置では、図１（Ａ）に示した４トランジスタ型固体撮像装置のトランスファ信号線ＴＦＲが省略されている。その他の構成は、４トランジスタ型固体撮像装置の構成と同様である。
【０１２５】
図１８（Ｂ）に、１画素の等価回路図を示す。図１（Ｂ）に示した４トランジスタ型固体撮像装置のトランスファトランジスタＴＴＲが省略され、フォトダイオードＰＤのカソードがソースフォロワトランジスタＴＳＦのゲート電極に直結されている。その他の回路構成は、４トランジスタ型固体撮像装置の回路構成と同様である。
【０１２６】
図１８（Ｃ）に、３トランジスタ型固体撮像装置の各種信号のタイミングチャートを示す。時刻ｔ２１においてリセット信号ＲＳＴが立ち上がり、フォトダイオードＰＤのカソード電圧ＰＤＣが初期設定される。リセット信号ＲＳＴが立ち下がると、受光量に応じてフォトダイオードＰＤのカソードに電子が蓄積され、その電位ＰＤＣが低下する。
【０１２７】
時刻ｔ２２においてセレクト信号ＳＥＬが立ち上がり、フォトダイオードＰＤのカソード電圧ＰＤＣに対応した電気信号が、信号読出線ＳＩＧに出力される。時刻ｔ２３においてリセット信号ＲＳＴが立ち上がり、フォトダイオードＰＤのカソード電圧ＰＤＣが初期設定される。時刻ｔ２４においてセレクト信号ＳＥＬが立ち上がり、初期設定されたカソード電圧ＰＤＣに対応した電気信号が、信号読出線ＳＩＧに出力される。時刻ｔ２５においてリセット信号ＲＳＴが立ち下がり、受光量に応じてフォトダイオードＰＤのカソード電圧ＰＤＣが低下し始める。
【０１２８】
時刻ｔ２２に読み出された電気信号と時刻ｔ２４に読み出された電気信号との差分を求めることにより、ソースフォロワトランジスタＴＳＦの閾値電圧に依存しない画像信号を得ることができる。
【０１２９】
図１８（Ｃ）では、時刻ｔ２１にフォトダイオードＰＤの初期設定を行ったが、時刻ｔ２３においてもフォトダイオードＰＤが初期設定される。このため、時刻ｔ２５から信号電荷の蓄積が始まった後、時刻ｔ２２に相当する信号読出しを行うシーケンスを繰り返してもよい。
【０１３０】
図１９に、第６の実施例による固体撮像装置の１画素の平面図を示す。図２（Ａ）に示した第１の実施例のトランスファトランジスタＴＴＲのゲート電極、お呼びビアホールＨＦＤ１が省かれている。ビアホールＨＦＤ１の代わりに、フォトダイオードＰＤの図の右下隅に、フォトダイオードＰＤのカソード領域に接続するためのビアホールＨＰＤが配置されている。トランスファトランジスタＴＴＲのゲート電極が省かれているため、１画素の列方向の長さが短くなっている。
【０１３１】
図２０に、図１９の一点鎖線Ａ２０−Ａ２０における断面図を示す。図５（Ｄ）に示した第１の実施例による固体撮像装置の断面図との相違点について説明する。図２０の各構成部分には、図５（Ｄ）の対応する構成部分に付された参照符号と同一の参照符号が付されている。図５（Ｄ）に示したトランスファトランジスタＴＴＲが省略されている。フォトダイオードＰＤのカソードとなるＮ型埋込層３５がリセットトランジスタＴＲＳのゲート電極の縁まで延在し、リセットトランジスタＴＲＳのドレイン領域を兼ねる。
【０１３２】
Ｎ型埋込層３５が形成され、かつＰ＋層３６が形成されていない領域に、ビアホールＨＰＤが形成されている。層間絶縁膜５０の一部の領域上にシリコン膜１２Ａが形成されている。シリコン膜１２Ａは、ビアホールＨＰＤ内を経由してＮ型埋込層３５に接続されている。図２０には表されていないが、図２（Ｂ）及び図６に表された画素内配線１５と同様の画素内配線が形成されており、シリコン膜１２Ａが、図１９に示したビアホールＨＳＦ内を経由してソースフォロワトランジスタＴＳＦのゲート電極に接続されている。
【０１３３】
図２０では、Ｎ型埋込層３５の一部がＰ＋層３６の下に埋め込まれた埋込型フォトダイオードを採用した場合を示した。Ｎ＋層を基板の表層部に形成し、基板３０がフォトダイオードＰＤのアノードを兼ねる構成としてもよい。
【０１３４】
第６の実施例では、フォトダイオードＰＤのカソードを、ソースフォロワトランジスタＴＳＦのゲート電極に接続するためのビアホールＨＰＤが、活性領域１０の突出部１０Ｂや直線状部分１０Ｃではなく、四角形部分１０Ａ内に配置されている。ビアホールＨＰＤを、図２２（Ｂ）と同様に、図１９の突出部１０Ｂ内に配置すると、ビアホールＨＰＤとリセットトランジスタＴＲＳのゲート電極との間の位置あわせ余裕を確保しなければならない。画素の列方向の大きさが決まっている場合には、３つのトランジスタを縦一列に配置することができなくなり、図２２（Ｂ）に示したように、活性領域を折曲げて、横方向部分５００Ｄを設けなければならなくなる。
【０１３５】
図１９のビアホールＨＰＤが配置された部分は、フォトダイオードとして使用することができないが、図１９と図２２（Ｂ）とを比較すれば明らかなように、図１９に示した第６の実施例の方が、図２２（Ｂ）の配置の場合よりも、フォトダイオードＰＤの面積を大きくすることができる。
【０１３６】
図２０に、図１９の一点鎖線Ａ２０−Ａ２０における断面図を示す。以下、図５（Ｄ）に示した第１の実施例における固体撮像装置との相違点について説明する。
【０１３７】
第６の実施例では、図５（Ｄ）に示したトランスファトランジスタＴＴＲが省略されており、Ｎ型埋込層３５が、リセットトランジスタＴＲＳのソース領域まで延在している。図５（Ｄ）に示したビアホールＨＦＤ１の代わりに、Ｐ＋層３６を挟んでリセットトランジスタＴＲＳとは反対側に、ビアホールＨＰＤが設けられている。ビアホールＨＰＤの内面、及び層間絶縁膜５０の上面の一部を覆うシリコン膜１２Ａが、Ｎ型埋込層３５に接続されている。シリコン膜１２は、層間絶縁膜５５の上の第１層目の金属配線層内の配線により、ソースフォロワトランジスタＴＳＦのゲート電極に接続されている。
【０１３８】
第６の実施例による３トランジスタ型固体撮像装置において、第３〜第５の実施例のように、ゲート電極に対してビアホールを自己整合的に形成してもよい。次に、図２１を参照して、第７の実施例による固体撮像装置について説明する。以下、図２（Ａ）に示した第１の実施例の固体撮像装置との相違点について説明する。
【０１３９】
第７の実施例による固体撮像装置では、活性領域１０の四角形部分１０Ａの列方向の長さが短くなり、直線状部分１０Ｃがフォトダイオード側に９０°折れ曲がっている。セレクトトランジスタＴＳＬのゲート電極が、折れ曲がって行方向に延在する部分１０Ｄと交差している。
【０１４０】
その他のトランスファトランジスタＴＴＲ、リセットトランジスタＴＲＳ、及びソースフォロワトランジスタＴＳＦのゲート電極は、図２（Ａ）に示した第１の実施例の場合と同様に、列方向に延在する直線状部分１０Ｃと交差している。
【０１４１】
トランスファトランジスタＴＴＲのゲート電極とリセットトランジスタＴＲＳのゲート電極との間隔が、図２（Ａ）に示した第１の実施例の場合よりも狭い。このため、フローティング拡散領域ＦＤ内に配置されるビアホールＨＦＤが、図９（Ａ）に示した第３の実施例の場合と同様に、ゲート電極に対して自己整合的に形成される。これにより、フローティング拡散領域ＦＤの面積を小さくすることができる。フローティング拡散領域ＦＤの面積が小さくなると、信号電荷を電圧に変換する時の感度を高めることができる。
【０１４２】
画素内配線１５Ｃの一端が、ビアホールＨＦＤ内を経由してフローティング拡散領域ＦＤに接続され、他端が、ビアホールＨＳＦ内を経由して、ソースフォロワトランジスタＴＳＦのゲート電極に接続されている。画素内配線１５Ｃは、図７（Ｂ）に示した画素内配線１５Ａと同様に、シリコン層と金属シリサイド層との２層で構成される。
【０１４３】
画素内配線１５Ｃは、基板表面の法線に平行な視線で見たとき、フローティング拡散領域ＦＤを内包するように配置されている。フローティング拡散領域ＦＤが画素内配線１５Ｃで覆われているため、フローティング拡散領域ＦＤの遮光性を高めることができる。また、画素内配線１５Ｃを、上層の金属配線層で形成する必要が無いため、金属配線層の配線レイアウトの設計を容易に行うことができる。
【０１４４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１４５】
上記実施例から、以下の付記に記載された発明が導出される。
（付記１） 半導体基板上に、行列状に配置された複数の画素を有し、
前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部側で該第１の領域に連続し、第１の方向に長い部分を有する第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域の第１の方向に長い部分と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と
を有する半導体装置。
【０１４６】
（付記２） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所よりも前記第１の端部側において、前記第２の領域の第１の方向に長い部分と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線を有する付記１に記載の半導体装置。
【０１４７】
（付記３） 前記トランスファ信号線が、前記トランスファトランジスタのゲート電極と同一の導電層で形成されている付記２に記載の半導体装置。
（付記４） 前記リセット信号線が、前記リセットトランジスタのゲート電極と同一の導電層で形成されている付記１に記載の半導体装置。
【０１４８】
（付記５） 前記セレクト信号線が、前記セレクトトランジスタのゲート電極と同一の導電層で形成されている付記１または２に記載の半導体装置。
（付記６） 前記画素内配線のうち、少なくとも、リセットトランジスタの前記第１の端部側の不純物拡散領域に接触する部分がシリコンで形成されている付記１〜５のいずれかに記載の半導体装置。
【０１４９】
（付記７） さらに、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜及び前記ソースフォロワトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われ、側面に、前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第３のビアホールと
を有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている付記１に記載の半導体装置。
【０１５０】
（付記８） 前記層間絶縁膜は、前記上部ゲート保護膜及び前記側部ゲート保護膜のうち、前記第１〜第３のビアホールの側面に現われていない領域を覆い、前記上部ゲート保護膜及び前記側部ゲート保護膜とは異なるエッチング特性を有する材料からなる層を含む付記７に記載の半導体装置。
【０１５１】
（付記９） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所よりも前記第１の端部側において、前記第２の領域の第１の方向に長い部分と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線と、
前記トランスファトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記トランスファトランジスタのゲート電極の側面を覆う側部ゲート保護膜とを有し、
前記第１のビアホールの側面に、前記トランスファトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている付記７または８に記載の半導体装置。
【０１５２】
（付記１０） さらに、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われている第３のビアホールと、
前記第１〜第３のビアホールの各々の側面を覆う絶縁材料からなるサイドウォールスペーサとを有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている付記１に記載の半導体装置。
【０１５３】
（付記１１） 前記第１のビアホールの側面に、前記リセットトランジスタのゲート電極の側面が現われ、前記第２のビアホールの側面に、前記リセットトランジスタのゲート電極の側面及び前記ソースフォロワトランジスタのゲート電極の側面が現われ、前記第３のビアホールの側面に、前記セレクトトランジスタのゲート電極の側面が現われている付記１０に記載の半導体装置。
【０１５４】
（付記１２） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタと、
前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線と
を有し、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所よりも前記第１の端部側において、前記第２の領域の第１の方向に長い部分と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
前記第１のビアホールの側面に、前記トランスファトランジスタのゲート電極の側面が現われている付記１０または１１に記載の半導体装置。
【０１５５】
（付記１３） 前記画素内配線のうち、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分から、前記ソースフォロワトランジスタのゲート電極に接続された部分までが、シリコン層で形成されているか、または最下層にシリコン層を含む積層構造を有する付記１に記載の半導体装置。
【０１５６】
（付記１４） 前記リセット信号線及び前記セレクト信号線のいずれか一方が、前記画素内配線と同一の導電層で形成されている付記１３に記載の半導体装置。
【０１５７】
（付記１５） 前記画素内配線のうち、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分から、前記ソースフォロワトランジスタのゲート電極に接続された部分までが、シリコン層で形成されているか、または最下層にシリコン層を含む積層構造を有する付記２に記載の半導体装置。
【０１５８】
（付記１６） 前記リセット信号線、前記セレクト信号線、及び前記トランスファ信号線のいずれか一つが、前記画素内配線と同一の導電層で形成されている付記１５に記載の半導体装置。
【０１５９】
（付記１７） 前記第１の領域が直線状の外周部分を含み、前記第２の領域のうち第１の方向に長い部分が、前記第１の領域の直線状の外周部分に並走している付記１〜１６のいずれかに記載の半導体装置。
【０１６０】
（付記１８） 半導体基板上に、行列状に配置された複数の画素を有し、
前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続し、少なくとも、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分がシリコンで形成されている画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と
を有する半導体装置。
【０１６１】
（付記１９） 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域の前記第１の端部との間で、前記第２の領域と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線を有する付記１８に記載の半導体装置。
【０１６２】
（付記２０） 前記画素内配線のうち、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分から、当該画素の前記ソースフォロワトランジスタのゲート電極に接続された部分までが、シリコン層で形成されているか、または最下層にシリコン層を含む積層構造を有する付記１８または１９に記載の半導体装置。
【０１６３】
（付記２１） 前記リセット信号線及び前記セレクト信号線のうち一方が、前記画素内配線と同一の導電層で形成されている付記２０に記載の半導体装置。
（付記２２） 半導体基板上に、行列状に配置された複数の画素を有し、
画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜及び前記ソースフォロワトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われ、側面に、前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第３のビアホールと
を有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている半導体装置。
【０１６４】
（付記２３） 前記層間絶縁膜は、前記上部ゲート保護膜及び前記側部ゲート保護膜のうち、前記第１〜第３のビアホールの側面に現われていない領域を覆い、前記上部ゲート保護膜及び前記側部ゲート保護膜とは異なるエッチング特性を有する材料からなる層を含む付記２２に記載の半導体装置。
【０１６５】
（付記２４） 半導体基板上に、行列状に配置された複数の画素を有し、
画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われている第３のビアホールと、
前記第１〜第３のビアホールの各々の側面を覆う絶縁材料からなるサイドウォールスペーサとを有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている半導体装置。
【０１６６】
（付記２５） 前記第１のビアホールの側面に、前記リセットトランジスタのゲート電極の側面が現われ、前記第２のビアホールの側面に、前記リセットトランジスタのゲート電極の側面及び前記ソースフォロワトランジスタのゲート電極の側面が現われ、前記第３のビアホールの側面に、前記セレクトトランジスタのゲート電極の側面が現われている付記２４に記載の半導体装置。
【０１６７】
【発明の効果】
以上説明したように、本発明によれば、固体撮像装置の１画素内のフォトダイオードの占める面積比を大きくすることができる。また、ジャンクションリーク電流を少なくし、画質を高めることができる。
【図面の簡単な説明】
【図１】４トランジスタ型固体撮像装置のブロック図、等価回路図、及びタイミングチャートである。
【図２】第１の実施例による固体撮像装置のゲート電極層のパターン及び第１層目の金属配線層のパターンを示す平面図である。
【図３】第１の実施例による固体撮像装置の第２層目及び第３層目の金属配線層のパターンを示す平面図である。
【図４】第１の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図５】第１の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図６】第１の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その３）である。
【図７】第２の実施例による固体撮像装置のゲート電極層のパターン及びシリコン配線層のパターンを示す平面図である。
【図８】第２の実施例による固体撮像装置の第１層目及び第２層目の金属配線層のパターンを示す平面図である。
【図９】第３の実施例による固体撮像装置のゲート電極層のパターン及び第１層目の金属配線層のパターンを示す平面図である。
【図１０】第３の実施例による固体撮像装置の第２層目及び第３層目の金属配線層のパターンを示す平面図である。
【図１１】第３の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図１２】第３の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図１３】第３の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その３）である。
【図１４】第４の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図１５】第４の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図１６】第５の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その１）である。
【図１７】第５の実施例による固体撮像装置の製造方法を説明するための基板の断面図（その２）である。
【図１８】３トランジスタ型固体撮像装置のブロック図、等価回路図、及びタイミングチャートである。
【図１９】第６の実施例による固体撮像装置のゲート電極層のパターンを示す平面図である。
【図２０】第６の実施例による固体撮像装置の断面図である。
【図２１】第７の実施例による固体撮像装置のゲート電極層のパターンを示す平面図である。
【図２２】従来の固体撮像装置のゲート電極層のパターンを示す平面図である。
【符号の説明】
１ 撮像領域
２ 画素
３ 行選択回路
４ 読出回路
１０ 活性領域
１１ 上端
１２ シリコン膜
１５ 画素内配線
１６、１９ 配線
１７、１８、２０ 孤立導電膜
３０ 半導体基板
３１ 素子分離絶縁膜
３２ Ｐ型ウェル
３３ ゲート電極層
３４ 酸化シリコン膜
３５ Ｎ型埋込層
３６ Ｐ＋層
３７ ゲート酸化膜
４０ マスク膜
４１、４２、４３ 不純物拡散領域
４５ 金属シリサイド膜
５０、５５ 層間絶縁膜
５６ 導電性プラグ
６０、６１、６２、６６ 孤立導電膜
６５ 配線
６８ 酸化シリコン膜
７０ エッチングストッパ膜
７１ 層間絶縁膜
７３、７６ 導電性プラグ
７５、８３ 層間絶縁膜
８０、８１ 窒化シリコン膜
９０ 酸化シリコン膜
９１ 窒化シリコン膜
９２ 層間絶縁膜
９４ サイドウォールスペーサ
Claims (10)
- 半導体基板上に、行列状に配置された複数の画素を有し、
前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部側で該第１の領域に連続し、第１の方向に長い部分を有する第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域の第１の方向に長い部分と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と
を有する半導体装置。 - 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所よりも前記第１の端部側において、前記第２の領域の第１の方向に長い部分と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線を有する請求項１に記載の半導体装置。 - 前記画素内配線のうち、少なくとも、リセットトランジスタの前記第１の端部側の不純物拡散領域に接触する部分がシリコンで形成されている請求項１または２に記載の半導体装置。
- さらに、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜及び前記ソースフォロワトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われ、側面に、前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第３のビアホールと
を有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている請求項１に記載の半導体装置。 - さらに、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われている第３のビアホールと、
前記第１〜第３のビアホールの各々の側面を覆う絶縁材料からなるサイドウォールスペーサとを有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている請求項１に記載の半導体装置。 - 前記第１の領域が直線状の外周部分を含み、前記第２の領域のうち第１の方向に長い部分が、前記第１の領域の直線状の外周部分に並走している請求項１〜５のいずれかに記載の半導体装置。
- 半導体基板上に、行列状に配置された複数の画素を有し、
前記画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続し、少なくとも、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続された部分がシリコンで形成されている画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と
を有する半導体装置。 - 前記画素の各々が、さらに、前記第２の領域内に配置され、チャネル領域を挟んで形成された一対の不純物拡散領域と、該チャネル領域の上に形成されたゲート電極とを有するトランスファトランジスタを含み、
前記トランスファトランジスタのゲート電極が、前記リセットトランジスタのゲート電極と前記第２の領域の前記第１の端部との間で、前記第２の領域と交差しており、該トランスファトランジスタの前記第１の端部側の不純物拡散領域が、前記フォトダイオードの第１導電型の不純物拡散領域に接続されており、
さらに、前記トランスファトランジスタのゲート電極に、トランスファ信号を印加するトランスファ信号線を有する請求項７に記載の半導体装置。 - 半導体基板上に、行列状に配置された複数の画素を有し、
画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の上面を覆う上部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われ、側面に、前記リセットトランジスタのゲート電極の側面を覆う側部ゲート保護膜及び前記ソースフォロワトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われ、側面に、前記セレクトトランジスタのゲート電極の側面を覆う側部ゲート保護膜が現われている第３のビアホールと
を有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている半導体装置。 - 半導体基板上に、行列状に配置された複数の画素を有し、
画素の各々は、フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタを含み、
前記フォトダイオードは、厚さ方向に重ねられた第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とを含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタの各々は、前記半導体基板の表層部に、チャネル領域を挟んで形成された一対の第１導電型の不純物拡散領域と、該チャネル領域上に形成されたゲート電極とを含み、
前記フォトダイオード、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタは、１つの活性領域内に配置されており、
該活性領域は、前記フォトダイオードの配置された第１の領域、及び第１の端部において該第１の領域に連続した細長い第２の領域を含み、
前記リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、前記第２の領域と交差し、前記リセットトランジスタのゲート電極と前記第２の領域との交差箇所、前記ソースフォロワトランジスタのゲート電極と前記第２の領域との交差箇所、及び前記セレクトトランジスタのゲート電極と前記第２の領域との交差箇所が、前記第１の端部から遠ざかる方向にこの順番に配置されており、
さらに、前記リセットトランジスタの前記第１の端部側の不純物拡散領域と、当該画素の前記ソースフォロワトランジスタのゲート電極とを接続する画素内配線と、
前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、前記フォトダイオードに逆方向の初期バイアスを印加するためのリセット電圧が与えられているリセット電圧供給線と、
前記リセットトランジスタのゲート電極にリセット信号を印加するためのリセット信号線と、
前記画素の行ごとに配置され、対応する行の画素の前記セレクトトランジスタのゲート電極にセレクト信号を印加するためのセレクト信号線と、
前記画素の列ごとに配置され、対応する列の画素の前記セレクトトランジスタの、前記第１の端部とは反対側の不純物拡散領域に接続された信号読出線と、
前記リセットトランジスタ、前記ソースフォロワトランジスタ、及び前記セレクトトランジスタを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタの前記第１の端部側の不純物拡散領域の上面が現われている第１のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域の上面が現われている第２のビアホールと、
前記層間絶縁膜を貫通し、底面に、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域の上面が現われている第３のビアホールと、
前記第１〜第３のビアホールの各々の側面を覆う絶縁材料からなるサイドウォールスペーサとを有し、
前記画素内配線が、前記第１のビアホール内を経由して、前記リセットトランジスタの前記第１の端部側の不純物拡散領域に接続され、
前記リセット電圧供給線が、前記第２のビアホール内を経由して、前記リセットトランジスタのゲート電極と前記ソースフォロワトランジスタのゲート電極との間の不純物拡散領域に接続され、
前記信号読出線が、前記第３のビアホール内を経由して、前記セレクトトランジスタの前記第１の端部とは反対側の不純物拡散領域に接続されている半導体装置。
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