JP2007227844A - 固体撮像素子及びその製造方法 - Google Patents
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Abstract
【解決手段】全画素のフォトダイオード50により入射光を同時に光電変換して蓄積した電荷を、全画素一斉に転送ゲート電極51を有する転送ゲートトランジスタにより、ソース近傍p型領域47へ転送した後、各画素のリング状ゲート電極45を有するリング状ゲートトランジスタから順次出力するグローバルシャッタ機能を有するため、動画撮影時の画像歪を防止し、静止画撮影時ではシャッタ機構を用いずに画像歪無しの撮影ができる。また、ゲート酸化膜44とSiN膜58との多層膜により、埋め込みのp-領域49に対する反射防止を行うことで、高感度を実現する。
【選択図】図1
Description
図1(A)は本発明になる固体撮像素子の第1の実施の形態の1画素分の平面図、同図(B)は同図(A)のX−X’線に沿う縦断面図を示す。本実施の形態で使用する基板は、図1(B)に示すように、p+基板上41にp-型エピタキシャル層42を成長させてある。p-型エピタキシャル層42内にnウェル43があり、nウェル43上にはゲート酸化膜44を挟んで第1のゲート電極として、平面形状がリング状のゲート電極45が形成されている。
次に、図1及び図2と共に説明した本発明の固体撮像素子を製造する第1の実施の形態の製造方法について、図3〜図7の構造断面図と共に説明する。図3〜図7中、図1及び図2と同一構成部分には同一符号を付してある。図3(A)は配線工程に入る前の本発明の固体撮像素子の第1の実施の形態の1画素分の断面図を示す。フォトダイオード上の酸化膜はゲート酸化膜44そのものでもよいし、酸化、CVD(Chemical Vapour Deposition:化学気相成長)等で厚くなっていても構わない。SiN膜と合わせて反射防止膜として機能すれば問題ない。
最初に行うのは全画素一斉にフォトダイオード(図1(A)の50、図8の74等)からリング状ゲート電極(図1の45)のソース近傍p型領域(図1の47)にホールを転送することである。そのため、図9(B)に示すように転送ゲート電位制御回路82から出力される転送ゲート制御信号がVddからLow2に下がり、転送ゲート電極(図1の51)の電位がLow2となり、転送ゲートMOSFET75がオン状態になる。
Low≦Low1≦Vg1≦Vdd (ただし、Low<Vdd)
なる不等式が成立する電位である。また、上記の期間(4)ではスイッチSW1が図9(I)に示すようにオフ、スイッチSW2が同図(J)に示すようにオン、スイッチsc1が同図(M)に示すようにオン、スイッチsc2が同図(N)に示すようにオフとされる。この結果、リング状ゲートMOSFET73のソースに接続されたソースフォロア回路が働き、リング状ゲートMOSFET73のソース電位は、図9(L)に示すように期間(4)ではS2(=Vg1−Vth1)となる。ここで、Vth1とはバックゲート(ソース近傍p型領域47)にホールがある状態での、リング状ゲートMOSFET73のしきい値電圧である。このソース電位S2がオンとされているスイッチsc1を通してキャパシタC1に記憶される。
ただし、期間(4)とは異なり、図9(M)、(N)に示すように、スイッチsc1はオフ、スイッチsc2はオンとする。リング状ゲート電極は図9(K)に示すように期間(4)と同じVg1とする。しかし、この期間(6)では直前の期間(5)でホールが基板に排出されていて、ソース近傍p型領域47にはホールが存在しないので、リング状ゲートMOSFET73のソース電位は、図9(L)に示すように期間(6)ではS0(=Vg1−Vth0)となる。ここでVth0は、バックゲート(ソース近傍p型領域47)にホールがない状態でのリング状ゲートMOSFET73のしきい値電圧である。
ホールが完全に排出されたときのソース電極電位は、High1−Vth0になる。この方法では、ソース電位制御回路85のうち、Highsを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
次に、本発明になる固体撮像素子の第2の実施の形態について説明する。第1の実施の形態では、固体撮像素子の製造において、露光、エッチバックという工程が必要になる。反射防止膜だけが必要で、セルフ・アライン・コンタクトが不要な場合には、第1の実施の形態は工程が過剰である。そこで、この第2の実施の形態の固体撮像素子は、より簡単な工程で反射防止膜を得る構造を有するようにしたものである。
次に、図10と共に説明した本発明の固体撮像素子を製造する第2の実施の形態の製造方法について、図11〜図14の構造断面図と共に説明する。図11〜図14中、図10と同一構成部分には同一符号を付してある。図11(A)は配線工程に入る前の本発明の固体撮像素子の第2の実施の形態の1画素分の断面図を示す。フォトダイオード上の酸化膜はゲート酸化膜44そのものでもよいし、酸化、CVD(Chemical Vapour Deposition:化学気相成長)等で厚くなっていても構わない。SiN膜と合わせて反射防止膜として機能すれば問題ない。
45 リング状ゲート電極
46 n+型ソース領域
47 ソース近傍p型領域
48 n+型ドレイン領域
49 埋め込みp-型領域
50、74 フォトダイオード
51 転送ゲート電極
52、76 ドレイン電極配線
53、79 リング状ゲート電極配線
54、84 ソース電極配線(出力線)
55、81 転送ゲート電極配線
56 遮光膜
58、91 SiN膜
59 絶縁膜
60 サイドスペーサ
66〜68 コンタクト
71 画素敷き詰め領域
72 画素
73 リング状ゲートMOSFET
75 転送ゲートMOSFET
92 ドレイン・コンタクト
93 リング状ゲート電極・コンタクト
94 ソース電極コンタクト
95 転送ゲート電極コンタクト
Claims (3)
- 入射する光を光電変換して電荷として蓄積する光電変換領域と、入力された電荷を光信号に変換し、かつ、増幅して出力する増幅出力用トラジスタと、前記光電変換領域で蓄積した電荷を前記増幅出力用トラジスタへ転送する電荷転送手段とからなる画素が、複数規則的に配列されており、前記複数の全画素の光電変換領域に同時に露光して光電変換して得た電荷を蓄積した後、前記電荷転送手段及び増幅出力用トラジスタを駆動して、露光期間に前記蓄積した電荷を各画素から撮像信号として順次出力する駆動手段を備えた固体撮像素子であって、
前記光電変換領域の上面側に形成された反射防止膜と、
前記増幅出力用トランジスタの一部を構成する拡散層に接続され、セルフ・アライン・コンタクト工程により形成されたコンタクトと
を有することを特徴とする固体撮像素子。 - 前記増幅出力用トランジスタは、基板上のリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とからなり、入力された電荷の量をしきい値の変化として出力するトランジスタであり、
前記電荷転送手段は、前記光電変換領域に蓄積された前記電荷を前記ソース近傍領域へ転送することを特徴とする請求項1記載の固体撮像素子。 - 入射する光を光電変換して電荷として蓄積する光電変換領域と、入力された電荷を光信号に変換し、かつ、増幅して出力する増幅出力用トラジスタと、前記光電変換領域で蓄積した電荷を前記増幅出力用トラジスタへ転送する電荷転送手段とからなる画素が、複数規則的に配列されており、前記複数の全画素の光電変換領域に同時に露光して光電変換して得た電荷を蓄積した後、前記電荷転送手段及び増幅出力用トラジスタを駆動して、露光期間に前記蓄積した電荷を各画素から撮像信号として順次出力する駆動手段を備えた固体撮像素子を製造する製造方法であって、
前記光電変換領域、増幅出力用トランジスタ及び電荷転送手段とからなる前記画素が、複数規則的に配列された構造の素子の前記光電変換領域の上面に、反射防止膜を形成すると同時に、前記増幅出力用トラジスタの電極の側面にサイドスペーサを形成する第1の工程と、
前記サイドスペーサを利用して、前記増幅出力用トランジスタの一部を構成する拡散層に接続する、タングステン等の金属によるコンタクトをセルフ・アライン・コンタクトにより形成する第2の工程と
を含むことを特徴とする固体撮像素子の製造方法。
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