KR100873879B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 화소내의 광다이오드의 점유율을 향상시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 기판 위에 화소가 행렬형으로 배치되어 있다. 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워(source follower) 트랜지스터 및 선택 트랜지스터를 포함한다. 광다이오드 및 트랜지스터가 배치된 활성 영역은 광다이오드가 배치된 제1 영역 및 제1 방향으로 긴 부분을 갖는 제2 영역을 포함한다. 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각이 제2 영역의 제1 방향으로 긴 부분과 교차하고 있다. 화소내 배선(intra-pixel wiring line)이 리셋 트랜지스터의 드레인 영역과 소스 팔로워 트랜지스터의 게이트 전극을 접속한다.
Description
도 1은 4트랜지스터형 고체 촬영 장치의 블럭도, 등가 회로도 및 타이밍 차트.
도 2는 제1 실시예에 의한 고체 촬영 장치의 게이트 전극층의 패턴 및 제1층의 금속 배선층의 패턴을 도시한 평면도.
도 3은 제1 실시예에 의한 고체 촬영 장치의 제2층 및 제3층의 금속 배선층의 패턴을 도시한 평면도.
도 4는 제1 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 1).
도 5는 제1 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 2).
도 6은 제1 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 3).
도 7은 제2 실시예에 의한 고체 촬영 장치의 게이트 전극층의 패턴 및 실리콘 배선층의 패턴을 도시한 평면도.
도 8은 제2 실시예에 의한 고체 촬영 장치의 제1층 및 제2층의 금속 배선층 의 패턴을 도시한 평면도.
도 9는 제3 실시예에 의한 고체 촬영 장치의 게이트 전극층의 패턴 및 제1층의 금속 배선층의 패턴을 도시한 평면도.
도 10은 제3 실시예에 의한 고체 촬영 장치의 제2층 및 제3층의 금속 배선층의 패턴을 도시한 평면도.
도 11은 제3 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 1).
도 12는 제3 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 2).
도 13은 제3 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 3).
도 14는 제4 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 1).
도 15는 제4 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 2).
도 16은 제5 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 1).
도 17은 제5 실시예에 의한 고체 촬영 장치의 제조 방법을 설명하기 위한 기판의 단면도(단계 2).
도 18은 3트랜지스터형 고체 촬영 장치의 블럭도, 등가 회로도 및 타이밍 차 트.
도 19는 제6 실시예에 의한 고체 촬영 장치의 게이트 전극층의 패턴을 도시한 평면도.
도 20은 제6 실시예에 의한 고체 촬영 장치의 단면도.
도 21은 제7 실시예에 의한 고체 촬영 장치의 게이트 전극층의 패턴을 도시한 평면도.
도 22는 종래의 고체 촬영 장치의 게이트 전극층의 패턴을 도시한 평면도.
<도면의 주요부분에 대한 부호의 설명>
1: 촬영 영역
2: 화소
3: 행선택 회로
4: 판독 회로
10: 활성 영역
11: 상단
12: 실리콘막
15: 화소내 배선(intra-pixel wiring line)
16, 19: 배선
17, 18, 20: 고립 도전막
30: 반도체 기판
31: 소자 분리 절연막
32: P형 웰(well)
33: 게이트 전극층
34: 산화 실리콘막
35: N형 매립층
36: P+층
37: 게이트 산화막
40: 마스크막
41, 42, 43: 불순물 확산 영역
45: 금속 실리사이드(silicide)막
50, 55: 층간 절연막
56: 도전성 플러그
60, 61, 62, 66: 고립 도전막
65: 배선
68: 산화 실리콘막
70: 에칭 스토퍼막(etching stopper film)
71: 층간 절연막
73, 76: 도전성 플러그
75, 83: 층간 절연막
80, 81: 질화 실리콘막
90: 산화 실리콘막
91: 질화 실리콘막
92: 층간 절연막
94: 측벽 스페이서
본 발명은 반도체 장치에 관한 것이며, 특히 반도체 기판 위에 복수의 화소가 배치되고, 각 화소의 광다이오드로 광전 변환된 전기 신호를 트랜지스터를 통해 신호 판독선(signal read line)으로 읽어들이는 반도체 장치에 관한 것이다.
상보형 MOS(CMOS) 프로세스를 기반으로 한 고체 촬영 장치(이미지 센서)에서는 광전 변환을 하는 광다이오드, 광다이오드에 인가되는 전압을 초기 설정하는 리셋 트랜지스터, 광다이오드의 신호 전하를 전압 변환하여 출력하는 소스 팔로워(source follower) 트랜지스터 및 신호 전압을 판독하는 화소를 선택하기 위한 선택 트랜지스터로 1화소가 구성된 능동형 화소 센서(APS; Active Pixel Sensor)가 일반적으로 이용된다.
도 22(A)에 종래의 4트랜지스터형 고체 촬영 장치의 1화소의 평면도를 도시하였다. 실리콘 기판 위에 활성 영역(500)이 구획되어 있다. 활성 영역(500)은 사각형 부분(500A), 사각형 부분(500A)의 도면의 우변 상단에서 우측으로 돌출한 부분(500B), 돌출한 부분(500B)의 전단으로부터 도면의 아래쪽을 향해서 연장된 세로 방향 부분(500C) 및 세로 방향 부분(500C)의 하단에서 도면의 좌측을 향하여 연장된 가로 방향 부분(500D)에 의해 구성된다.
사각형 부분(500A) 내에 광다이오드(PD)가 배치된다. 전송 트랜지스터(transfer transistor)(TTR)의 게이트 전극이 세로 방향 부분(500C)과 교차한다. 그 교차 영역보다 아래쪽에 있어서, 리셋 트랜지스터(TRS)의 게이트 전극이 세로 방향 부분(500C)과 교차한다. 소스 팔로워 트랜지스터(TSF)의 게이트 전극이 가로 방향 부분(500D)과 교차한다. 그 교차 영역보다 좌측에 있어서, 선택 트랜지스터(TSL)의 게이트 전극이 가로 방향 부분(500D)과 교차한다.
전송 트랜지스터(TTR)의 게이트 전극과 리셋 트랜지스터(TRS)의 게이트 전극 사이에, 불순물 확산 영역을 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속하기 위한 비어홀(via hole)(HFD)이 배치된다. 리셋 트랜지스터(TRS)의 게이트 전극과 소스 팔로워 트랜지스터(TSF)의 게이트 전극 사이에, 불순물 확산 영역을 상층의 리셋 전압 공급선에 접속하기 위한 비어홀(HRS)이 배치된다. 선택 트랜지스터(T니)의 게이트 전극의 좌측에, 선택 트랜지스터의 드레인 영역을 상층의 신호 판독선에 접속하기 위한 비어홀(HSIG)이 배치된다.
CMOS형 고체 촬영 장치의 제조에는 기본적으로 통상의 논리 회로 소자와 동일한 프로세스가 이용된다. 0.35 ㎛ 룰(rule) 이후의 논리 회로 소자용 프로세스( 논리 프로세스)에서는 이들 비어홀 내에 텅스텐 플러그가 충전된다. 또한, 각 트랜지스터의 게이트 전극과 이들 비어홀은 위치 어긋남 여유를 고려하여 배치된다.
도 22(B)에 종래의 3트랜지스터형 고체 촬영 장치의 1화소의 평면도를 도시하였다. 3트랜지스터형 고체 촬영 장치에서는 도 22(A)의 4트랜지스터형의 CMOS형 고체 촬영 장치의 전송 트랜지스터(TTR)에 해당하는 트랜지스터가 생략되어 있다. 소스 팔로워 트랜지스터(TSF)의 게이트 전극이 활성 영역(500)의 세로 방향 부분(500C)에, 그 하단 근방에서 교차하고 있다. 선택 트랜지스터(TSL)의 게이트 전극이 동일 배선층에 형성된 선택 신호선(SEL)에서 분기하고 있다. 비어홀(HFD) 대신에 광다이오드(PD)의 애노드(anode)와 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속하기 위한 비어홀(HPD)이 배치되어 있다. 그 밖의 기본 구성은 도 22(A)에 도시한 4트랜지스터형의 CMOS형 고체 촬영 장치의 구성과 동일하다.
종래의 일반적인 CMOS형 고체 촬영 장치의 1화소는, 예컨대 한 변이 5.6 ㎛인 정방형이다. 1화소 내에 광다이오드(PD)와 3 또는 4개의 트랜지스터가 배치되기 때문에, 광다이오드(PD) 이외의 부분의 면적이 커져 1화소 내에서 광다이오드(PD)가 차지하는 비율이 작아진다.
화소 밀도 향상을 위해 1화소의 면적을 작게 하면, 마이크로 렌즈에 의한 집광이 곤란해지기 때문에, 광다이오드(PD)의 점유율의 감소가 입사광의 감소로 이어 져 감도 저하를 초래하게 된다.
4트랜지스터형 고체 촬영 장치의 경우에는 4개의 트랜지스터의 게이트 전극에 전기 신호를 인가하기 위한 신호선이 상층에 배치된다. 광다이오드(PD)가 배치된 영역 내에 상층 배선을 통과시킬 수 없기 때문에 배선의 레이아웃이 곤란하다.
화소의 종횡비를 자유롭게 선택할 수 있으면, 비교적 용이하게 광다이오드의 점유율을 높일 수 있다. 그런데, 고체 촬영 장치에 있어서는 일반적으로 화소의 세로 방향의 피치(pitch)와 가로 방향의 피치가 같기 때문에 각 화소가 정방형이 된다. 따라서 화소의 종횡비를 자유롭게 선택할 수 없다.
또한, CMOS형 고체 촬영 장치에 있어서는, 접점(junction) 누설 전류의 저감이 큰 과제가 된다. 접점 누설 전류가 큰 화소가 있으면, 그 화소는 흰 점이 되어 화질을 저하시켜 버린다. 특히 3트랜지스터형 고체 촬영 장치의 경우에는, 도 22(B)에 도시한 바와 같이 광다이오드(PD)의 한쪽의 전극(N형 불순물 확산층)에 비어홀(HFD)의 플러그가 접촉한다. 이 플러그의 접촉이 접점 누설 전류 증가의 한가지 원인이 된다.
본 발명의 목적은 화소 내의 광다이오드의 점유율을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 접점 누설 전류를 저감시켜, 화질을 높일 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 한 가지 태양에 의하면, 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 지니고, 상기 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고, 상기 광다이오드는 두께 방향으로 중첩된 제1 도전형의 불순물 확산 영역과 제2 도전형의 불순물 확산 영역을 포함하고, 상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은 채널 영역을 사이에 두고 상기 반도체 기판의 표층부에 형성된 한 쌍의 제1 도전형의 불순물 확산 영역과, 이 채널 영역 위에 형성된 게이트 전극을 포함하며, 상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고, 이 활성 영역은 상기 광다이오드가 배치된 제1 영역 및 제1 단부(端部) 측에서 이 제1 영역에 연속하여, 제1 방향으로 긴 부분을 갖는 제2 영역을 포함하고, 상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각이 상기 제2 영역의 제1 방향으로 긴 부분과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역이 상기 제1 단부로부터 멀어지는 방향으로 이 순서대로 배치되어 있고, 또한 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과, 이 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하는 화소내 배선(intra-pixel wiring line)과, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리 셋 전압이 주어지고 있는 리셋 전압 공급선과, 상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과, 상기 화소의 행마다 배치되어 대응하는 행의 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과, 상기 화소의 열마다 배치되어 대응하는 열의 화소의 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속된 신호 판독선을 갖는 반도체 장치가 제공된다.
복수의 트랜지스터가 활성 영역의 제1 방향으로 긴 부분에 배치되어 있다. 활성 영역의 절곡부(折曲部) 양측에 트랜지스터를 배치하는 경우에 비하여 트랜지스터가 차지하는 면적을 작게 할 수 있다.
도 1(A)에 본 발명의 제1 실시예에 의한 4트랜지스터형 고체 촬영 장치(이미지 센서)의 블럭도를 도시하였다. 촬영 영역(1) 내에 복수의 화소(2)가 행렬형으로 배치되어 있다. 화소의 행 각각에 대응하여, 리셋 신호선(RST), 전송 신호선(TFR) 및 선택 신호선(SEL)이 배치되어 있다. 화소의 열 각각에 대응하여, 신호 판독선(SIG) 및 리셋 전압 공급선(VR)이 배치되어 있다.
행선택 회로(3)가 리셋 신호선(RST), 전송 신호선(TFR) 및 선택 신호선(SEL)에, 후술하는 타이밍에 전기 신호를 송출한다. 화상 신호가 화소(2)로부터 신호 판독선(SIG)을 경유하여 판독 회로(4)에 입력된다.
도 1(B)에 1화소의 등가 회로도를 도시하였다. 1화소는 광다이오드(PD), 전송 트랜지스터(TTR), 리셋 트랜지스터(TRS), 소스 팔로워 트랜지스터(TSF) 및 선택 트 랜지스터(TSL)를 포함하여 구성된다. 이들 트랜지스터는 전부 N채널 MOS 트랜지스터이다.
리셋 트랜지스터(TRS)의 드레인 단자 및 소스 팔로워 트랜지스터(TSF)의 드레인 단자가 리셋 전압 공급선(VR)에 접속되어 있다. 전송 트랜지스터(TTR)의 드레인 단자가 리셋 트랜지스터(TRS)의 소스 단자 및 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속되어 있고, 전송 트랜지스터(TTR)의 소스 단자가 광다이오드(PD)의 캐소드(cathode)에 접속되어 있다. 리셋 트랜지스터(TRS)와 전송 트랜지스터(TTR)의 상호 접속점을 부동 확산 영역(floating diffusion region)(FD)라고 부르기로 한다. 선택 트랜지스터(TSL)의 드레인 단자가 소스 팔로워 트랜지스터(TSF)의 소스 단자에 접속되고, 선택 트랜지스터(TSL)의 소스 단자가 신호 판독선(SIG)에 접속되어 있다.
리셋 트랜지스터(TRS)의 게이트 전극, 전송 트랜지스터(TTR)의 게이트 전극 및 선택 트랜지스터(TSL)의 게이트 전극이 각각 리셋 신호선(RST), 전송 신호선(TFR) 및 선택 신호선(SEL)에 접속되어 있다. 광다이오드(PD)의 애노드가 접지되어 있다.
도 1(C)에 각종 신호의 타이밍 차트를 도시하였다. 시각 t11에 있어서, 전송 신호(TFR) 및 리셋 신호(RST)가 상승하고, 리셋 트랜지스터(TRS) 및 전송 트랜지스 터(TTR)가 도통한다. 이에 따라, 부동 확산 영역(FD) 및 광다이오드(PD)의 캐소드 전압(PDC)이 리셋 전압에 초기 설정된다.
전송 신호(TFR) 및 리셋 신호(RST)가 하강하고, 리셋 트랜지스터(TRS) 및 전송 트랜지스터(TTR)가 비도통 상태가 되면, 광다이오드(PD)에 입사하는 빛의 강도에 따라서 캐소드 전압(PDC)이 서서히 낮아진다. 시각 t12에 있어서 리셋 신호(RST)가 상승한다. 이에 따라, 부동 확산 영역(FD)의 전압이 리셋 전압(VR)에 다시 초기 설정된다.
리셋 신호(RST)가 하강한 후, 시각 t13에 있어서 선택 신호(SEL)가 상승하고 선택 트랜지스터(TSL)가 도통한다. 이 시점에서 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 리셋 전압이 인가되어 있기 때문에, 신호 판독선(SIG)에 리셋 전압보다 소스 팔로워 트랜지스터(TSF)의 임계치 전압만큼 낮은 전압이 출력된다.
시각 t14에 있어서, 전송 신호(TFR)가 상승하고 전송 트랜지스터(TTR)가 도통한다. 이에 따라, 광다이오드(PD)의 캐소드에 축적되어 있는 신호 전하가 부동 확산 영역(FD)에 전송된다. 부동 확산 영역(FD)의 전압이 신호 전하의 양에 따라서 낮아지는 동시에, 광다이오드(PD)의 캐소드의 전압(PDC)이 초기 설정된다.
시각 t15에 있어서, 선택 신호(SEL)가 상승하고 선택 트랜지스터(TSL)가 도통한다. 이 시점에서 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 부동 확산 영역(FD)의 신호 전하량에 대응한 전압이 인가되고 있다. 이 때문에, 신호 판독선(SIG)에 신호 전하량에 대응한 신호가 출력된다.
판독 회로(4)가 시각 t13에 신호 판독선(SIG)에 출력된 전압과, 시각 t15에 신호 판독선(SIG)에 출력된 전압의 차를 구한다. 전압의 차를 구함으로써 소스 팔로워 트랜지스터(TSF)의 임계치 전압이 상쇄되어, 받는 빛의 양에 의존하는 전압을 얻을 수 있다.
도 1(C)에서는 시각 t11에서 광다이오드(PD)와 부동 확산 영역(FD)을 초기 설정하는 시퀀스를 도시했지만, 시각 t12에서 부동 확산 영역(FD)이 초기 설정되고, 시각 t14에서 광다이오드(FD)가 초기 설정된다. 이 때문에, 시각 t14의 펄스의 하강 후에 광전 변환을 시작한 후는, 시각 t11에 해당하는 초기 설정은 불필요하다. 따라서, 시각 t15 후, 시각 t12에 해당하는 리셋 신호(RST)가 나타나는 시퀀스를 반복하더라도 좋다.
도 2(A)에 제1 실시예에 의한 고체 촬영 장치의 1화소의 평면도를 도시하였다. 실리콘 기판의 표면에 소자 분리 절연막에 의해서 활성 영역(10)이 구획되어 있다. 활성 영역(10)은 직사각형 부분(10A), 도면의 우측상의 정점에서 우측으로 돌출한 돌출부(10B) 및 돌출부(10B)의 전단으로부터 도면의 아래쪽을 향해서 연장되는 직선형 부분(10C)에 의해 구성된다. 직선형 부분(10C)은 직사각형 부분(10A)의 우변에 병치된다.
직사각형 부분(10A) 내에 광다이오드(PD)가 배치된다. 전송 트랜지스터(TTR), 리셋 트랜지스터(TRS), 소스 팔로워 트랜지스터(TSF) 및 선택 트랜지스터(TSL)의 게이트 전극이 직선형 부분(10C)과 교차한다. 전송 트랜지스터(TTR)의 게이트 전극과 직선형 부분(10C)의 교차 영역, 리셋 트랜지스터(TRS)의 게이트 전극과 직선형 부분(10C)의 교차 영역, 소스 팔로워 트랜지스터(TSF)의 게이트 전극과 직선형 부분(10C)의 교차 영역 및 선택 트랜지스터(TSL)의 게이트 전극과 직선형 부분(10C)의 교차 영역이 직선형 부분(10C)의 직사각형 부분(10A)측의 단부(상단)(11)로부터 멀어지는 방향으로, 이 순서에 따라 배치되어 있다.
전송 트랜지스터(TTR)의 게이트 전극과 리셋 트랜지스터(TRS)의 게이트 전극 사이의 불순물 확산 영역이 도 1(B)에 도시한 부동 확산 영역(FD)에 해당한다.
전송 트랜지스터(TTR)의 게이트 전극의 우측의 단부 근방에 상층의 전송 신호선에 접속하기 위한 비어홀(HTFR)이 배치되어 있다. 리셋 트랜지스터(TRS)의 게이트 전극의 좌측의 단부 근방에 상층의 리셋 신호선에 접속하기 위한 비어홀(HRST)이 배치되어 있다. 소스 팔로워 트랜지스터(TSF)의 게이트 전극의 우측의 단부 근방에 부동 확산 영역(FD)에 접속하기 위한 비어홀(HSF)이 배치되어 있다.
부동 확산 영역(FD) 내에 비어홀(HFD1)이 배치되어 있다. 층간 절연막 위의 실리콘막(12)이 비어홀(HFD1) 내를 경유하여 부동 확산 영역(FD)에 접속되어 있다. 실리콘막(12)을 덮는 층간 절연막에 실리콘막(12)의 내측이며, 또한 비어홀(HFD1)로부터 어긋난 위치에 비어홀(HFD2)이 배치되어 있다.
소스 팔로워 트랜지스터(TSF)의 게이트 전극보다 아래쪽의 드레인 영역 내에 상층의 신호 판독선과 접속하기 위한 비어홀(HSIG)이 배치되어 있다.
행방향으로 연장되는 선택 신호선(SEL)이 활성 영역(10)의 도면의 아래쪽에 배치되어 있다. 선택 신호선(SEL)은 선택 트랜지스터(TSL)의 게이트 전극과 동일한 배선층에 배치되어 있고, 선택 트랜지스터(TSL)의 게이트 전극이 선택 신호선(SEL)에서 분기하고 있다.
도 2(B)에 도 2(A)에 도시한 실리콘막(12)보다 하나 위의 제1층의 금속 배선층의 패턴을 도시하였다.
행방향으로 연장되는 리셋 신호선(RST)이 광다이오드(PD)의 도면의 윗변을 따르도록 배치되어 있다. 리셋 신호선(RST)은 비어홀(HRST) 내의 도전성 플러그를 통해 하층의 리셋 트랜지스터(TRS)의 게이트 전극에 접속되어 있다.
내배선(15)이 비어홀(HFD2) 내의 도전성 플러그 및 비어홀(HSF) 내의 도전성 플러그를 통해 도 2(A)에 도시한 실리콘막(12)과 소스 팔로워 트랜지스터(TSF)의 게이트 전극을 서로 접속한다. 이에 따라, 부동 확산 영역(FD)이 실리콘막(12), 배선(15) 및 비어홀(HSF) 내의 도전성 플러그에 의해서, 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속된다. 배선(16)이 비어홀(HSIG)과 상층의 층간 절연막에 형성된 비어홀(HSIG2)을 접속한다.
비어홀(HVR)의 위치에 고립 도전막(17)이 배치되어 있다. 고립 도전막(17)을 덮는 층간 절연막의 비어홀(HVR)과 동일한 위치에 비어홀(HVR2)이 형성되어 있다. 비어홀(HTFR)의 위치에 고립 도전막(18)이 배치되어 있다. 고립 도전막(18)을 덮는 층간 절연막의 비어홀(HTFR)과 동일한 위치에 비어홀(HTFR2)이 형성되어 있다.
도 3(C)에 제2층의 금속 배선층의 패턴을 도시하였다. 행방향으로 연장되는 전송 신호선(TFR)이 광다이오드(PD)의 도면의 윗변을 따르도록 배치되어 있다. 전송 신호선(TFR)은 비어홀(HTFR2) 내의 도전성 플러그, 도 2(B)에 도시한 고립 도전막(18) 및 비어홀(HTFR) 내의 도전성 플러그를 통해 도 2(A)에 도시한 전송 트랜지스터(TTR)의 게이트 전극에 접속되어 있다.
배선(19)이 비어홀(HVR2) 내의 도전성 플러그와, 상층의 층간 절연막에 형성된 비어홀(HVR3) 내의 도전성 플러그를 서로 접속한다. 비어홀(HVR3)은 비어홀(HVR2
및 HSIG2)로부터 행방향으로 어긋난 위치에 배치되어 있다.
비어홀(HSIG2)의 위치에 고립 도전막(20)이 배치되어 있다. 고립 도전막(20) 을 덮는 층간 절연막의 비어홀(HSIG2)과 동일한 위치에 비어홀(HSIG3)이 형성되어 있다.
도 3(D)에 제3층의 금속 배선층의 패턴을 도시하였다. 열방향으로 연장되는 리셋 전압 공급선(VR)이 광다이오드(PD)의 우측옆에 배치되어 있다. 리셋 전압 공급선(VR)은 비어홀(HVR3) 내의 도전성 플러그, 도 3(C)에 도시한 배선(19), 비어홀(HVR2) 내의 도전성 플러그, 도 2(B)에 도시한 고립 도전막(17) 및 비어홀(HVR) 내의 도전성 플러그를 통해 도 2(A)에 도시한 리셋 트랜지스터(TRS) 및 소스 팔로워 트랜지스터(TSF)의 소스 영역에 접속되어 있다.
열방향으로 연장되는 신호 판독선(SIG)이 리셋 전압 공급선(VR)의 우측옆에 배치되어 있다. 신호 판독선(SIG)은 비어홀(HSIG3) 내의 도전성 플러그, 도 3(C)에 도시한 고립 도전막(20), 비어홀(HSIG2) 내의 도전성 플러그, 도 2(B)에 도시한 배선(16) 및 비어홀(HSIG) 내의 도전성 플러그를 통해 도 2(A)에 도시한 선택 트랜지스터(TSL)의 드레인 영역에 접속되어 있다.
다음으로, 도 4 내지 도 6을 참조하여, 제1 실시예에 의한 고체 촬영 장치의 제조 방법에 관해서 설명한다. 도 4 내지 도 6의 각 도면은 도 2(A)의 일점 쇄선 A4-A4에 있어서의 단면도에 대응한다.
도 4(A)에 도시한 바와 같이, 실리콘으로 이루어지는 반도체 기판(30)의 표 면 위에 실리콘 국소 산화(LOCOS; local oxidation of silicon)에 의해, 두께 250 내지 350 nm(중심 조건 300 nm)의 소자 분리 절연막(31)을 형성한다. 소자 분리 절연막(31)에 의해 활성 영역(10)이 구획되어 있다. 활성 영역(10)을 포함하는 반도체 기판(30)의 표층부 중, 광다이오드(PD)가 배치되는 영역 이외의 영역에, P형 웰(well)(32)을 형성한다. 또, 소자 분리 절연막(31)을 깊이 300 nm 정도의 홈을 갖는 STI(Shallow Trench Isolation)에 의해 형성하더라도 좋다.
활성 영역(10)의 표면 위에 열산화에 의해 두께 3 내지 8 nm의 게이트 산화막(37)을 형성한다. 기판 위에 인(P)이 도핑된 두께 50 내지 100 nm(중심 조건 50 nm)의 실리콘막 및 두께 100 내지 200 nm(중심 조건 150 nm)의 텅스텐 실리사이드(WSi)막을 CVD(Chemical Vapor Deposition)에 의해 순서대로 형성한다. 도면에서는 이 2층을 하나의 게이트 전극층(33)으로 나타내고 있다. 게이트 전극층(33)의 위에 두께 100 내지 200 nm(중심 조건 150 nm)의 산화 실리콘막(34)을 CVD에 의해 형성한다.
산화 실리콘막(34) 및 게이트 전극층(33)을 패터닝하고, 전송 트랜지스터(TTR), 리셋 트랜지스터(TRS), 소스 팔로워 트랜지스터(TSF) 및 선택 트랜지스터(TSL)의 게이트 전극(G)을 남긴다. 동시에, 소자 분리 절연막(31)의 위에 선택 신호선(SEL)을 남긴다. 게이트 전극(G) 및 선택 신호선(SEL)의 위에는 산화 실리콘막(34)이 남아 있다.
게이트 전극(G)을 마스크로 하여, 반도체 기판(30)의 표층부에 인을 가속 에 너지 10 내지 30 keV(중심 조건 20 keV), 투여량 2×1013 내지 1×1014 cm-2(중심 조건 4×1013 cm-2)의 조건으로 이온 주입한다. 이에 따라, N채널 MOS 트랜지스터의 소스 및 드레인의 저농도부(LDD)가 형성된다.
광다이오드(PD)가 배치되는 영역에 인을 가속 에너지 20 내지 80 keV(중심 조건 50 keV), 투여량 1×1012 내지 5×1013 cm-2(중심 조건 1×1013
cm-2)의 조건으로 이온 주입한다. 이에 따라, 광다이오드(PD)의 캐소드가 되는 N형 매립층(35)이 형성된다. N형 매립층(35)의 외주(外周)는 소자 분리 절연막(31)의 가장자리로부터 0.2 ㎛ 정도 떨어져 있으며, N형 매립층(35)이 소자 분리 절연막(31)에 겹치지 않도록 되어 있다. 전송 트랜지스터(TTR)측의 N형 매립층(35)의 가장자리는 전송 트랜지스터(TTR)의 게이트 전극에 의해 자기 정렬(self alignment) 방식으로 구획된다.
광다이오드(PD)가 배치되는 영역의 기판 표층부에 붕소(B)를 가속 에너지 5 내지 10 keV, 투여량 1×1013 내지 1×1014 cm-2의 조건으로 이온 주입한다. 또, BF2 이온을 가속 에너지 30 keV로 주입하더라도 좋다. 이에 따라, 광다이오드(PD)의 애노드가 되는 P+층(36)이 형성된다. P+층(36)은 접지된 P형 웰(32)과 동전위로 유지된다. 또, 이 이온 주입에 의해 도 4(A)에는 나타나 있지 않은 P채널 MOS 트랜지스터의 소스 및 드레인의 저농도부가 형성된다.
도 4(B)에 도시한 상태에 이르기까지의 공정을 설명한다. 기판 위에 두께 50 내지 150 nm(중심 조건 100 nm)의 질화 실리콘막을 CVD에 의해 형성한다. 이 질화 실리콘막의 표면 중, 광다이오드(PD)에서 전송 트랜지스터(TTR)를 경유하여 리셋 트랜지스터(TRS)의 게이트 전극의 윗면까지의 영역을 레지스트막으로 덮는다. 이 레지스트막을 마스크로 하여 질화 실리콘막을 이방성 에칭함으로써 마스크막(40)을 남긴다. 이 때, 마스크막(40)으로 덮어지지 않은 게이트 전극(G)의 측면 위에 측벽 스페이서(SW)가 남는다.
게이트 전극(G), 측벽 스페이서(SW) 및 마스크막(40)을 마스크로 하여, 가속 에너지 10 내지 30 keV(중심 조건 20 keV), 투여량 1×1015 내지 5×1015 cm-2
(중심 조건 2×1015 cm-2)의 조건으로 인 이온을 주입한다. 이에 따라, N 채널 MOS 트랜지스터의 소스 및 드레인의 고농도부가 형성된다.
리셋 트랜지스터(TRS)의 게이트 전극(G)과 소스 팔로워 트랜지스터(TSF)의 게이트 전극(G) 사이의 불순물 확산 영역(41)이 2개의 트랜지스터의 소스 영역을 겸한다. 소스 팔로워 트랜지스터(TSF)의 게이트 전극(G)과 선택 트랜지스터(TSL)의 게이트 전극(G) 사이의 불순물 확산 영역(42)이 소스 팔로워 트랜지스터(TSF)의 드레인 영역과 선택 트랜지스터(TSL)의 소스 영역을 겸한다. 선택 트랜지스터(TSL)의 게이트 전극(G)과 소자 분리 절연막(31) 사이의 불순물 확산 영역(43)이 선택 트랜지스터(TSL)의 드레인 영역이 된다.
또, 도 4(D)의 공정에서 전송 트랜지스터(TTR)의 게이트 전극(G)과 리셋 트랜지스터(TRS)의 게이트 전극(G) 사이에 형성된 불순물 확산 영역(LDD)(도 2(A)의 부동 확산 영역(FD))이 리셋 트랜지스터(TRS)의 드레인 영역과 전송 트랜지스터(TTR)의 소스 영역을 겸한다. 또한, 도 4(A)의 공정에서 형성된 N형 매립층(35) 중, 전송 트랜지스터(TTR)의 게이트 전극(G)의 근방 부분이 전송 트랜지스터(TTR)의 드레인 영역이 된다.
도 4(B)에는 나타나 있지 않은 주변 논리 회로 영역의 P채널 MOS 트랜지스터의 소스 및 드레인의 고농도부를 형성하기 위한 이온 주입을 행한다. 주입되는 이온종은 붕소이며, 가속 에너지는 5 내지 10 keV(중심 조건 7 keV), 투여량은 1×1015 내지 5×1015 cm-2(중심 조건 2×1015 cm-2)이다.
티타늄(Ti) 또는 코발트(Co)의 금속막을 스퍼터링(sputtering)에 의해 퇴적시킨 후 열처리를 행함으로써, 불순물 확산 영역(41, 42 및 43) 위에 금속 실리사이드막(45)을 형성한다. 반응하지 않은 금속막을 제거한다. 광다이오드(PD) 및 부동 확산 영역(FD)은 마스크막(40)으로 덮어져 있기 때문에, 이들 위에는 금속 실리사이드막이 형성되지 않는다.
도 5(C)에 도시한 바와 같이, 산화 실리콘으로 이루어지는 층간 절연막(50)을 형성한다. 층간 절연막(50)은 플라즈마 CVD로 두께 700 내지 1500 nm(중심 조건 1000 nm)의 산화 실리콘막을 퇴적시킨 후, 화학 기계 연마(CMP)를 행하여 표면을 평탄화함으로써 형성된다.
층간 절연막(50), 마스크막(40) 및 게이트 절연막(33)에 부동 확산 영역(FD)의 일부를 노출시키는 비어홀(HFD1)을 형성한다. 비어홀(HFD1)을 형성한 후, 비어홀(HFD1)의 저면(底面)에 노출된 기판 표층부에 가속 에너지 10 내지 50 keV, 투여량 1×1013 내지 1×1015 cm-2의 조건으로 인 이온을 주입할 수 있다.
기판 위에 인이 도핑된 두께 50 내지 100 nm의 비정질 실리콘막을 CVD에 의해 형성한다. 이 비정질 실리콘막을 패터닝하여, 비어홀(HFD1)을 포함하는 영역에 실리콘막(12)을 남긴다. 실리콘막(12)은 부동 확산 영역(FD)에 접속된다. 또, 실리콘막(12) 대신에 두께 50 nm의 비정질 실리콘막과 두께 100 nm의 텅스텐 실리사이드막의 2층 구조의 막을 이용할 수도 있다.
도 5(D)에 도시한 바와 같이, 층간 절연막(50) 위에 또 층간 절연막(55)을 형성한다. 층간 절연막(55)은 두께 300 내지 500 nm(중심 조건 500 nm)의 산화 실리콘막을 플라즈마 CVD로 퇴적시킨 후 CMP를 행함으로써 형성된다.
층간 절연막(55 및 50)에 비어홀(HFD2, HVR 및 HSIG)을 형성한다. 이들 비어홀 내에 도전성 플러그(56)를 매립한다. 도전성 플러그(56)는 두께 10 내지 50 nm의 티타늄막, 두께 10 내지 100 nm의 질화티타늄(TiN)막 및 두께 100 내지 800 nm의 텅스텐(W)막을 이 순서로 퇴적시킨 후, 여분의 부분을 CMP로 제거함으로써 형성된다.
도 6에 도시한 바와 같이, 층간 절연막(55) 위에 도 2(B), 도 3(C) 및 도 3(D)에 도시한 다층 배선을 형성한다. 도 6의 각 구성 부분에 도 2(B), 도 3(C) 및 도 3(D)가 대응하는 구성 부분에 붙인 참조 부호와 동일한 참조 부호가 첨부되어 있다. 이들 다층 배선은 이미 알려진 성막(成膜), 포토리소그래피(photolithography) 및 CMP를 이용하여 형성할 수 있다.
상기 제1 실시예에서는 도 2(A)에 도시한 바와 같이, 4개의 트랜지스터가 활성 영역(10)의 직선형 부분(10C) 내에 일렬로 배치되어 있다. 도 22(A) 및 (B)에 도시한 종래의 예와 같이, 트랜지스터의 배치된 활성 영역(500)이 굴곡되어 있는 경우에는 절곡(折曲) 부분이 넓은 불순물 확산 영역에 의해 점유된다. 제1 실시예에서는 이 절곡 부분이 없기 때문에, 트랜지스터가 배치되는 영역을 작게 할 수 있다. 이에 따라 화소 내에 차지하는 광다이오드의 비율을 크게 할 수 있게 된다.
도 22(A)에 도시한 종래의 4트랜지스터형 고체 촬영 장치에 있어서는 1화소 내의 광다이오드(PD)의 점유율이 20 내지 30% 정도였다. 이것에 대하여, 제1 실시예의 경우에는 광다이오드(PD)의 점유율이 40% 정도까지 향상한다.
또한, 제1 실시예에서는 도 2(A)에 도시한 바와 같이, 선택 신호선(SEL)이 MOS 트랜지스터의 게이트 전극과 동일한 배선층으로 형성되어 있다. 도 2(A)에 있어서, 활성 영역(10)의 위쪽에는 하나 위의 행의 화소의 선택 신호선(SEL)이 배치되어 있다. 이 때문에, 도 2(A)에 있어서, 활성 영역(10)의 위쪽에 다른 배선을 배치할 수는 없다. 선택 신호선(SEL)을 상층의 배선층으로 형성하고, 도 3(C)에 도시한 전송 신호선(TFR)을 게이트 전극과 동일한 배선층으로 형성할 수도 있다.
이와 같이, 선택 신호선(SEL) 또는 전송 신호선(TFR)을 MOS 트랜지스터의 게이트 전극과 동일한 배선층으로 형성함으로써 상층의 배선의 레이아웃이 용이해진다.
또한 제1 실시예에서는 도 6에 도시한 바와 같이, 부동 확산 영역(FD)에 텅스텐 등의 플러그가 아닌 실리콘막(12)이 접하고 있다. 이 때문에, 확산 영역에 금속 플러그가 접촉하는 것에 기인하는 접점 누설 전류의 증가를 방지할 수 있다. 받는 빛의 양에 따른 신호 전하가 부동 확산 영역(FD)에 전송되었을 때에, 접점 누설 전류에 의한 전하의 감소가 생기지 않는다. 이 때문에 화질의 저하를 방지할 수 있다.
도 4(A)에 도시한 N형 매립층(35)을 형성하기 위한 이온 주입과 동시에, 전송 트랜지스터(TTR)의 게이트 전극과 리셋 트랜지스터(TRS)의 게이트 전극 사이의 기판 표층부에 이온 주입하더라도 좋다. 이에 따라 도 6에 도시한 부동 확산 영역(FD)이 깊어지기 때문에, 접점 누설 전류를 보다 저감시킬 수 있다. 또한, 부동 확산 영역(FD)에 가속 에너지 10 내지 30 keV, 투여량 1×1014 내지 5×1015 cm
-2의 조건으로 인 이온을 주입하여, 부동 확산 영역(FD)을 깊게 할 수 있다.
다음으로, 도 7 및 도 8을 참조하여 제2 실시예에 의한 4트랜지스터형 고체 촬영 장치에 관해서 설명한다.
도 7(A)에 제2 실시예에 의한 4트랜지스터형 고체 촬영 장치의 1화소의 평면도를 도시하였다. 활성 영역(10), 각 트랜지스터, 비어홀 및 선택 신호선(SEL)의 배치는 도 2(A)에 도시한 제1 실시예에 의한 고체 촬영 장치의 이들의 배치와 마찬가지다.
도 7(B)에 도 2(A)에 도시한 제1 실시예의 실리콘막(12)에 해당하는 실리콘 배선층의 패턴을 도시하였다. 화소내 배선(15A)이 비어홀(HFD1) 내를 경유하여 부동 확산 영역(FD)에 접속되는 동시에, 비어홀(HSF) 내를 경유하여 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속되어 있다. 행방향으로 연장되는 리셋 신호선(RST)이 비어홀(HRST) 내를 경유하여 리셋 트랜지스터(TRS)의 게이트 전극에 접속되어 있다.
화소내 배선(15A) 및 리셋 신호선(RST)은 인이 도핑된 두께 50 nm의 비정질 실리콘층과, 두께 100 nm의 텅스텐 실리사이드층의 2층 구조를 갖는다.
도 8(C)에 제1층의 금속 배선층의 패턴을 도시하였다. 이 배선 패턴은 도 3(C)에 도시한 제1 실시예에 의한 고체 촬영 장치의 제2층의 금속 배선 패턴에 대응한다. 제1 실시예에서는 제1층의 금속 배선층과 제2층의 금속 배선층을 접속하는 비어홀(HSIG2)과, 제2층의 금속 배선층과 제3층의 금속 배선층을 접속하는 비어홀(HSIG3)이 동일한 위치에 배치되어 있었다. 제2 실시예에서는 제1층의 금속 배선층과 제2층의 금속 배선층을 접속하는 비어홀(HSIG2)이 그 아래의 비어홀(HSIG)로부터 행 및 열방향으로 어긋난 위치에 배치되어 있다. 배선(20A)이 비어홀(HSIG 및 HSIG2) 내에 매립된 도전성 플러그끼리 접속시키고 있다.
도 8(D)에 제2층의 금속 배선층의 배선 패턴을 도시하였다. 이 배선 패턴은 도 3(D)에 도시한 제1 실시예에 의한 고체 촬영 장치의 제3층의 금속 배선층의 배선 패턴에 대응한다. 제1 실시예의 경우와 같이, 리셋 전압 공급선(VR)과 신호 판독선(SIG)이 열방향으로 연장된다. 도 8(C)에 도시한 제1층의 금속 배선층에서 신호 판독선(SIG)용의 비어홀이 제1층의 금속 배선층에서 행방향으로 어긋나게 되어 있기 때문에, 제1 실시예에 비하여 리셋 전압 공급선(VR)과 신호 판독선(SIG)의 간격이 넓어지고 있다.
제2 실시예에 있어서도 도 7(A)에 도시한 부동 확산 영역(FD)에 도 7(B)에 도시한 실리콘으로 이루어지는 화소내 배선(15A)이 접속된다. 부동 확산 영역(FD)에 금속제의 도전성 플러그가 접촉하지 않기 때문에, 접점 누설 전류의 증가를 억제할 수 있다.
또한, 제1 실시예에서는 금속 배선층이 3층 필요했지만, 제2 실시예에서는 도 7(B)에 도시한 실리콘층과 텅스텐 실리사이드층의 2층 구조를 갖는 배선층이 제1 실시예의 도 2(A)에 도시한 실리콘막(12)과 도 2(B)에 도시한 제1층의 금속 배선층을 겸한다. 이 때문에 금속 배선층을 2층으로 할 수 있다.
다음으로, 도 9 내지 도 13을 참조하여 제3 실시예에 의한 4트랜지스터형 고체 촬영 장치에 관해서 설명한다.
도 9(A)에 제3 실시예에 의한 고체 촬영 장치의 1화소의 평면도를 도시하였 다. 이하, 도 2(A)에 도시한 제1 실시예에 의한 고체 촬영 장치의 구성과 서로 다른 점에 관해서 설명한다.
제1 실시예에서는 트랜지스터의 게이트 전극과 불순물 확산 영역 위의 비어홀이 위치 맞춤 여유(position alignment margin)를 갖고 배치되어 있었다. 제3 실시예에서는 후술하는 바와 같이, 비어홀이 게이트 전극에 대하여 자기 정렬 방식으로 형성된다. 이 때문에, 전송 트랜지스터(TTR), 리셋 트랜지스터(TRS), 소스 팔로워 트랜지스터(TSF) 및 선택 트랜지스터(TSL)의 게이트 전극의 간격이 도 2(A)에 도시한 제1 실시예에 있어서의 게이트 전극의 간격보다 좁다. 또한, 게이트 전극을 상층의 배선과 접속하기 위한 비어홀(HTFR, HRST, HSF)이 게이트 전극의 폭방향(채널 길이 방향, 캐리어가 이동하는 방향)에 관해서 위치 어긋남 여유를 갖지 않도록 배치되어 있다.
전송 트랜지스터(TTR), 리셋 트랜지스터(TRS) 및 소스 팔로워 트랜지스터(TSF
)의 게이트 전극을 각각 상층의 배선과 접속하기 위한 비어홀(HTFR, HRST 및 HSF
)이 행방향에 관해서 동일한 위치에 배치되어 있다.
도 9(B)에 게이트 전극층보다 하나 위의 제1층의 금속 배선층의 배선 패턴을 도시하였다. 광다이오드(PD)의 도면의 윗변을 따라서 행방향으로 연장되는 전송 신호선(TFR)이 배치되어 있다. 전송 신호선(TFR)은 비어홀(HTFR) 내의 도전성 플러그를 통해 전송 트랜지스터(TTR)의 게이트 전극에 접속되어 있다. 화소내 배선(15B)이 비 어홀(HFD) 내의 도전성 플러그를 통해 부동 확산 영역(FD)에 접속되고, 비어홀(HSF) 내의 도전성 플러그를 통해 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속되어 있다.
비어홀(HRST)에 대응하는 위치에 고립 도전막(60)이 배치되고, 그 위의 층간 절연막에 비어홀(HRST2)이 형성되어 있다. 비어홀(HVR)에 대응하는 위치에 고립 도전막(61)이 배치되고, 그 위의 층간 절연막에 비어홀(HVR2)이 형성되어 있다. 비어홀(HSIG)에 대응하는 위치에 고립 도전막(62)이 배치되고, 그 위의 층간 절연막에 비어홀(HSIG2)이 형성되어 있다.
도 10(C)에 제2층의 금속 배선층의 배선 패턴을 도시하였다. 광다이오드(PD)의 도면의 윗변을 따라서 행방향으로 연장되는 리셋 신호선(RST)이 배치되어 있다. 리셋 신호선(RST)은 비어홀(HRS2) 내의 도전성 플러그, 도 9(B)에 도시한 고립 도전막(60) 및 비어홀(HRST) 내의 도전성 플러그를 통해 리셋 트랜지스터(TRS)의 게이트 전극에 접속되어 있다.
비어홀(HVR2)로부터 행방향으로 어긋난 위치에 하나 위의 층간 절연막에 설치된 비어홀(HVR3)이 배치되어 있다. 배선(65)이 이 2개의 비어홀(HVR2 및 HVR3
) 내의 도전성 플러그끼리 접속시킨다. 비어홀(HSIG2)에 대응하는 위치에 고립 도전막(66)이 배치되고, 그 위의 층간 절연막에 비어홀(HSIG3)이 형성되어 있다.
도 10(D)에 제3층의 금속 배선층의 배선 패턴을 도시하였다. 광다이오드(PD)의 옆에 열방향으로 연장되는 리셋 전압 공급선(VR)이 배치되어 있다. 리셋 전압 공급선(VR)은 비어홀(HVR3) 내의 도전성 플러그, 도 10(C)에 도시한 배선(65), 비어홀(HVR2) 내의 도전성 플러그, 도 9(B)에 도시한 고립 도전막(61) 및 비어홀(HVR) 내의 도전성 플러그를 통해 도 9(A)에 도시한 리셋 트랜지스터(TRS) 및 소스 팔로워 트랜지스터(TSF)의 공통의 소스 영역에 접속되어 있다.
리셋 전압 공급선(VR)의 옆에 열방향으로 연장되는 신호 판독선(SIG)이 배치되어 있다. 신호 판독선(SIG)은 비어홀(HSIG3) 내의 도전성 플러그, 도 10(C)에 도시한 고립 도전막(66), 비어홀(HSIG2) 내의 도전성 플러그, 도 9(B)에 도시한 고립 도전막(62) 및 비어홀(HSIG) 내의 도전성 플러그를 통해 도 9(A)에 도시한 선택 트랜지스터(TSL)의 드레인 영역에 접속되어 있다.
다음으로, 도 11 내지 도 13을 참조하여 제3 실시예에 의한 고체 촬영 장치의 제조 방법에 관해서 설명한다. 도 11(A) 내지 (C) 및 도 13은 도 9(A)의 일점 쇄선 A11-A11에 있어서의 단면에 해당하며, 도 12는 도 9(A)의 일점 쇄선 A12-A12에 있어서의 단면에 해당한다.
도 11(A)에 도시한 바와 같이, 실리콘 기판(30)의 표면에 소자 분리 절연막(31)이 형성되고, 활성 영역(10)이 구획되어 있다. 활성 영역(10) 중 광다이오드(PD)의 배치되는 영역 이외의 영역은 P형 웰(32) 내에 배치되어 있다. 활성 영역(10)의 표층부에 N형 매립층(35), MOS 트랜지스터의 소스 및 드레인의 저농도 영역(LDD), P+층(36), 게이트 산화막(37), MOS 트랜지스터의 게이트 전극(G), 산화 실리콘막(34)이 형성되어 있다. 여기까지의 주요한 제조 공정은 제1 실시예에 있어서의 도 4(A)에 도시한 상태까지의 공정과 마찬가지다.
이하, 제1 실시예의 제조 공정과 다른 점에 관해서 설명한다. 산화 실리콘막(34)을 성막한 후, 게이트 전극(G)을 상층 배선과 접속하기 위한 비어홀을 형성해야 할 영역의 산화 실리콘막(34)을 제거한다. 그 후, 산화 실리콘막(34) 및 게이트 전극층(33)을 패터닝하여, 게이트 전극(G) 및 선택 신호선(SEL)을 형성한다. 이 때문에, 도 11(A)에 도시한 바와 같이 게이트 전극(G) 중 활성 영역(10)을 가로지르는 부분의 윗면에는 산화 실리콘막(34)이 남는다. 도 12에 도시한 바와 같이, 비어홀이 형성되는 부분에 있어서는 게이트 전극(G)의 윗면의 산화 실리콘막(34)이 제거되어 있다. 또한, 게이트 전극(G)의 간격은 도 4(A)에 도시한 제1 실시예의 경우보다 좁다.
도 11(B)에 도시한 상태로 이르기까지의 공정을 설명한다. 기판 위에 두께 50 내지 150 nm의 산화 실리콘막을 CVD에 의해 형성하고 이방성 에칭함으로써, 게이트 전극(G)의 측면 위에 측벽 스페이서(SW)를 남긴다. 도 12에 도시한 바와 같이, 소자 분리 절연막(31) 위의 게이트 전극(G)의 측면 위에도 측벽 스페이서(SW) 가 형성된다.
광다이오드(PD)의 윗면으로부터 전송 트랜지스터(TTR) 위를 경유하여 리셋 트랜지스터(TRS)의 게이트 전극의 윗면까지를 레지스트막으로 덮는다. 이 레지스트막, 게이트 전극(G) 및 측벽 스페이서(SW)를 마스크로 하여, 가속 에너지 10 내지 30 keV(중심 조건 20 keV), 투여량 1×1015 내지 5×1015 cm-2의 조건으로 인 이온을 주입한다. 이에 따라, N채널 MOS 트랜지스터의 소스 및 드레인의 고농도 영역(41, 42 및 43)이 형성된다.
본 실시예의 경우에는 전송 트랜지스터(TTR)의 게이트 전극과 리셋 트랜지스터(TRS)의 게이트 전극 사이의 부동 확산 영역(FD)에는 저농도 영역(LDD) 형성용의 이온 주입만이 행해진다. 또, 부동 확산 영역(FD)에 고농도 영역 형성용의 이온 주입을 행하는 경우도 있을 수 있다.
기판 전면을 덮도록 두께 20 nm의 산화 실리콘막(68)을 CVD에 의해 형성한다. 화소 영역을 레지스트막으로 덮고, 이 산화 실리콘막(68)을 이방성 에칭한다. 이에 따라, 도 11(B)에는 나타나 있지 않은 주변 논리 회로 영역의 MOS 트랜지스터의 게이트 전극의 측면 위에 산화 실리콘막(68)이 남는다. 즉, 주변 논리 회로부에 있어서는 게이트 전극의 측면 위에 측벽 스페이서(SW)와 산화 실리콘막(68)이 남게 된다.
P채널 MOS 트랜지스터의 소스 및 드레인의 고농도부를 형성하기 위한 이온 주입을 행한다. 주입되는 이온종은 붕소이며, 가속 에너지는 5 내지 10 keV(중심 조건 7 keV), 투여량은 l×1015 내지 5×1015 cm-2이다.
티타늄막 또는 코발트막의 퇴적과 열처리를 행하고, 산화 실리콘막(68)으로 덮어져 있지 않은 주변 논리 회로 영역의 소스 및 드레인 영역의 표면에 금속 실리사이드막을 형성한다. 광다이오드(PD) 및 화소 내의 MOS 트랜지스터의 소스 및 드레인 영역 위에는 금속 실리사이드막이 형성되지 않는다. 열처리 후, 반응하지 않은 티타늄막 또는 코발트막을 제거한다.
도 11(C) 및 도 12에 도시한 바와 같이, 기판 전면을 덮도록 플라즈마 CVD 또는 감압 CVD에 의해 질화 실리콘으로 이루어지는 두께 70 nm의 에칭 스토퍼막(70)을 형성한다. 그 위에, CVD에 의해 산화 실리콘으로 이루어지는 두께 700 내지 1500 nm(중심 조건 1000 nm)의 층간 절연막(71)을 형성한다. CMP를 행하여 층간 절연막(71)의 표면을 평탄화한다.
층간 절연막(71)에 비어홀(HFD, HVR, HSIG, HTFR, HRST
및 HSF)을 형성한다. 이 때, 에칭 스토퍼막(70)이 노출된 시점에서 에칭이 정지하도록 에칭 스토퍼막(70)에 대하여 층간 절연막(71)을 선택적으로 에칭한다. 비어홀(HFD, HVR, HSIG, HTFR, HRST 및 HSF)의 저면에 노출된 에칭 스토퍼막(70)을 제거하고, 그 아래의 산화 실리콘막(68)을 노출시킨다. 노출된 산화 실리콘막(68)을 에칭하여, 부동 확산 영역(FD), 불순물 확산 영역(41, 42 및 43)의 표면을 노출시킨다.
산화 실리콘막(68)은 도 11(A)에 도시한 공정에서 형성된 게이트 전극 위의 산화 실리콘막(34) 및 측벽 스페이서(SW)에 비하여 충분히 얇기 때문에, 산화 실리콘막(34) 및 측벽 스페이서(SW)를 재현성(reproductivity)이 좋도록 남길 수 있다.
산화 실리콘막(34) 및 측벽 스페이서(SW)가 게이트 전극(G)을 덮고 있기 때문에, 비어홀(HFD, HVR 및 HSIG)의 위치 어긋남이 있었다고 해도, 게이트 전극(G)이 비어홀(HFD, HVR 및 HSIG) 내에 노출되는 일은 없다. 즉, 비어홀(HFD
, HVR 및 HSIG)이 게이트 전극(G)에 대하여 자기 정렬 방식으로 형성된다. 또, 도 9(A)에 도시한 바와 같이, 비어홀(HFD, HVR 및 HSIG)은 활성 영역(10)의 외주로부터는 위치 어긋남 여유를 갖고 배치되어 있다.
도 12에 도시한 바와 같이, 게이트 전극(G)을 상층 배선과 접속해야 할 영역에 있어서는 게이트 전극(G)의 위의 산화 실리콘막(34)이 미리 제거되어 있다. 이 때문에, 비어홀(HTFR, HRST 및 HSF)의 내면에 게이트 전극(G)의 윗면이 노출된다. 또, 도 12에서는 비어홀(HTFR, HRST 및 HSF)이 이상적인 위치로부터 도면의 우측 방향으로 약간 어긋나 있고, 비어홀(HTFR, HRST 및 HSF)의 저면에 소자 분리 절연막(31)이 노출된 경우를 도시이고 있다. 산화 실리콘막(68)이 얇기 때문에, 위치 어긋남이 생긴 경우라도 소자 분리 절연막(31)이 크게 깎이는 일은 없다.
두께 300 nm 정도의 도핑된 비정질 실리콘(doped amorphous silicon)막을 형성하여, CMP를 행함으로써 비어홀(HFD, HVR, HSIG, HTFR, H
RST 및 HSF) 내에 도전성 플러그(73)를 남긴다.
층간 절연막(71)의 위에 산화 실리콘으로 이루어지는 두께 200 내지 500(중심 조건 500 nm)의 층간 절연막(75)을 플라즈마 CVD에 의해 형성한다. 층간 절연막(75 및 71)을 에칭하고, 에칭 스토퍼막(70)에서 에칭이 정지하는 조건으로 비어홀을 형성한다. 비어홀의 저면에 노출된 에칭 스토퍼막(70)을 제거한다.
도 11(C)에 도시한 바와 같이, 아래쪽의 층간 절연막(71)에 형성된 비어홀(HFD, HVR 및 HSIG)과 위쪽의 층간 절연막(75)에 형성된 비어홀의 위치 어긋남이 없는 경우에는 도전성 플러그(73)의 윗면에서 에칭이 정지한다.
도 12에 도시한 바와 같이, 아래쪽의 층간 절연막(71)에 형성된 비어홀(HTFR, HRST 및 HSF)과 위쪽의 층간 절연막(75)에 형성된 비어홀의 위치 어긋남이 있는 경우에는 에칭 스토퍼막(70)의 저면까지 에칭이 진행하여 산화 실리콘막(68)이 노출된다.
이들 비어홀의 형성과 동시에, 주변 논리 회로 영역의 MOS 트랜지스터의 소스 및 드레인 영역에 대응하는 위치의 비어홀을 형성한다. 주변 논리 회로 영역에서는 산화 실리콘막(68)이 제거되어 있다. 이 때문에, 층간 절연막(75, 71) 및 에칭 스토퍼막(70)을 관통하는 비어홀의 저면에 MOS 트랜지스터의 소스 및 드레인 영역이 노출된다.
다음으로, 주변 논리 회로 영역의 MOS 트랜지스터의 게이트 전극을 상층 배선에 접속하기 위한 비어홀을 형성한다. 주변 논리 회로부의 MOS 트랜지스터의 게이트 전극 위에는 도 11(A)에 도시한 게이트 전극(G) 위의 산화 실리콘막(34)이 남 아 있다. 이 때문에, 층간 절연막(75 및 71)을 관통시킨 후, 저면에 노출된 에칭 스토퍼막(70)을 제거하고, 또한, 게이트 전극 위의 산화 실리콘막(34)을 제거한다.
기판 전면을 덮도록 티타늄으로 이루어지는 두께 10 내지 50 nm의 밀착층, 질화 티타늄으로 이루어지는 두께 10 내지 100 nm의 배리어 메탈층 및 텅스텐으로 이루어지는 두께 100 내지 800 nm의 도전층을 형성한다. 이 3층의 CMP를 행함으로써 비어홀 내에 도전성 플러그(76)를 남긴다.
도 13에 도시한 바와 같이, 층간 절연막(75)의 위에 제1층 금속 배선층을 형성한다. 제1층 금속 배선층 내의 각 배선은 두께 400 내지 1000 nm의 알루미늄 합금막으로 형성된다. 제1층 금속 배선층에는 화소내 배선(15B), 고립 도전막(61 및 62)이 포함된다.
제1층 금속 배선층의 위에 도 10(C)에 도시한 제2층 금속 배선층 및 도 10(D)에 도시한 제3층 금속 배선층을 형성한다.
제3 실시예에서는 화소내의 4개의 트랜지스터의 게이트 전극의 간격을 좁게 할 수 있다. 이에 따라, 화소 면적을 작게 할 수 있다. 특히, 부동 확산 영역(FD)의 면적을 작게 할 수 있으므로, 신호 전하를 전압으로 변환할 때의 감도를 높일 수 있다.
다음으로, 도 14 및 도 15를 참조하여 제4 실시예에 의한 고체 촬영 장치에 관해서 설명한다. 제4 실시예에 있어서도 제3 실시예의 경우와 같이, 비어홀이 게이트 전극에 대하여 자기 정렬 방식으로 형성되지만, 그 형성 방법이 제3 실시예의 형성 방법과는 다르다. 제4 실시예에 의한 고체 촬영 장치의 평면도는 도 9 및 도 10에 도시한 제3 실시예에 의한 고체 촬영 장치의 평면도와 동일하다. 도 14(A) 및 (B)이 도 9(A)의 일점 쇄선 A11-A11에 있어서의 단면도에 대응하며, 도 15가 도 9(A)의 일점 쇄선 A12-A12에 있어서의 단면도에 대응한다.
도 14(A)에 도시한 바와 같이, 제3 실시예에 있어서의 도 11(A)의 상태에 이르기까지의 공정과 같은 공정에 의해, 게이트 전극(G), 산화 실리콘막(34), 소스 및 드레인의 저농도 영역(LDD), N형 매립층(35) 및 P+층(36)을 형성한다. 기판 전면을 덮도록 두께 50 내지 120 nm의 질화 실리콘막(80)을 CVD에 의해 형성한다.
화소내의 질화 실리콘막(80)을 남겨, 주변 논리 회로 영역(도시하지 않음)의 질화 실리콘막(80)을 이방성 에칭하고, 게이트 전극의 측면상에 측벽 스페이서를 남긴다. 주변 논리 회로 영역의 MOS 트랜지스터의 소스 및 드레인의 고농도부의 이온 주입을 행한다.
도 14(B)에 도시한 바와 같이, 기판 전면 위에 두께 10 내지 30 nm의 질화 실리콘막(81)을 CVD에 의해 형성하고, 그 위에, 산화 실리콘으로 이루어지는 두께 700 내지 1500 nm(중심 조건 1000 nm)의 층간 절연막(82)을 CVD에 의해 형성한다. CMP를 행하여, 층간 절연막(82)의 표면을 평탄화한다.
질화 실리콘막(81)에서 에칭이 정지하는 조건으로, 층간 절연막(82)에 비어홀(HFD, HVR 및 HSIG)을 형성한다. 비어홀(HFD, HVR 및 HSIG)의 저면에 노출된 질화 실리콘막(81 및 80)을 이방성 에칭한다. 비어홀(HFD, HVR 및 HSIG)의 저면에 게이트 산화막(37)이 노출되고, 게이트 전극(G)의 측면 위에 질화 실리콘막(80)이 남는다. 노 출된 게이트 산화막(37)을 제거한다.
게이트 전극(G)의 윗면이 산화 실리콘막(34)으로 덮여있기 때문에, 위치 어긋남이 생겼다고 해도 게이트 전극(G)이 비어홀(HFD, HVR 및 HSIG)의 내면에 노출되는 일은 없다. 이 때문에, 비어홀(HFD, HVR 및 HSIG)을 게이트 전극(G)에 대하여 자기 정렬 방식으로 형성할 수 있다.
비어홀(HFD, HVR 및 HSIG) 내에, 도핑된 비정질 실리콘으로 이루어지는 도전성 플러그(73)를 매립한다. 이후의 공정은 제3 실시예에 의한 고체 촬영 장치의 제조 공정과 마찬가지다.
도 15에 도시한 비어홀(HTFR, HRST 및 HSF)을 형성할 때에, 마지막으로 도 14(B)에 도시한 게이트 산화막(37)이 제거된다. 이 때, 비어홀(HTFR, HRST 및 HSF
)의 저면에 노출된 소자 분리 절연막(31)의 표층부가 에칭되지만, 그 양은 약간이기 때문에 문제는 없다.
층간 절연막(82) 위의 층간 절연막(75)에 비어홀을 형성할 때에는, 마지막으로 질화 실리콘막(80)이 에칭된다. 이 때문에, 게이트 전극(G)에 대하여 비어홀의 위치가 어긋나 있었다고 해도, 산화 실리콘으로 이루어지는 소자 분리 절연막(31)은 거의 에칭되지 않는다.
다음으로, 도 16 및 도 17을 참조하여 제5 실시예에 의한 고체 촬영 장치에 관해서 설명한다. 제5 실시예에 있어서도 제3 실시예의 경우와 같이, 비어홀이 게 이트 전극에 대하여 자기 정렬 방식으로 형성되지만, 그 형성 방법이 제3 실시예의 형성 방법과는 다르다. 제5 실시예에 의한 고체 촬영 장치의 평면도는 도 9 및 도 10에 도시한 제3 실시예에 의한 고체 촬영 장치의 평면도와 동일하다. 도 16(A) 및 (B)이 도 9(A)의 일점 쇄선 A11-A11에 있어서의 단면도에 대응하며, 도 17이 도 9(A)의 일점 쇄선 A12-A12에 있어서의 단면도에 대응한다.
도 16(A)에 도시한 바와 같이, 제3 실시예에 있어서의 도 11(A)의 상태에 이르기까지의 공정과 같은 공정에 의해 게이트 전극(G), 산화 실리콘막(34), 소스 및 드레인의 저농도 영역(LDD), N형 매립층(35) 및 P+층(36)을 형성한다. 기판 전면을 덮도록 산화 실리콘으로 이루어지는 두께 50 내지 150 nm의 산화 실리콘막(90)을 CVD에 의해 형성한다.
제3 실시예에서는 이 산화 실리콘막을 이방성 에칭함으로써 도 11(B)에 도시한 측벽 스페이서(SW)를 형성했지만, 제5 실시예에서는 화소 영역을 레지스트막으로 덮어, 산화 실리콘막(90)을 이방성 에칭한다. 이 때문에, 주변 논리 회로 영역에 있어서는 게이트 전극의 측면 위에 측벽 스페이서가 형성되고, 화소 내에는 산화 실리콘막(90)이 남는다. 또한, 도 17에 도시한 바와 같이 이 시점에서는 게이트 전극(G) 위의 산화 실리콘막(90)을 제거하지 않는다.
주변 논리 회로 영역에 있어서, MOS 트랜지스터의 소스 및 드레인의 형성 및 금속 실리사이드막의 형성을 행한다.
도 16(B)에 도시한 바와 같이, 두께 10 내지 30 nm의 질화 실리콘막(91)을 CVD에 의해 형성하고, 그 위에 산화 실리콘으로 이루어지는 두께 700 내지 1500 nm(중심 조건 1000 nm)의 층간 절연막(92)을 CVD에 의해 형성한다. CMP를 행하여 층간 절연막(92)의 표면을 평탄화한다.
산화 실리콘과 질화 실리콘의 에칭 선택비가 크지 않은 조건으로, 층간 절연막(92)으로부터 반도체 기판(30)의 표면까지 달하는 비어홀(HFD, HVR 및 HSIG
)을 형성한다. 기판 전면 위에 두께 30 내지 150 nm(중심 조건 100 nm)의 산화 실리콘막 또는 질화 실리콘막의 퇴적과 에치백(etchback)을 행하여, 비어홀(HFD, HVR 및 HSIG
)의 측면 위에 측벽 스페이서(94)를 남긴다.
측벽 스페이서(94)에 의해 비어홀(HFD, HVR 및 HSIG) 내에 매립되는 도전성 플러그가 게이트 전극(G)으로부터 절연된다. 이 때문에 비어홀(HFD, HVR 및 HSIG
)을 형성한 직후에, 위치 어긋남에 의해서 그 내면에 게이트 전극(G)이 노출되고 있었다고 해도 최종적으로는 게이트 전극(G)과 도전성 플러그와의 절연성이 확보된다.
도 17에 도시한 바와 같이, 비어홀(HTFR, HRST 및 HSF)이 게이트 전극(G)으로부터 어긋난 경우에는 소자 분리 절연막(31)이 부분적으로 에칭되어 버린다. 그런데 이 에칭된 부분은 측벽 스페이서(94)에서 매립된다. 이 때문에 비어홀(HTFR, HRST 및 HSF)이 소자 분리 절연막(31)을 관통하여 반도체 기판(30)까지 달했다고 해도, 도전성 플러그와 반도체 기판(30)과의 전기적 단락을 방지할 수 있다.
도 16(B)에서는 비어홀(HFD, HVR 및 HSIG)과 게이트 전극(G)의 위치 맞춤 여유 를 확보하지 않았지만, 0.1 ㎛ 정도의 위치 맞춤 여유를 확보할 수도 있다.
다음으로, 도 18 내지 도 20을 참조하여 제6 실시예에 의한 고체 촬영 장치에 관해서 설명한다. 제6 실시예에 의한 고체 촬영 장치는 1화소가 하나의 광다이오드와 3가지의 트랜지스터로 구성된다.
도 18(A)에 3트랜지스터형 고체 촬영 장치의 블럭도를 도시하였다. 3트랜지스터형 고체 촬영 장치에서는 도 1(A)에 도시한 4트랜지스터형 고체 촬영 장치의 전송 신호선(TFR)이 생략되어 있다. 그 밖의 구성은 4트랜지스터형 고체 촬영 장치의 구성과 마찬가지다.
도 18(B)에 1화소의 등가 회로도를 도시하였다. 도 1(B)에 도시한 4트랜지스터형 고체 촬영 장치의 전송 트랜지스터(TTR)가 생략되고, 광다이오드(PD)의 캐소드가 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 직접 연결되어 있다. 그 밖의 회로 구성은 4트랜지스터형 고체 촬영 장치의 회로 구성과 마찬가지다.
도 18(C)에 3트랜지스터형 고체 촬영 장치의 각종 신호의 타이밍 차트를 도시하였다. 시각 t21에 있어서 리셋 신호(RST)가 상승하고, 광다이오드(PD)의 캐소드 전압(PDC)이 초기 설정된다. 리셋 신호(RST)가 하강하면, 받는 빛의 양에 따라서 광다이오드(PD)의 캐소드에 전자가 축적되어, 그 전위(PDC)가 낮아진다.
시각 t22에 있어서 선택 신호(SEL)가 상승하고, 광다이오드(PD)의 캐소드 전압(PDC)에 대응한 전기 신호가 신호 판독선(SIG)에 출력된다. 시각 t23에 있어서 리 셋 신호(RST)가 상승하고, 광다이오드(PD)의 캐소드 전압(PDC)이 초기 설정된다. 시각 t24에 있어서 선택 신호(SEL)가 상승하고, 초기 설정된 캐소드 전압(PDC)에 대응한 전기 신호가 신호 판독선(SIG)에 출력된다. 시각 t25에 있어서 리셋 신호(RST)가 하강하고, 받는 빛의 양에 따라서 광다이오드(PD)의 캐소드 전압(PDC)이 낮아지기 시작한다.
시각 t22에 판독된 전기 신호와 시각 t24에 판독된 전기 신호와의 차이를 구함으로써 소스 팔로워 트랜지스터(TSF)의 임계치 전압에 의존하지 않는 화상 신호를 얻을 수 있다.
도 18(C)에서는 시각 t21에 광다이오드(PD)의 초기 설정을 했지만, 시각 t23에 있어서도 광다이오드(PD)가 초기 설정된다. 이 때문에, 시각 t25로부터 신호 전하의 축적이 시작된 후, 시각 t22에 해당하는 신호 판독을 행하는 시퀀스를 반복할 수 있다.
도 19에 제6 실시예에 의한 고체 촬영 장치의 1화소의 평면도를 도시하였다. 도 2(A)에 도시한 제1 실시예의 전송 트랜지스터(TTR)의 게이트 전극 및 비어홀(HFD1)이 생략되어 있다. 비어홀(HFD1) 대신에 광다이오드(PD)의 도면의 오른쪽 아래 코너에, 광다이오드(PD)의 캐소드 영역에 접속하기 위한 비어홀(HPD)이 배치되어 있다. 전송 트랜지스터(TTR)의 게이트 전극이 생략되어 있기 때문에, 1화소의 열 방향의 길이가 짧아진다.
도 20에 도 19의 일점 쇄선 A20-A20에 있어서의 단면도를 도시하였다. 도 5(D)에 도시한 제1 실시예에 의한 고체 촬영 장치의 단면도와 상이한 점에 관해서 설명한다. 도 20의 각 구성 부분에는 도 5(D)가 대응하는 구성 부분에 붙여진 참조 부호와 동일한 참조 부호가 붙여져 있다. 도 5(D)에 도시한 전송 트랜지스터(TTR)가 생략되어 있다. 광다이오드(PD)의 캐소드가 되는 N형 매립층(35)이 리셋 트랜지스터(TRS)의 게이트 전극의 가장자리까지 연장하고, 리셋 트랜지스터(TRS)의 드레인 영역을 겸한다.
N형 매립층(35)이 형성되고, 또한 P+층(36)이 형성되어 있지 않은 영역에 비어홀(HFD)이 형성되어 있다. 층간 절연막(50)의 일부의 영역 위에 실리콘막(12A)이 형성되어 있다. 실리콘막(12A)은 비어홀(HPD) 내를 경유하여 N형 매립층(35)에 접속되어 있다. 도 20에는 나타내고 있지 않지만, 도 2(B) 및 도 6에 나타낸 화소내 배선(15)과 같은 화소내 배선이 형성되어 있고, 실리콘막(12A)이 도 19에 도시한 비어홀(HSF) 내를 경유하여 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속되어 있다.
도 20에서는 N형 매립층(35)의 일부가 P+층(36) 아래에 매립된 매립형 광다이오드를 채용한 경우를 도시했다. N+층을 기판의 표층부에 형성하고, 기판(30)이 광다이오드(PD)의 애노드를 겸하는 구성으로 할 수 있다.
제6 실시예에서는 광다이오드(PD)의 캐소드를 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속하기 위한 비어홀(HPD)이 활성 영역(10)의 돌출부(10B)나 직선형 부분(10C)이 아니라, 사각형 부분(10A) 내에 배치되어 있다. 비어홀(HPD)을 도 22(B)와 마찬가지로, 도 19의 돌출부(10B) 내에 배치하면, 비어홀(HPD)과 리셋 트랜지스터(TRS)의 게이트 전극 사이의 위치 맞춤 여유를 확보해야 한다. 화소의 열방향의 크기가 결정되어 있는 경우에는 3개의 트랜지스터를 세로 일렬로 배치할 수 없게 되어, 도 22(B)에 도시한 바와 같이 활성 영역을 절곡하여 가로 방향 부분(500D)을 설치하지 않으면 안되게 된다.
도 19의 비어홀(HPD)이 배치된 부분은 광다이오드로서 사용할 수 없지만, 도 19와 도 22(B)를 비교하면 분명한 바와 같이, 도 19에 도시한 제6 실시예의 쪽이 도 22(B)의 배치의 경우보다 광다이오드(PD)의 면적을 크게 할 수 있다.
도 20에 도 19의 일점 쇄선 A20-A20에 있어서의 단면도를 도시하였다. 이하, 도 5(D)에 도시한 제1 실시예에 있어서의 고체 촬영 장치와 상이한 점에 관해서 설명한다.
제6 실시예에서는 도 5(D)에 도시한 전송 트랜지스터(TTR)가 생략되어 있고, N형 매립층(35)이 리셋 트랜지스터(TRS)의 소스 영역까지 연장하고 있다. 도 5(D)에 도시한 비어홀(HFD1) 대신에 P+층(36)을 사이에 두고 리셋 트랜지스터(TRS)와는 반대측에 비어홀(HPD)이 설치되어 있다. 비어홀(HPD)의 내면 및 층간 절연막(50)의 윗면의 일부를 덮는 실리콘막(12A)이 N형 매립층(35)에 접속되어 있다. 실리콘막(12)은 층간 절연막(55) 위의 제1층 금속 배선층 내의 배선에 의해 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속되어 있다.
제6 실시예에 의한 3트랜지스터형 고체 촬영 장치에 있어서, 제3 내지 제5 실시예와 같이, 게이트 전극에 대하여 비어홀을 자기 정렬 방식으로 형성하더라도 좋다.
다음으로, 도 21을 참조하여 제7 실시예에 의한 고체 촬영 장치에 관해서 설명한다. 이하, 도 2(A)에 도시한 제1 실시예의 고체 촬영 장치와 상이한 점에 관해서 설명한다.
제7 실시예에 의한 고체 촬영 장치에서는 활성 영역(10)의 사각형 부분(10A)의 열방향의 길이가 짧아지며, 직선형 부분(10C)이 광다이오드측에 90°절곡되어 있다. 선택 트랜지스터(TSL)의 게이트 전극이 절곡되어 행방향으로 연장되는 부분(10D)과 교차하고 있다.
그 밖의 전송 트랜지스터(TTR), 리셋 트랜지스터(TRS) 및 소스 팔로워 트랜지스터(TSF)의 게이트 전극은 도 2(A)에 도시한 제1 실시예의 경우와 같이 열방향으로 연장되는 직선형 부분(10C)과 교차하고 있다.
전송 트랜지스터(TTR)의 게이트 전극과 리셋 트랜지스터(TRS)의 게이트 전극의 간격이 도 2(A)에 도시한 제1 실시예의 경우보다 좁다. 이 때문에, 부동 확산 영역(FD) 내에 배치되는 비어홀(HFD)이 도 9(A)에 도시한 제3 실시예의 경우와 같이 게이트 전극에 대하여 자기 정렬 방식으로 형성된다. 이에 따라, 부동 확산 영역(FD)의 면적을 작게 할 수 있다. 부동 확산 영역(FD)의 면적이 작아지면, 신호 전하를 전압으로 변환할 때의 감도를 높일 수 있다.
화소내 배선(15C)의 일단이 비어홀(HFD) 내를 경유하여 부동 확산 영역(FD)에 접속되고, 타단이 비어홀(HSF) 내를 경유하여 소스 팔로워 트랜지스터(TSF)의 게이트 전극에 접속되어 있다. 화소내 배선(15C)은 도 7(B)에 도시한 화소내 배선(15A)과 같이 실리콘층과 금속 실리사이드층의 2층으로 구성된다.
화소내 배선(15C)은 기판 표면의 법선(法線)에 평행한 시선으로 보았을 때, 부동 확산 영역(FD)을 내포하도록 배치되어 있다. 부동 확산 영역(FD)이 화소내 배선(15C)으로 덮여 있기 때문에, 부동 확산 영역(FD)의 차광성을 높일 수 있다. 또한, 화소내 배선(15C)을 상층의 금속 배선층으로 형성할 필요가 없기 때문에, 금속 배선층의 배선 레이아웃의 설계를 용이하게 행할 수 있다.
이상 실시예에 따라서 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것이 아니다. 예컨대 여러 가지의 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
상기 실시예로부터 이하의 부기에 기재된 발명이 도출된다.
(부기 1) 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 지니고,
상기 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,
상기 광다이오드는 두께 방향으로 중첩된 제1 도전형의 불순물 확산 영역과 제2 도전형의 불순물 확산 영역을 포함하고,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제1 도전형의 불순물 확산 영역과, 이 채널 영역 위에 형성된 게이트 전극을 포함하고,
상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,
이 활성 영역은 상기 광다이오드가 배치된 제1 영역 및 제1 단부측에 있어서 이 제1 영역에 연속하고, 제1 방향으로 긴 부분을 갖는 제2 영역을 포함하며,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각이 상기 제2 영역의 제1 방향으로 긴 부분과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역이 상기 제1 단부로부터 멀어지는 방향으로 이 순서대로 배치되어 있고,
또한, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과, 이 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하는 화소내 배선과,
상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과,
상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과,
상기 화소의 행마다 배치되어, 대응하는 행의 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과,
상기 화소의 열마다 배치되어, 대응하는 열의 화소의 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속된 신호 판독선을 갖는 반도체 장치.
(부기 2) 상기 화소 각각이 또한 상기 제2 영역 내에 배치되고, 채널 영역을 사이에 두고 형성된 한 쌍의 불순물 확산 영역과, 이 채널 영역의 위에 형성된 게이트 전극을 갖는 전송 트랜지스터를 포함하고,
상기 전송 트랜지스터의 게이트 전극이 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역보다 상기 제1 단부측에 가까운 영역에 있어서, 상기 제2 영역의 제1 방향으로 긴 부분과 교차하고 있고, 이 전송 트랜지스터의 상기 제1 단부측의 불순물 확산 영역이 상기 광다이오드의 제1 도전형의 불순물 확산 영역에 접속되어 있고,
또한, 상기 전송 트랜지스터의 게이트 전극에 전송 신호를 인가하는 전송 신호선을 갖는 부기 1에 기재한 반도체 장치.
(부기 3) 상기 전송 신호선이 상기 전송 트랜지스터의 게이트 전극과 동일한 도전층으로 형성되어 있는 부기 2에 기재한 반도체 장치.
(부기 4) 상기 리셋 신호선이 상기 리셋 트랜지스터의 게이트 전극과 동일한 도전층으로 형성되어 있는 부기 1에 기재한 반도체 장치.
(부기 5) 상기 선택 신호선이 상기 선택 트랜지스터의 게이트 전극과 동일한 도전층으로 형성되어 있는 부기 1 또는 2에 기재한 반도체 장치.
(부기 6) 상기 화소내 배선 중, 적어도 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접촉하는 부분이 실리콘으로 형성되어 있는 부기 1 내지 5 중 어느 하나에 기재한 반도체 장치.
(부기 7) 또한,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 윗면을 덮는 상부 게이트 보호막과,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막과,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과,
상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나고, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제1 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극 과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나고, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막 및 상기 소스 팔로워 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제2 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역의 윗면이 나타나고, 측면에 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제3 비어홀을 지니고,
상기 화소내 배선이 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속되고,
상기 리셋 전압 공급선이 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고,
상기 신호 판독선이 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속되어 있는 부기 1에 기재한 반도체 장치.
(부기 8) 상기 층간 절연막은 상기 상부 게이트 보호막 및 상기 측부 게이트 보호막 중, 상기 제1 내지 제3 비어홀의 측면에 나타나 있지 않은 영역을 덮고, 상기 상부 게이트 보호막 및 상기 측부 게이트 보호막과는 다른 에칭 특성을 갖는 재료로 이루어지는 층을 포함하는 부기 7에 기재한 반도체 장치.
(부기 9) 상기 화소 각각이 또한 상기 제2 영역 내에 배치되고, 채널 영역을 사이에 두고 형성된 한 쌍의 불순물 확산 영역과, 이 채널 영역의 위에 형성된 게이트 전극을 갖는 전송 트랜지스터를 포함하고,
상기 전송 트랜지스터의 게이트 전극이 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역보다 상기 제1 단부측에 가까운 영역에 있어서, 상기 제2 영역의 제1 방향으로 긴 부분과 교차하고 있고, 이 전송 트랜지스터의 상기 제1 단부측의 불순물 확산 영역이 상기 광다이오드의 제1 도전형의 불순물 확산 영역에 접속되어 있고,
또한, 상기 전송 트랜지스터의 게이트 전극에 전송 신호를 인가하는 전송 신호선과,
상기 전송 트랜지스터의 게이트 전극의 윗면을 덮는 상부 게이트 보호막과 상기 전송 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막을 지니고,
상기 제1 비어홀의 측면에 상기 전송 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 부기 7 또는 8에 기재한 반도체 장치.
(부기 10) 또한,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과,
상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나 있는 제1 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극 과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나 있는 제2 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역의 윗면이 나타나 있는 제3 비어홀과,
상기 제1 내지 제3 비어홀 각각의 측면을 덮는 절연 재료로 이루어지는 측벽 스페이서를 지니고,
상기 화소내 배선이 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속되고,
상기 리셋 전압 공급선이 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고,
상기 신호 판독선이 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속되어 있는 부기 1에 기재한 반도체 장치.
(부기 11) 상기 제1 비어홀의 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면이 나타나고, 상기 제2 비어홀의 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면 및 상기 소스 팔로워 트랜지스터의 게이트 전극의 측면이 나타나고, 상기 제3 비어홀의 측면에 상기 선택 트랜지스터의 게이트 전극의 측면이 나타나 있는 부기 10에 기재한 반도체 장치.
(부기 12) 상기 화소 각각이 또한 상기 제2 영역 내에 배치되고, 채널 영역 을 사이에 두고 형성된 한 쌍의 불순물 확산 영역과, 이 채널 영역의 위에 형성된 게이트 전극을 갖는 전송 트랜지스터와,
상기 전송 트랜지스터의 게이트 전극에 전송 신호를 인가하는 전송 신호선을 지니고,
상기 전송 트랜지스터의 게이트 전극이 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역보다 상기 제1 단부측에 가까운 영역에 있어서, 상기 제2 영역의 제1 방향으로 긴 부분과 교차하고 있고, 이 전송 트랜지스터의 상기 제1 단부측의 불순물 확산 영역이 상기 광다이오드의 제1 도전형의 불순물 확산 영역에 접속되어 있고,
상기 제1 비어홀의 측면에 상기 전송 트랜지스터의 게이트 전극의 측면이 나타나 있는 부기 10 또는 11에 기재한 반도체 장치.
(부기 13) 상기 화소내 배선 중, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속된 부분으로부터 상기 소스 팔로워 트랜지스터의 게이트 전극에 접속된 부분까지가 실리콘층으로 형성되어 있거나, 또는 최하층에 실리콘층을 포함하는 적층 구조를 갖는 부기 1에 기재한 반도체 장치.
(부기 14) 상기 리셋 신호선 및 상기 선택 신호선 중 어느 한쪽이 상기 화소내 배선과 동일한 도전층으로 형성되어 있는 부기 13에 기재한 반도체 장치.
(부기 15) 상기 화소내 배선 중, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속된 부분으로부터 상기 소스 팔로워 트랜지스터의 게이트 전극에 접속된 부분까지가 실리콘층으로 형성되어 있거나, 또는 최하층에 실리콘층 을 포함하는 적층 구조를 갖는 부기 2에 기재한 반도체 장치.
(부기 16) 상기 리셋 신호선, 상기 선택 신호선 및 상기 전송 신호선 중 어느 하나가 상기 화소내 배선과 동일한 도전층으로 형성되어 있는 부기 15에 기재한 반도체 장치.
(부기 17) 상기 제1 영역이 직선형의 외주 부분을 포함하고, 상기 제2 영역 중 제1 방향으로 긴 부분이 상기 제1 영역의 직선형의 외주 부분에 병치되어 있는 부기 1 내지 16 중 어느 하나에 기재한 반도체 장치.
(부기 18) 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 지니고,
상기 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,
상기 광다이오드는 두께 방향으로 중첩된 제1 도전형의 불순물 확산 영역과 제2 도전형의 불순물 확산 영역을 포함하고,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제1 도전형의 불순물 확산 영역과, 이 채널 영역 위에 형성된 게이트 전극을 포함하며,
상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,
이 활성 영역은 상기 광다이오드가 배치된 제1 영역 및 제1 단부에 있어서 이 제1 영역에 연속한 가늘고 긴 제2 영역을 포함하고,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이 트 전극 각각이 상기 제2 영역과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역이 상기 제1 단부로부터 멀어지는 방향으로 이 순서대로 배치되어 있고,
또한, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과, 이 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하고, 적어도 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속된 부분이 실리콘으로 형성되어 있는 화소내 배선과,
상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과,
상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과,
상기 화소의 행마다 배치되어, 대응하는 행의 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과,
상기 화소의 열마다 배치되어, 대응하는 열의 화소의 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속된 신호 판독선을 갖는 반도체 장치.
(부기 19) 상기 화소 각각이 또한 상기 제2 영역 내에 배치되고, 채널 영역을 사이에 두고 형성된 한 쌍의 불순물 확산 영역과, 이 채널 영역의 위에 형성된 게이트 전극을 갖는 전송 트랜지스터를 포함하고,
상기 전송 트랜지스터의 게이트 전극이 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 상기 제1 단부와의 사이에 있어서, 상기 제2 영역과 교차하고 있고, 이 전송 트랜지스터의 상기 제1 단부측의 불순물 확산 영역이 상기 광다이오드의 제1 도전형의 불순물 확산 영역에 접속되어 있고,
또한, 상기 전송 트랜지스터의 게이트 전극에 전송 신호를 인가하는 전송 신호선을 갖는 부기 18에 기재한 반도체 장치.
(부기 20) 상기 화소내 배선 중, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속된 부분으로부터 이 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극에 접속된 부분까지가 실리콘층으로 형성되어 있거나, 또는 최하층에 실리콘층을 포함하는 적층 구조를 갖는 부기 18 또는 19에 기재한 반도체 장치.
(부기 21) 상기 리셋 신호선 및 상기 선택 신호선 중 한쪽이 상기 화소내 배선과 동일한 도전층으로 형성되어 있는 부기 20에 기재한 반도체 장치.
(부기 22) 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 지니고,
화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,
상기 광다이오드는 두께 방향으로 중첩된 제1 도전형의 불순물 확산 영역과 제2 도전형의 불순물 확산 영역을 포함하고,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제1 도전형 의 불순물 확산 영역과, 이 채널 영역 위에 형성된 게이트 전극을 포함하며,
상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,
이 활성 영역은 상기 광다이오드가 배치된 제1 영역 및 제1 단부에 있어서 이 제1 영역에 연속한 가늘고 긴 제2 영역을 포함하고,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각이 상기 제2 영역과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역이 상기 제1 단부로부터 멀어지는 방향으로 이 순서대로 배치되어 있고,
또한, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과, 이 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하는 화소내 배선과,
상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과,
상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과,
상기 화소의 행마다 배치되어, 대응하는 행의 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과,
상기 화소의 열마다 배치되어, 대응하는 열의 화소의 상기 선택 트랜지스터 의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속된 신호 판독선과,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 윗면을 덮는 상부 게이트 보호막과,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막과,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과, 상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나고, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제1 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나고, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막 및 상기 소스 팔로워 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제2 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역의 윗면이 나타나고, 측면에 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제3 비어홀을 지니고,
상기 화소내 배선이 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터 의 상기 제1 단부측의 불순물 확산 영역에 접속되고,
상기 리셋 전압 공급선이 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고,
상기 신호 판독선이 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속되어 있는 반도체 장치.
(부기 23) 상기 층간 절연막은 상기 상부 게이트 보호막 및 상기 측부 게이트 보호막 중, 상기 제1 내지 제3 비어홀의 측면에 나타나 있지 않은 영역을 덮고, 상기 상부 게이트 보호막 및 상기 측부 게이트 보호막과는 다른 에칭 특성을 갖는 재료로 이루어지는 층을 포함하는 부기 22에 기재한 반도체 장치.
(부기 24) 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 지니고,
화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,
상기 광다이오드는 두께 방향으로 중첩된 제1 도전형의 불순물 확산 영역과 제2 도전형의 불순물 확산 영역을 포함하고,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제1 도전형의 불순물 확산 영역과, 이 채널 영역 위에 형성된 게이트 전극을 포함하며,
상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,
이 활성 영역은 상기 광다이오드가 배치된 제1 영역 및 제1 단부에 있어서 이 제1 영역에 연속한 가늘고 긴 제2 영역을 포함하고,
상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각이 상기 제2 영역과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역이 상기 제1 단부로부터 멀어지는 방향으로 이 순서대로 배치되어 있고,
또한, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과, 이 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하는 화소내 배선과,
상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과,
상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과,
상기 화소의 행마다 배치되어, 대응하는 행의 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과,
상기 화소의 열마다 배치되어, 대응하는 열의 화소의 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속된 신호 판독선과,
상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과, 상기 층간 절연막을 관 통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나 있는 제1 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나 있는 제2 비어홀과,
상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역의 윗면이 나타나 있는 제3 비어홀과,
상기 제1 내지 제3 비어홀 각각의 측면을 덮는 절연 재료로 이루어지는 측벽 스페이서를 지니고,
상기 화소내 배선이 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속되고,
상기 리셋 전압 공급선이 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고,
상기 신호 판독선이 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속되어 있는 반도체 장치.
(부기 25) 상기 제1 비어홀의 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면이 나타나고, 상기 제2 비어홀의 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면 및 상기 소스 팔로워 트랜지스터의 게이트 전극의 측면이 나타나고, 상기 제3 비어홀의 측면에 상기 선택 트랜지스터의 게이트 전극의 측면이 나타나 있는 부기 24에 기재한 반도체 장치.
이상 설명한 바와 같이, 본 발명에 따르면 고체 촬영 장치의 1화소 내의 광다이오드가 차지하는 면적비를 크게 할 수 있다. 또한 접점 누설 전류를 적게 하고 화질을 높일 수 있다.
Claims (10)
- 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 포함하고,상기 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,상기 광다이오드는 두께 방향으로 중첩된 제1 도전형(導電型) 불순물 확산 영역과 제2 도전형 불순물 확산 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은, 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제1 도전형 불순물 확산 영역과, 상기 채널 영역 위에 형성된 게이트 전극을 포함하며,상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,상기 활성 영역은 상기 광다이오드가 배치된 제1 영역과, 제1 단부(端部)측에서 상기 제1 영역에 연속되어 있고 제1 방향으로 긴 부분을 갖는 제2 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각은 상기 제2 영역의 제1 방향으로 긴 부분과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역은 상기 제1 단부로부터 멀어지는 방향으로 이 순서에 따라 배치되어 있고,상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과 상기 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하는 화소내 배선과;상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과;상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과;상기 화소의 행마다 배치되고, 대응하는 행에 있는 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과;상기 화소의 열마다 배치되고, 대응하는 열에 있는 화소의 상기 선택 트랜지스터의, 상기 제1 단부와는 반대측에 있는 불순물 확산 영역에 접속된 신호 판독선을 포함하는 반도체 장치.
- 제1항에 있어서, 상기 화소 각각은, 상기 제2 영역 내에 배치되고, 채널 영역을 사이에 두고 형성된 한 쌍의 불순물 확산 영역과, 상기 채널 영역 위에 형성된 게이트 전극을 구비하는 전송 트랜지스터를 포함하고,상기 전송 트랜지스터의 게이트 전극은, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역보다도 상기 제1 단부측에 있어서, 상기 제2 영역의 제1 방향으로 긴 부분과 교차하고 있고, 상기 전송 트랜지스터의 상기 제1 단부측의 불순물 확산 영역은 상기 광다이오드의 제1 도전형 불순물 확산 영역에 접속되어 있으며,상기 전송 트랜지스터의 게이트 전극에 전송 신호를 인가하는 전송 신호선을 더 포함하는 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 화소내 배선 중 적어도 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접촉하는 부분은 실리콘으로 형성되어 있는 것인 반도체 장치.
- 제1항에 있어서,상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 윗면을 덮는 상부 게이트 보호막과;상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막과;상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나며, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제1 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나며, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막 및 상기 소스 팔로워 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제2 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역의 윗면이 나타나며, 측면에 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제3 비어홀을 더 포함하고,상기 화소내 배선은 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속되고,상기 리셋 전압 공급선은 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되며,상기 신호 판독선은 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측에 있는 불순물 확산 영역에 접속되어 있는 것인 반도체 장치.
- 제1항에 있어서,상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나 있는 제1 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나 있는 제2 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측에 있는 불순물 확산 영역의 윗면이 나타나 있는 제3 비어홀과;상기 제1 내지 제3 비어홀 각각의 측면을 덮는, 절연 재료로 이루어진 측벽 스페이서를 더 포함하고,상기 화소내 배선은 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속되고,상기 리셋 전압 공급선은 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되며,상기 신호 판독선은 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속되어 있는 것인 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 제1 영역은 직선형의 외주(外周) 부분을 포함하고, 상기 제2 영역 중 제1 방향으로 긴 부분은 상기 제1 영역의 직선형의 외주 부분에 병치되어 있는 것인 반도체 장치.
- 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 포함하고,상기 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,상기 광다이오드는 두께 방향으로 중첩된 제1 도전형 불순물 확산 영역과 제2 도전형 불순물 확산 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은, 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제1 도전형 불순물 확산 영역과, 상기 채널 영역 위에 형성된 게이트 전극을 포함하며,상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,상기 활성 영역은 상기 광다이오드가 배치된 제1 영역과, 제1 단부에 있어서 상기 제1 영역에 연속한 가늘고 긴 제2 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각은 상기 제2 영역과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역은 상기 제1 단부로부터 멀어지는 방향으로 이 순서에 따라 배치되어 있고,상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과 상기 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하고, 적어도 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속된 부분이 실리콘으로 형성되어 있는 화소내 배선과;상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과;상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과;상기 화소의 행마다 배치되고, 대응하는 행에 있는 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과;상기 화소의 열마다 배치되고, 대응하는 열에 있는 화소의 상기 선택 트랜지스터의, 상기 제1 단부와는 반대측에 있는 불순물 확산 영역에 접속된 신호 판독선을 포함하는 반도체 장치.
- 제7항에 있어서, 상기 화소 각각은, 상기 제2 영역 내에 배치되고, 채널 영역을 사이에 두고 형성된 한 쌍의 불순물 확산 영역과, 상기 채널 영역의 위에 형성된 게이트 전극을 구비하는 전송 트랜지스터를 포함하고,상기 전송 트랜지스터의 게이트 전극은 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 상기 제1 단부 사이에서 상기 제2 영역과 교차하고 있고, 상기 전송 트랜지스터의 상기 제1 단부측의 불순물 확산 영역은 상기 광다이오드의 제1 도전형 불순물 확산 영역에 접속되어 있으며,상기 전송 트랜지스터의 게이트 전극에 전송 신호를 인가하는 전송 신호선을 더 포함하는 반도체 장치.
- 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 포함하고,상기 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,상기 광다이오드는 두께 방향으로 중첩된 제1 도전형 불순물 확산 영역과 제2 도전형 불순물 확산 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은, 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제1 도전형 불순물 확산 영역과, 상기 채널 영역 위에 형성된 게이트 전극을 포함하며,상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,상기 활성 영역은 상기 광다이오드가 배치된 제1 영역과, 제1 단부에 있어서 상기 제1 영역에 연속한 가늘고 긴 제2 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각은 상기 제2 영역과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역은 상기 제1 단부로부터 멀어지는 방향으로 이 순서에 따라 배치되어 있고,상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과 상기 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하는 화소내 배선과;상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과;상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과;상기 화소의 행마다 배치되고, 대응하는 행에 있는 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과;상기 화소의 열마다 배치되고, 대응하는 열에 있는 화소의 상기 선택 트랜지스터의, 상기 제1 단부와는 반대측에 있는 불순물 확산 영역에 접속된 신호 판독선과;상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 윗면을 덮는 상부 게이트 보호막과;상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막과;상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나며, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제1 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나며, 측면에 상기 리셋 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막 및 상기 소스 팔로워 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제2 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역의 윗면이 나타나며, 측면에 상기 선택 트랜지스터의 게이트 전극의 측면을 덮는 측부 게이트 보호막이 나타나 있는 제3 비어홀을 포함하고,상기 화소내 배선은 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속되고,상기 리셋 전압 공급선은 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되며,상기 신호 판독선은 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측에 있는 불순물 확산 영역에 접속되어 있는 것인 반도체 장치.
- 반도체 기판 위에 행렬형으로 배치된 복수의 화소를 포함하고,상기 화소 각각은 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터를 포함하고,상기 광다이오드는 두께 방향으로 중첩된 제1 도전형 불순물 확산 영역과 제2 도전형 불순물 확산 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터 각각은, 상기 반도체 기판의 표층부에 채널 영역을 사이에 두고 형성된 한 쌍의 제l 도전형 불순물 확산 영역과, 상기 채널 영역 위에 형성된 게이트 전극을 포함하며,상기 광다이오드, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 하나의 활성 영역 내에 배치되어 있고,상기 활성 영역은 상기 광다이오드가 배치된 제1 영역과, 제1 단부에 있어서 상기 제1 영역에 연속한 가늘고 긴 제2 영역을 포함하고,상기 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 선택 트랜지스터의 게이트 전극 각각은 상기 제2 영역과 교차하고, 상기 리셋 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역, 상기 소스 팔로워 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역 및 상기 선택 트랜지스터의 게이트 전극과 상기 제2 영역의 교차 영역은 상기 제1 단부로부터 멀어지는 방향으로 이 순서에 따라 배치되어 있고,상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역과 상기 화소의 상기 소스 팔로워 트랜지스터의 게이트 전극을 접속하는 화소내 배선과;상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되고, 상기 광다이오드에 역방향의 초기 바이어스를 인가하기 위한 리셋 전압이 주어지고 있는 리셋 전압 공급선과;상기 리셋 트랜지스터의 게이트 전극에 리셋 신호를 인가하기 위한 리셋 신호선과;상기 화소의 행마다 배치되고, 대응하는 행에 있는 화소의 상기 선택 트랜지스터의 게이트 전극에 선택 신호를 인가하기 위한 선택 신호선과;상기 화소의 열마다 배치되고, 대응하는 열에 있는 화소의 상기 선택 트랜지스터의, 상기 제1 단부와는 반대측에 있는 불순물 확산 영역에 접속된 신호 판독선과;상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터를 덮도록 상기 반도체 기판 위에 형성된 층간 절연막과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역의 윗면이 나타나 있는 제1 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역의 윗면이 나타나 있는 제2 비어홀과;상기 층간 절연막을 관통하고, 저면에 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역의 윗면이 나타나 있는 제3 비어홀과;상기 제1 내지 제3 비어홀 각각의 측면을 덮는, 절연 재료로 이루어진 측벽 스페이서를 포함하고,상기 화소내 배선은 상기 제1 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 상기 제1 단부측의 불순물 확산 영역에 접속되고,상기 리셋 전압 공급선은 상기 제2 비어홀 내를 경유하여, 상기 리셋 트랜지스터의 게이트 전극과 상기 소스 팔로워 트랜지스터의 게이트 전극 사이의 불순물 확산 영역에 접속되며,상기 신호 판독선은 상기 제3 비어홀 내를 경유하여, 상기 선택 트랜지스터의 상기 제1 단부와는 반대측의 불순물 확산 영역에 접속되어 있는 것인 반도체 장치.
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