JP2006165568A - Ｃｍｏｓイメージセンサ及びその形成方法 - Google Patents

Ｃｍｏｓイメージセンサ及びその形成方法 Download PDF

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Abstract

【課題】ＣＭＯＳイメージセンサ及びその形成方法を提供する。
【解決手段】この方法によると、基板上に順に積層されたゲート絶縁膜及びドーピングされたポリシリコン膜をパターニングして互いに離隔されたトランスファーゲート及びリセットゲートを形成する。トランスファーゲート及びリセットゲートの間の浮遊拡散層、浮遊拡散層に対向したトランスファーゲートの一側の受光素子、及び浮遊拡散層に対向したリセットゲートの一側のソース／ドレイン領域を形成する。基板の全面に保護絶縁膜及びモールド層を順に形成して、モールド層を保護絶縁膜が露出されるまで平坦化させる。露出された保護絶縁膜を除去してゲートの上部面を露出させる。ゲート金属膜を利用した選択的シリサイド化工程を実行して露出されたゲートにゲート金属シリサイドを形成する。この際、保護絶縁膜はモールド層とエッチング選択比を有する。
【選択図】図８

Description

本発明は半導体素子及びその形成方法に係り、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）イメージセンサ及びその形成方法に関する。
ＣＭＯＳイメージセンサは光学的映像を電気的信号に変換する素子である。ＣＭＯＳイメージセンサは広く公知となっているＣＣＤ(Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ)イメージセンサに比べて消費電力が低くて、高集積化が有利であり、駆動方式が簡便な特性を有する。現在、このような特性とともに高度に発達した半導体素子のＣＭＯＳ製造工程を必要とするＣＭＯＳイメージセンサに対する研究が活発に実行されている。
通常、ＣＭＯＳイメージセンサの画素は外部の光を受け入れる受光部と、前記受光部に蓄積された信号電荷を制御するＣＭＯＳ部に区分することができる。前記受光部はフォトダイオードからなることができ、前記ＣＭＯＳ部は色々なＭＯＳトランジスタを含むことができる。
半導体素子の高速化が深化することによって、前記ＣＭＯＳイメージセンサも高速動作が要求されている。前記ＣＭＯＳイメージセンサの動作速度を向上させるための一方法として、ＭＯＳトランジスタに含まれたゲートの抵抗を減少させる方法がある。前記ゲートの抵抗を低めるため、前記ゲートは低抵抗のタングステンシリサイドを含むことができる。特許文献１には画素に含まれたＭＯＳトランジスタのゲートがタングステンシリサイドを含む内容を開示している。特許文献１に開示されたＭＯＳトランジスタの形成方法を簡略化した図面を参照して説明する。
図１及び図２は従来のＣＭＯＳイメージセンサの形成方法を説明するための断面図である。
図１及び図２を参照すると、基板１上にゲート酸化膜２を形成して、前記ゲート酸化膜２上にポリシリコン膜３及びタングステンシリサイド膜４を順に形成する。
前記タングステンシリサイド膜４、前記ポリシリコン膜３及び前記ゲート酸化膜２を連続的にパターニングしてトランスファー（ｔｒａｎｓｆｅｒ）トランジスタのゲート電極を形成する。前記ゲート電極は順に積層されたポリシリコンパターン３ａ及びタングステンシリサイドパターン４ａを含む。
前記ゲート電極の一側の前記基板１に選択的に不純物イオンを注入してフォトダイオード５を形成する。前記ゲート電極の他側の前記基板１に選択的に不純物イオンを注入して不純物ドーピング層６を形成する。続いて、図示しないが、前記ゲート電極の側壁にスペーサを形成する。
前記タングステンシリサイドパターン４ａは前記ポリシリコンパターン３ａに比べて低い比抵抗を有する。すなわち、低抵抗の前記タングステンシリサイドパターン４ａによって前記ゲート電極の抵抗が減少することによって、ＣＭＯＳイメージセンサの動作速度を向上させることができる。
しかし、上述の従来方法によって形成されたＣＭＯＳイメージセンサは様々な問題点が発生する可能性がある。例えば、前記タングステンシリサイドパターン４ａを形成した後及び前記スペーサを形成する前に、前記基板１には多種類の湿式洗浄工程が実行されうる。前記湿式洗浄工程時、前記タングステンシリサイドパターン４ａの側壁が露出されている。これによって、前記湿式洗浄工程時、前記タングステンシリサイドパターン４ａの露出された部分によって前記フォトダイオード５が金属汚染される可能性がある。前記金属汚染によって、前記フォトダイオード５は暗信号（ｄａｒｋ ｓｉｇｎａｌ）が増加する可能性がある。前記暗信号とは、外部の光が遮断された状態で前記フォトダイオード５から発生された信号電荷による漏洩電流であると定義することができる。前記暗信号が増加することによって、前記ＣＭＯＳイメージセンサは外部の光が遮断された状態で映像信号を伝送する間違いが発生する可能性があり、また、外部の光が入射するとき、歪曲された映像信号を伝達する可能性もある。
韓国特許出願公開第２０００-４１４５１号明細書
本発明の課題は暗信号を最小化するとともに高速動作が可能なＣＭＯＳイメージセンサ及びその形成方法を提供することにある。
本発明の他の課題は最適化された特性を有するＣＭＯＳイメージセンサ及びその形成方法を提供することにある。
上述の課題を解決するためにＣＭＯＳイメージセンサの形成方法を提供する。本発明の一実施例によるＣＭＯＳイメージセンサの形成方法は次の段階を含むことができる。基板上に順に積層されたゲート絶縁膜及びドーピングされたポリシリコン膜をパターニングして互いに離隔されたトランスファーゲート及びリセットゲートを形成する。前記トランスファーゲート及びリセットゲートの間の浮遊拡散層、前記浮遊拡散層に対向した前記トランスファーゲートの一側の受光素子、及び前記浮遊拡散層に対向した前記リセットゲートの一側のソース／ドレイン領域を形成する。前記基板の全面に保護絶縁膜及びモールド層を順に形成して、前記モールド層を前記保護絶縁膜が露出されるまで平坦化させる。前記露出された保護絶縁膜を除去して前記ゲートの上部面を露出させる。ゲート金属膜を利用した選択的シリサイド化工程を実行して前記露出されたゲートにゲート金属シリサイドを形成する。この際、前記保護絶縁膜は前記モールド層とエッチング選択比を有する。
具体的に、前記方法は前記平坦化されたモールド層を除去する段階と、少なくとも前記浮遊拡散層に隣接した前記トランスファーゲートの一側壁、及び前記リセットゲートの両側壁にゲートスペーサを形成して前記浮遊拡散層及び前記ソース／ドレイン領域を露出させる段階と、前記受光素子及び前記浮遊拡散層を覆うシリサイド防止パターンを形成する段階と、ソース／ドレイン金属膜を利用した選択的シリサイド化工程を実行して前記露出されたソース／ドレイン領域の表面にソース／ドレイン金属シリサイドを形成する段階とをさらに含むことができる。前記平坦化されたモールド層を除去する段階は、前記ゲート金属シリサイドを形成する前に実行されることができる。これとは異なり、前記平坦化されたモールド層を除去する段階は前記ゲート金属シリサイドを形成した後に実行されることもできる。前記ゲート金属シリサイド及び前記ソース／ドレイン金属シリサイドは互いに違う金属を含むことができる。
本発明の他の実施例によるＣＭＯＳイメージセンサの形成方法は次の段階を含むことができる。抵抗領域及び画素領域を有する基板上にゲート絶縁膜及びアンドープトポリシリコン膜を順に形成する。前記画素領域のアンドープトポリシリコン膜及び前記抵抗領域のアンドープトシリコン膜から各々第１及び第２ドーピングされたポリシリコン膜を形成する。前記第１及び第２ドーピングされたポリシリコン膜をパターニングして各々前記画素領域の互いに離隔されたトランスファーゲート及びリセットゲートと、前記抵抗領域の抵抗素子とを形成する。前記トランスファーゲート及びリセットゲートの間の浮遊拡散層、前記浮遊拡散層に対向した前記トランスファーゲートの一側の受光素子、及び前記浮遊拡散層に対向した前記リセットゲートの一側のソース／ドレイン領域を形成する。前記基板の全面にバッファ酸化膜、保護絶縁膜及びモールド層を順に形成して、前記モールド層を前記保護絶縁膜が露出されるまで平坦化させる。前記画素領域の前記露出された保護絶縁膜及びバッファ酸化膜を連続的及び選択的に除去して前記ゲートの上部面を露出させる。この際、前記抵抗素子上の前記保護絶縁膜は残存する。ゲート金属膜を利用した選択的シリサイド化工程を実行して前記露出されたゲートにゲート金属シリサイドを形成する。前記保護絶縁膜は前記モールド層とエッチング選択比を有する。
上述の課題を解決するためにＣＭＯＳイメージセンサを提供する。このＣＭＯＳイメージセンサは基板上に互いに離隔されて配置され、ドーピングされたポリシリコンからなったトランスファーゲート及びリセットゲートを含むことができる。前記ゲートと前記基板との間にゲート絶縁膜が介在される。前記トランスファーゲート及び前記リセットゲートの間に浮遊拡散層が配置され、前記浮遊拡散層に対向した前記トランスファーゲートの一側に受光素子が配置される。前記浮遊拡散層に対向した前記リセットゲートの一側にソース／ドレイン領域が配置される。前記ゲートの上部面の全面にゲート金属膜を利用した選択的シリサイド化工程によって形成されたゲート金属シリサイドが配置される。シリサイド防止パターンが前記受光素子及び前記浮遊拡散層を覆う。前記ソース／ドレイン領域の表面にソース／ドレイン金属膜を利用した選択的シリサイド化工程によって形成されたソース／ドレイン金属シリサイドが配置される。
具体的に、前記ゲート金属シリサイド及び前記ソース／ドレイン金属シリサイドは互いに違う金属を含むことができる。
一実施例において、前記ＣＭＯＳイメージセンサは前記トランスファーゲートの両側壁及び前記ゲート側壁の両側壁に配置されたゲートスペーサをさらに含むことができる。
一実施例において、前記ＣＭＯＳイメージセンサは前記浮遊拡散層に隣接した前記トランスファーゲートの第１側壁、及び前記リセットゲートの両側壁に配置されたゲートスペーサ、及び前記受光素子と、前記受光素子に隣接した前記トランスファーゲートの第２側壁を覆い、順に積層された保護絶縁パターン及びスペーサ絶縁パターンをさらに含むことができる。前記ゲートスペーサは前記保護絶縁パターンと同様の物質からなる部分、及び前記スペーサ絶縁パターンと同様の物質からなる部分を含むことができる。この場合に、前記ＣＭＯＳイメージセンサは前記保護絶縁パターンと前記基板との間、及び前記保護絶縁パターンと前記トランスファーゲートの第２側壁との間に介在されたバッファ酸化パターンをさらに含むことができる。この際、前記ゲートスペーサは前記バッファ酸化パターンと同様の物質からなる部分をさらに含む。
本発明によると、ゲートの形成のためのパターニング工程時、前記ゲートは金属元素を全然含まない。これにより、前記ゲートを形成した後、多くの湿式洗浄工程が実行されるとき、受光素子及び浮遊拡散層に対する従来の金属汚染を防止することができる。また、前記ゲートの上部面の全面には自己整列的にゲート金属シリサイドが形成される。この際、前記受光素子及び前記不純物ドーピング層は保護絶縁膜の単一膜、または保護絶縁膜／平坦化されたモールド層の複合膜によって保護される。したがって、前記受光素子及び前記浮遊拡散層に対する金属汚染を防止するとともに前記ゲート上には低抵抗の前記ゲート金属シリサイドが形成される。結果的に、従来の金属汚染による暗信号の増加が防止され、かつ高速動作が可能なＣＭＯＳイメージセンサを実現することができる。
これに加えて、前記ゲート金属シリサイドと、前記浮遊拡散層を除いたソース／ドレイン領域の表面に形成されるソース／ドレイン金属シリサイドは互いに違う金属層を利用したシリサイド化工程によって形成される。これによって、前記ゲート金属シリサイド及び前記ソース／ドレイン金属シリサイドは各々最適化された特性の金属シリサイドで形成されることができる。その結果、最適化された特性のＣＭＯＳイメージセンサを実現することができる。
以下、添付の図を参照して本発明の望ましい実施例を詳細に説明する。しかし、本発明はここで説明される実施例に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施例は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層（または膜）及び領域の厚さは明確性のために誇張されたものである。また、層（または膜）が他の層（または膜）または基板“上”にあると言及される場合に、それは他の層（または膜）または基板上に直接形成されることができるもの、またはそれらの間に第３の層（または膜）が介在されることもできるものである。明細書の全体にわたって同様の参照番号として表示された部分は同様の構成要素を示す。
図３は本発明の実施例によるイメージセンサの画素（ｐｉｘｅｌ）構造に対する等価回路図である。
図３を参照すると、本発明の実施例によるＣＭＯＳイメージセンサの画素は外部の光を感知する受光素子１１０及び前記受光素子１１０に貯蔵された電荷の伝送及び／または出力などを制御するＭＯＳトランジスタを含む。前記画素は複数個のＭＯＳトランジスタを含むことができる。本実施例では、前記画素が４個のＭＯＳストランジスタを含む場合に対して説明する。
前記画素は光を受光する受光素子１１０、トランスファー（ｔｒａｎｓｆｅｒ）トランジスタＴｘ、リセット（ｒｅｓｅｔ）トランジスタＲｘ、ソースフォロア（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）トランジスタＳｘ及びアクセス（ａｃｃｅｓｓ）トランジスタを含む。前記受光素子１１０はフォトダイオードからなることが望ましい。前記受光素子１１０に前記トランスファートランジスタＴｘ及び前記リセットトランジスタＲｘが直列に接続される。前記トランスファートランジスタＴｘのソースは前記受光素子１１０と接続して、前記トランスファートランジスタＴｘのドレインは前記リセットトランジスタＳｘのソースと接続する。前記リセットトランジスタＳｘのドレインには電源電圧Ｖｄｄが印加される。
前記トランスファートランジスタＴｘのドレイン（すなわち、前記リセットトランジスタＲｘのソース）は浮遊拡散層（Ｆ／Ｄ、ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）に該当する。前記浮遊拡散層Ｆ／Ｄは前記ソースフォロアトランジスタＳｘのゲートに接続される。前記ソースフォロアトランジスタＳｘ及び前記アクセストランジスタＡxは直列に接続される。すなわち、前記ソースフォロアトランジスタＳｘのソースと前記アクセストランジスタＡｘのドレインが互いに接続する。前記ソースフォロアトランジスタＳｘのドレインには前記電源電圧Ｖｄｄが印加される。前記アクセストランジスタＡｘのソースは出力端Ｏｕｔに該当して、前記アクセストランジスタＡｘのゲートには選択信号Ｒｏｗが印加される。
上述の構造の前記画素の動作を簡略に説明する。まず、前記リセットトランジスタＲｘをターンオン（ｔｕｒｎ ｏｎ）させて前記浮遊拡散層Ｆ／Ｄの電位を前記電源電圧Ｖｄｄと同様にした後に、前記リセットトランジスタＲｘをターンオフ（ｔｕｒｎ ｏｆｆ）させる。このような動作をリセット動作であると定義する。
外部の光が前記受光素子１１０に入射されれば、前記受光素子１１０内に電子ホール対（ＥＨＰ; ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）が生成されて信号電荷が前記受光素子１１０内に蓄積される。前記トランスファートランジスタＴｘをターンオンさせて前記受光素子１１０内の蓄積された信号電荷を前記浮遊拡散層Ｆ／Ｄに移動させる。これによって、前記浮遊拡散層Ｆ／Ｄの電位が変化すると同時に、前記ソースフォロアトランジスタＳｘのゲートの電位が変わる。この際、選択信号Ｒｏｗによって前記アクセストランジスタＡｘがターンオンされれば、データが前記出力端Ｏｕｔに出力される。データが出力された後に、前記画素は再びリセット動作を実行する。前記画素はこのような過程を繰り返して光学的映像を電気的信号に変換させて出力する。
以上では、４個のＭＯＳトランジスタを含む前記画素の構造に対して説明した。しかし、本発明によるＣＭＯＳイメージセンサの画素に含まれたＭＯＳトランジスタの個数は４個に限定されない。特に、本発明によるイメージセンサの画素は２個以上のＭＯＳトランジスタを含むことができる。
図４Ａは本発明の実施例によるイメージセンサを示す断面図である。
図４Ａを参照すると、画素領域（ａ）及び抵抗領域（ｂ）を有する基板１００の所定領域に素子分離膜１０２が配置される。前記素子分離膜１０２は前記画素領域（ａ）の活性領域を限定する。前記素子分離膜１０２は前記抵抗領域（ｂ）にも配置される。
前記画素領域（ａ）の活性領域上に互いに離隔されたトランスファーゲート１０７ａ及びリセットゲート１０７ｂが配置され、前記ゲート１０７ａ、１０７ｂと前記基板１００との間にゲート絶縁膜１０４が介在される。図示しないが、前記活性領域上に図３のソースフォロアトランジスタ及びアクセストランジスタのゲート（図示しない）が互いに離隔されて配置されることができる。また、前記基板１００上にはＣＭＯＳイメージセンサの周辺回路領域の周辺回路トランジスタのゲート（図示しない）も配置されることができる。前記抵抗領域ｂの前記素子分離膜１０２上に抵抗素子１０７ｃが配置される。前記ゲート１０７ａ、１０７ｂは第１ドーピングされたポリシリコンからなり、前記抵抗素子１０７ｃは第２ドーピングされたポリシリコンからなることができる。
前記ゲート１０７ａ、１０７ｂ及び前記抵抗素子１０７ｃは互いに違う不純物濃度でドーピングされることができる。この場合に、前記ゲート１０７ａ、１０７ｂの不純物濃度が前記抵抗素子１０７ｃの不純物濃度に比べて高いことがある。すなわち、前記ゲート１０７ａ、１０７ｂの比抵抗が前記抵抗素子１０７ｃの比抵抗に比べて低いことがある。これとは異なり、前記ゲート１０７ａ、１０７ｂと前記抵抗素子１０７ｃとは互いに同様の不純物濃度を有することもできる。
前記ゲート１０７ａ、１０７ｂの上部面上にゲート金属膜を利用した選択的シリサイド化工程で形成されたゲート金属シリサイド１２４が配置される。前記ゲート金属シリサイド１２４は前記各ゲート１０７ａ、１０７ｂの上部面の全面上に配置される。前記ゲート金属シリサイド１２４はコバルトシリサイド、ニッケルシリサイドまたはチタンシリサイドでありうる。したがって、前記ゲート金属膜はコバルト、ニッケルまたはチタンなどでありうる。
前記リセットゲート１０７ｂに対向した前記トランスファーゲート１０７ａの一側の前記活性領域に受光素子１１０が配置される。前記受光素子１１０は前記活性領域の表面から所定の深みを有する第１フォトダイオード１０９ａと、前記第１フォトダイオード１０９ａの上部（すなわち、前記活性領域の表面）に配置された第２フォトダイオード１０９ｂを含むことができる。前記第１フォトダイオード１０９ａは第１導電型の不純物でドーピングされた領域であり、前記第２フォトダイオード１０９ｂは第２導電型の不純物でドーピングされた領域に該当する。例えば、前記第１フォトダイオード１０９ａはｎ型の不純物でドーピングされ、前記第２フォトダイオード１０９ｂはｐ型の不純物でドーピングされる。
前記受光素子１１０に対向した前記トランスファーゲート１０７ａの一側の前記活性領域、及び前記リセットゲート１０７ｂ両側の前記活性領域に不純物ドーピング層１１２ａ'、１１２ｂ'が配置される。前記トランスファーゲート１０７ａと前記リセットゲート１０７ｂとの間の前記不純物ドーピング層１１２ａ'は浮遊拡散層１１２ａ'に該当して、前記浮遊拡散層１１２ａ'に対向した前記リセットゲート１０７ｂの一側の前記不純物ドーピング層１１２ｂ'はリセットトランジスタのソース／ドレイン領域１１２ｂ'に該当する。すなわち、前記浮遊拡散層１１２ａ'に対向した前記トランスファーゲート１０７ａの一側に前記受光素子１１０が配置され、前記浮遊拡散層１１２ａ'に対向した前記リセットゲート１０７ｂの一側に前記ソース／ドレイン領域１１２ｂ'が配置される。前記浮遊拡散層１１２ａ'及び前記ソース／ドレイン領域１１２ｂ'はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造またはＤＤＤ（Ｄｏｕｂｌｅ Ｄｅｆｕｓｅｄ Ｄｒａｉｎ）構造でありうる。
前記ゲート１０７ａ、１０７ｂの両側壁にゲートスペーサ１２８が配置される。前記ゲートスペーサ１２８は順に積層された第１、第２及び第３側壁パターン１１４ａ、１１６ａ、１２６ａを含むことができる。前記第１及び第２側壁パターン１１４ａ、１１６ａは“Ｌ”字形態であり、前記第３側壁パターン１２６ａはスペーサ形態（ｓｐａｃｅｒ−ｓｈａｐｅｄ）でありうる。前記ゲートスペーサ１２８が前記第１側壁パターン１１４ａを含む場合、前記ゲート金属シリサイド１２４は前記第１側壁パターン１１４ａの最上部面を覆うことができる。
前記抵抗素子１０７ｃの側壁に残余スペーサ１２９を配置することができる。前記残余スペーサ１２９は順に積層された第１、第２及び第３残余パターン１１４ｂ、１１６ｂ、１２６ｂを含むことができる。前記第１残余パターン１１４ｂは前記第１側壁パターン１１４ａと同様の物質からなり、前記第２残余パターン１１６ｂは前記第２側壁パターン１１６ａと同様の物質からなることができる。また、前記第３残余パターン１２６ｂは前記第３側壁パターン１２６ａと同様の物質からなることができる。
前記基板１００上に前記受光素子１１０及び前記浮遊拡散層１１２ａ'を覆うシリサイド防止パターン１３２が配置される。また、前記シリサイド防止パターン１３２は前記受光素子１１０及び前記浮遊拡散層１１２ａ'の間の前記トランスファーゲート１０７ａ上の前記ゲート金属シリサイド１２４及び前記ゲートスペーサ１２８を覆う。これに加えて、前記シリサイド防止パターン１３２は横にさらに延長されて、前記浮遊拡散層１１２ａ'に隣接した前記リセットゲート１０７ｂ側壁の前記ゲートスペーサ１２８と前記リセットゲート１０７ｂ上の前記ゲート金属シリサイド１２４の上部面の少なくとも一部をさらに覆うことができる。
前記ソース／ドレイン領域１１２ｂ'の表面にソース／ドレイン金属シリサイド１３６が配置される。前記ソース／ドレイン金属シリサイド１３６は前記ソース／ドレイン領域１１２ｂ'の上部面の中に前記ゲートスペーサ１２８が覆う部分を除いた部分に形成される。前記ソース／ドレイン金属シリサイド１３６はソース／ドレイン金属膜を利用した選択的シリサイド化工程によって形成されたものである。前記ソース／ドレイン金属シリサイド１３６はコバルトシリサイド、ニッケルシリサイドまたはチタンシリサイドなどからなることができる。すなわち、前記ソース／ドレイン金属膜はコバルト、ニッケルまたはチタンなどでありうる。
前記ゲート金属シリサイド１２４は前記ゲート金属膜を利用したシリサイド化工程によって形成されたものであり、前記ソース／ドレイン金属シリサイド１３６はソース／ドレイン金属膜を利用したシリサイド化工程によって形成されたものである。すなわち、前記ゲート金属シリサイド１２４と前記ソース／ドレイン金属シリサイド１３６とは互いに違う金属層によって形成されたものである。これによって、前記ゲート金属シリサイド１２４と前記ソース／ドレイン金属シリサイド１３６とは互いに違う金属を含むことができる。その結果、前記ゲート金属シリサイド１２４及び前記ソース／ドレイン金属シリサイド１３６は各々の機能に最適化された金属を含むことができる。
例えば、ＣＭＯＳイメージセンサの動作速度を向上させるため、前記ゲート金属シリサイド１２４はより低い比抵抗を要求する。これによって、前記ゲート金属シリサイド１２４はコバルトシリサイド、ニッケルシリサイド及びチタンシリサイドのうち相対的に低い比抵抗を実現することができるコバルトシリサイドまたはニッケルシリサイドからなることができる。これとは異なり、前記ソース／ドレイン金属シリサイド１３６は前記ソース／ドレイン領域１１２ａ'と前記ソース／ドレイン領域１１２ａ'に接続するコンタクトプラグ（図示しない）間のコンタクト抵抗を減少させるオーミック層の役割を実行する。したがって、前記コンタクトプラグの最下部面がチタンまたは窒化チタンからなる場合、前記コンタクトプラグとの界面抵抗を減少させるために前記ソース／ドレイン金属シリサイド１３６はチタンシリサイドからなることができる。すなわち、前記ソース／ドレイン金属シリサイド１３６と前記コンタクトプラグの最下部面が同様の金属を含むことによって、これら間の界面抵抗が減少する。
結果的に、前記ゲート金属シリサイド１２４及び前記ソース／ドレイン金属シリサイド１３６は各々の機能に最適の特性を有することができる。したがって、最適化された特性のＣＭＯＳイメージセンサを実現することができる。
上述の構造のＣＭＯＳイメージセンサにおいて、前記トランスファーゲート１０７ａの両側壁には前記ゲートスペーサ１２８が配置されている。すなわち、前記受光素子１１０に隣接した前記トランスファーゲート１０７ａの側壁にも前記ゲートスペーサ１２８が配置される。これとは異なり、前記受光素子１１０に隣接した前記トランスファーゲート１０７ａの側壁では前記ゲートスペーサ１２８を省略することもできる。これを、図４Ｂを参照して説明する。
図４Ｂは本発明の実施例によるイメージセンサの変形例を示す断面図である。
図４Ｂを参照すると、トランスファーゲート１０７ａの一側の活性領域に受光素子１１０が配置され、前記トランスファーゲート１０７ａの他側の活性領域に浮遊拡散層１１２ａ'が配置される。前記受光素子１１０上には順に積層されたバッファ酸化パターン１１４ｃ、保護絶縁パターン１１６ｃ及びスペーサ絶縁パターン１２６ｃが配置される。前記保護絶縁パターン１１６ｃは延長されて前記受光素子１１０に隣接した前記トランスファーゲート１０７ａの第１側壁を覆う。前記バッファ酸化パターン１１４ｃも延長されて前記保護絶縁パターン１１６ｃの延長された部分と前記トランスファーゲート１０７ａの第１側壁との間に介在することができる。この際、前記トランスファーゲート１０７ａ上の前記ゲート金属シリサイド１２４は前記バッファ酸化パターン１１４ｃの延長された部分の最上部面を覆うことができる。前記スペーサ絶縁パターン１２６ｃは延長されて前記トランスファーゲート１０７ａの第１側壁上に配置された前記保護絶縁パターン１１６ｃの延長された部分を覆う。また、前記スペーサ絶縁パターン１２６ｃはさらに延長されて前記トランスファーゲート１０７ａ上の前記ゲート金属シリサイド１２４の一部分を覆うことができる。
前記浮遊拡散層１１２ａ'に隣接した前記トランスファーゲート１０７ａの第２側壁にゲートスペーサ１２８が配置される。上述のように、前記ゲートスペーサ１２８は順に積層された第１、第２及び第３側壁パターン１１４ａ、１１６ａ、１２６ａを含む。この際、前記第１側壁パターン１１４ａと前記バッファ酸化パターン１１４ｃとは互いに同様の物質からなる。前記第２側壁パターン１１６ａ及び前記保護絶縁パターン１１６ｃは互いに同様の物質からなり、前記第３側壁パターン１２６ａ及び前記スペーサ絶縁パターン１２６ｃは互いに同様の物質からなる。
シリサイド防止パターン１３２'が前記受光素子１１０上の前記スペーサ絶縁パターン１２６ｃ及び前記浮遊拡散層１１２ａ'を覆う。また、前記シリサイド防止パターン１３２'は前記受光素子１１０及び前記浮遊拡散層１１２ａ'の間の前記トランスファーゲート１０７ａ上の前記ゲート金属シリサイド１２４及び前記トランスファーゲート１０７ａの前記第２側壁に形成された前記ゲートスペーサ１２８を覆う。これに加えて、前記シリサイド防止パターン１３２'は横にさらに延長されて前記浮遊拡散層１１２ａ'に隣接したリセットゲート１０７ｂの一側壁に形成された前記ゲートスペーサ１２８と前記リセットゲート１０７ｂ上の前記ゲート金属シリサイド１２４の上部面の少なくとも一部とをさらに覆うことができる。勿論、前記シリサイド防止パターン１３２'は抵抗領域ｂの抵抗素子１０７ｃも覆う。
上述の構造のＣＭＯＳイメージセンサにおいて、前記トランスファーゲート１０７ａの第１側壁には前記受光素子１１０を覆う前記バッファ酸化パターン１１４ｃ、保護絶縁パターン１１６ｃ及びスペーサ絶縁パターン１２６ｃが配置されて、前記トランスファーゲート１０７ａの第２側壁には前記ゲートスペーサ１２８が配置される。この際、前記ゲートスペーサ１２８の第１、第２及び第３側壁パターン１１４ａ、１１６ａ、１２６ａは各々前記バッファ酸化パターン１１４ｃ、保護絶縁パターン１１６ｃ及びスペーサ絶縁パターン１２６ｃと同様の物質からなる。すなわち、前記ゲートスペーサ１２８の形成のための異方性エッチング工程時、前記受光素子１１０は前記パターン１１４ｃ、１１６ｃ、１２６ｃが覆われている。したがって、前記受光素子１１０は前記異方性エッチングによるエッチング損傷が防止される。その結果、前記受光素子１１０のエッチング損傷による格子欠陥などで惹起される可能性のある暗信号の増加を防止することができる。
図５乃至図１２は本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。
図５を参照すると、画素領域（ａ）及び抵抗領域（ｂ）を有する基板１００の所定領域に素子分離膜１０２を形成する。前記素子分離膜１０２は前記画素領域ａの活性領域を画定する。また、前記素子分離膜１０２は前記抵抗領域ｂ内にも配置される。図において、前記画素領域（ａ）は前記活性領域に沿って切断した断面である。
前記基板１００上にゲート絶縁膜１０４を形成する。前記ゲート絶縁膜１０４は熱酸化膜で形成することができる。前記ゲート絶縁膜１０４を有する基板１００上に前記画素領域（ａ）の第１ドーピングされたポリシリコン膜１０６ａ、及び前記抵抗領域（ｂ）の第２ドーピングされたポリシリコン膜１０６ｂを形成する。前記第１ドーピングされたポリシリコン膜１０６ａはＣＭＯＳイメージセンサの画素に含まれたＭＯＳトランジスタのゲートに形成され、前記第２ドーピングされたポリシリコン膜１０６ｂは前記ＣＭＯＳイメージセンサの周辺回路領域などの抵抗素子に形成される。図示しないが、前記周辺回路領域の周辺回路トランジスタが形成される部分に前記第１ドーピングされたポリシリコン膜１０６ａを形成することができる。この際、前記周辺回路領域の第１ドーピングされたポリシリコン膜１０６ａは前記周辺回路トランジスタのゲートに形成されることができる。
前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂは互いに違う不純物濃度を有することができる。特に、前記第１ドーピングされたポリシリコン膜１０６ａの不純物濃度は前記第２ドーピングされたポリシリコン膜１０６ｂの不純物濃度に比べて高くできる。これとは異なり、前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂは互いに同様の不純物濃度を有することができる。
互いに違う不純物濃度を有する前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂの形成方法を説明する。まず、前記ゲート絶縁膜１０４を有する前記基板１００の全面上にアンドープトポリシリコン膜を形成する。続いて、前記画素領域（ａ）の前記アンドープトポリシリコン膜に選択的に第１ドーズの不純物イオンを注入して前記第１ドーピングされたポリシリコン膜１０６ａを形成して、前記抵抗領域（ｂ）の前記アンドープトポリシリコン膜に選択的に第２ドーズの不純物イオンを注入して前記第２ドーピングされたポリシリコン膜１０６ｂを形成する。前記第１及び第２ドーズ不純物イオンを注入した後、注入された不純物を活性化するための熱処理を実行することができる。前記第１及び第２ドーズを調節することによって、前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂは互いに違う不純物濃度を有することができる。特に、前記第１ドーズを前記第２ドーズに比べて高くすることによって、前記第１ドーピングされたポリシリコン膜１０６ａの不純物濃度を前記第２ドーピングされたポリシリコン膜１０６ｂの不純物濃度に比べて高くすることができる。これにより、前記第１ドーピングされたポリシリコン膜１０６ａの比抵抗が前記第２ドーピングされたポリシリコン膜１０６ｂの比抵抗に比べて低くできる。
上述の形成方法により、前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂは互いに違う比抵抗を有することができる。すなわち、前記第１ドーピングされたポリシリコン膜１０６ａは前記画素のＭＯＳトランジスタのゲートが要求する比抵抗及び不純物濃度を有することができ、前記第２ドーピングされたポリシリコン膜１０６ｂは前記抵抗素子が要求する比抵抗を有することができる。結果的に、前記基板１００上に単一層のアンドープトポリシリコン膜を形成した後、選択的に不純物をドーピングすることによって、前記抵抗素子及びゲートの特性を全部満たすことができる。
これとは異なり、互いに同様の不純物濃度を有する前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂを形成する方法を説明する。まず、前記ゲート絶縁膜１０４を有する基板１００の全面にアンドープトポリシリコン膜を形成して、前記アンドープトポリシリコン膜の全面に所定のドーズで不純物イオンを注入して前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂを形成することができる。勿論、注入された不純物を活性化するための熱処理を実行することができる。互いに同様の不純物濃度を有する前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂの他の形成方法として、前記ゲート絶縁膜１０４を有する基板１００の全面にインシチュー（ｉｎ−ｓｉｔｕ）でドーピングされたポリシリコン膜を形成して、前記第１及び第２ドーピングされたポリシリコン膜１０６ａ、１０６ｂを形成することができる。
図６を参照すると、前記第１ドーピングされたポリシリコン膜１０６ａをパターニングして前記活性領域上に互いに離隔されたトランスファーゲート１０７ａ及びリセットゲート１０７ｂを形成する。図示しないが、前記トランスファー及びリセットゲート１０７ａ、１０７ｂが形成されるとき、図３のソースフォロアトランジスタのゲート及びアクセストランジスタのゲートも共に形成することができる。前記ソースフォロア及びアクセストランジスタのゲートも前記第１ドーピングされたポリシリコン膜１０６ａをパターニングして形成される。また、前記周辺回路トランジスタのゲート（図示しない）も前記トランスファー及びリセットゲート１０７ａ、１０７ｂと同時に形成することができる。
前記第２ドーピングされたポリシリコン膜１０６ｂをパターニングして前記抵抗領域ｂの素子分離膜１０２上に抵抗素子１０７ｃを形成する。前記抵抗素子１０７ｃは前記ＣＭＯＳイメージセンサの電圧または電流を調節する機能を実行する。前記ゲート１０７ａ、１０７ｂ及び前記抵抗素子１０７ｃは同時に形成されることが望ましい。
前記リセットゲート１０７ｂに対向した前記トランスファーゲート１０７ａの一側の前記活性領域に受光素子１１０を形成する。前記受光素子１１０はフォトダイオード１０９ａ、１０９ｂを含むことが望ましい。前記受光素子１１０の形成方法を具体的に説明すれば、前記トランスファーゲート１０７ａの一側の活性領域に第１導電型の不純物イオンを選択的に注入して第１フォトダイオード１０９ａを形成する。続いて、第２導電型の不純物イオンを選択的に注入して前記第１フォトダイオード１０９ａの上部に第２フォトダイオード１０９ｂを形成する。例えば、前記第１フォトダイオード１０９ａはｎ型不純物でドーピングされ、前記第２フォトダイオード１０９ｂはｐ型不純物でドーピングされることができる。
前記受光素子１１０に対向した前記トランスファーゲート１０７ａの一側、及び前記リセットゲート１０７ｂ両側の前記活性領域に不純物イオンを選択的に注入して不純物ドーピング層１１２ａ、１１２ｂを形成する。前記不純物ドーピング層１１２ａ、１１２ｂは前記第１フォトダイオード１０９ａと同様のタイプの不純物でドーピングされることができる。前記トランスファーゲート１０７ａと前記リセットゲート１０７ｂとの間の前記不純物ドーピング層１１２ａは浮遊拡散層１１２ａに該当する。前記浮遊拡散層１１２ａに対向した前記リセットゲート１０７ｂの一側の前記不純物ドーピング層１１２ｂはリセットトランジスタのソース／ドレイン領域１１２ｂに該当する。以下、参照符号“１１２ａ”は不純物ドーピング層及び浮遊拡散層を混用して使用して、参照符号“１１２ｂ”は不純物ドーピング層及びソース／ドレイン領域を混用して使用する。
前記浮遊拡散層１１２ａ及び前記ソース／ドレイン領域１１２ｂが形成されるとき、前記ソースフォロアトランジスタ及び前記アクセストランジスタのソース／ドレイン領域（図示しない）も形成することができる。
前記受光素子１１０及び前記不純物ドーピング層１１２ａ、１１２ｂは順に形成されることが望ましい。例えば、前記受光素子１１０をまず形成した後、前記不純物ドーピング層ドを１１２ａ、１１２ｂを形成することができる。これとは反対に、前記不純物ドーピング層を１１２ａ、１１２ｂをまず形成した後、前記受光素子１１０を形成することができる。
前記ゲート１０７ａ、１０７ｂを形成した後に、前記基板１００には多種類の湿式洗浄工程を実行することができる。この際、前記ゲート１０７ａ、１０７ｂは前記第１ドーピングされたポリシリコン膜１０６ａから形成されることによって、金属元素を全然含まない。これによって、前記受光素子１１０に対する従来の金属汚染を防止することができる。その結果、従来の金属汚染による暗信号増加を防止することができる。
図７を参照すると、続いて、前記基板１００の全面に保護絶縁膜１１６をコンフォーマルに形成して、前記保護絶縁膜１１６上に十分な厚さのモールド層１１８を形成する。前記ゲート１０７ａ、１０７ｂの両側に形成された前記モールド層１１８の上部面は前記ゲート１０７ａ、１０７ｂの上部面に比べて高く形成されることが望ましい。
前記保護絶縁膜１１６は前記モールド層１１８に対してエッチング選択比を有する絶縁膜である。また、前記保護絶縁膜１１６はシリサイドを防止することができる絶縁膜であることが望ましい。前記モールド層１１８もシリサイドを防止することができる絶縁膜で形成することができる。例えば、前記モールド層１１８は化学気相蒸着法またはスピン方式で形成されるシリコン酸化膜で形成することができる。この場合に、前記保護絶縁膜１１６はシリコン窒化膜で形成することができる。
前記保護絶縁膜１１６を形成する前に、前記基板１００の全面にバッファ酸化膜１１４を形成することができる。前記保護絶縁膜１１６が前記基板１００にストレスを加える場合、前記バッファ酸化膜１１４を前記基板１００と前記保護絶縁膜１１６との間に形成して前記保護絶縁膜１１６と前記基板１００との間のストレスを緩衝させることができる。前記バッファ酸化膜１１４は前記モールド層１１８に比べて遅いエッチング率を有する酸化膜で形成することが望ましい。例えば、前記バッファ酸化膜１１４は熱酸化膜で形成することができる。
図８を参照すると、前記モールド層１１８を前記ゲート１０７ａ、１０７ｂの上部面の上に形成された前記保護絶縁膜１１６が露出されるまで平坦化させる。この際、前記抵抗素子１０７ｃの上部面上に形成された前記保護絶縁膜１１６も露出される。前記モールド層１１８は化学機械的研磨工程で平坦化させることができる。前記平坦化されたモールド層１１８ａは前記ゲート１０７ａ、１０７ｂの両側に形成された前記保護絶縁膜１１６を覆う。
続いて、前記基板１００上にマスクパターン１２０を形成する。前記マスクパターン１２０は感光膜で形成することができる。前記マスクパターン１２０は前記抵抗領域（ｂ）に形成される。すなわち、前記マスクパターン１２０は前記抵抗素子１０７ｃの上部に露出された前記保護絶縁膜１１６を覆う。この際、前記画素領域（ａ）には前記マスクパターン１２０が形成されない。したがって、前記ゲート１０７ａ、１０７ｂ上に露出された前記保護絶縁膜１１６はそのまま露出される。また、前記ソースフォロアトランジスタ及びアクセストランジスタのゲート（図示しない）上の前記保護絶縁膜１１６も露出させることができる。これに加えて、前記周辺回路トランジスタのゲート（図示しない）上の前記保護絶縁膜１１６も露出させることができる。
図９を参照すると、前記マスクパターン１２０をエッチングマスクとして使用して前記露出された保護絶縁膜１１６及び前記バッファ酸化膜１１４を連続的及び選択的にエッチングして前記ゲート１０７ａ、１０７ｂの上部面を露出させる。続いて、前記マスクパターン１２０を除去する。この際、前記ソースフォロア及びアクセストランジスタのゲート(図示しない)の上部面及び前記周辺回路トランジスタのゲート（図示しない）の上部面も露出される。
前記基板１００に第１選択的シリサイド化工程を実行して前記露出されたゲート１０７ａ、１０７ｂ上にゲート金属シリサイド１２４を形成する。前記第１選択的シリサイド化工程を具体的に説明する。
まず、前記露出されたゲート１０７ａ、１０７ｂを有する前記基板１００の全面にゲート金属膜１２２を蒸着して、第１熱処理工程を実行して前記露出されたゲート１０７ａ、１０７ｂ上にゲート金属シリサイド１２４を形成する。前記ゲート金属シリサイド１２４は前記ゲート金属膜１２２の金属元素と前記ゲート１０７ａ、１０７ｂのシリコン元素が前記熱処理工程によって反応して形成される。この際、前記ゲート金属シリサイド１２４は前記ゲート１０７ａ、１０７ｂの側壁に形成された前記バッファ酸化膜１１４の最上部面を覆うことができる。前記抵抗素子１０７ｃは前記保護絶縁膜１１６によって覆われていることによって、前記抵抗素子１０７ｃ上には前記ゲート金属シリサイド１２４が形成されない。前記ゲート金属シリサイド１２４は前記ソースフォロアトランジスタ及びアクセストランジスタの露出されたゲート（図示しない）上にも形成させることができ、前記周辺回路トランジスタの露出されたゲート（図示しない）上にも形成されることができる。
次に、未反応の前記ゲート金属膜１２２を除去する。これによって、前記第１選択的シリサイド化工程が完了される。
前記ゲート金属膜１２２を蒸着する工程及び前記第１熱処理工程はインシチュー（ｉｎ−ｓｉｔｕ）方式で実行することができる。前記ゲート金属膜１２２はコバルト、ニッケルまたはチタンなどで形成することができる。これによって、前記ゲート金属シリサイド１２４はコバルトシリサイド、ニッケルシリサイドまたはチタンシリサイドで形成されることができる。
続いて、前記ゲート金属シリサイド１２４を有する基板１００から前記平坦化されたモールド層１１８ａを除去する。前記バッファ酸化膜１１４は前記モールド層１１８に比べて遅いエッチング率を有する。したがって、前記平坦化されたモールド層１１８ａを除去するとき、前記ゲート１０７ａ、１０７ｂの側壁に形成された前記バッファ酸化膜１１４のエッチングを防止することができる。また、前記ゲート金属シリサイド１２４が前記ゲート１０７ａ、１０７ｂ側壁に形成された前記バッファ酸化膜１１４を覆うように形成されることができる。これによって、前記平坦化されたモールド層１１８ａを除去するとき、前記ゲート１０７ａ、１０７ｂの側壁に形成されたバッファ酸化膜１１４のエッチングを防止することができる。
上述の方法によると、前記ゲート金属シリサイド１２４を形成した後、前記平坦化されたモールド層１１８ａを除去する。これとは異なり、前記平坦化されたモールド層１１８ａをまず除去した後、前記ゲート金属シリサイド１２４を形成することもできる。これを図１３を参照して説明する。
図１３は本発明の実施例によるイメージセンサのゲート金属シリサイドの他の形成方法を説明するための断面図である。
図８及び図１３を参照すると、前記マスクパターン１２０をエッチングマスクとして使用して前記露出された保護絶縁膜１１６及びバッファ酸化膜１１４を連続的にエッチングして前記ゲート１０７ａ、１０７ｂの上部面を露出させて、前記マスクパターン１２０を除去する。続いて、前記平坦化されたモールド層１１８ａを除去して前記ゲート１０７ａ、１０７ｂ両側の前記保護絶縁膜１１６を露出させる。この際、前記ゲート１０７ａ、１０７ｂ側壁の前記バッファ酸化膜１１４は前記平坦化されたモールド層１１８ａに比べて遅いエッチング率を有する。したがって、前記平坦化されたモールド層１１８ａの除去時、前記ゲート１０７ａ、１０７ｂ側壁の前記バッファ酸化膜１１４のエッチングを防止することができる。続いて、前記第１選択的シリサイド化工程を実行する。すなわち、前記基板１００の全面にゲート金属膜１２２を蒸着して、シリサイド化のための第１熱処理工程を実行して前記ゲート１０７ａ、１０７ｂ上にゲート金属シリサイド１２４を形成した後、未反応の前記ゲート金属膜１２２を除去する。
この方法によると、前記平坦化されたモールド層１１８ａをまず除去した後、前記ゲート金属シリサイド１２４を形成することによって、前記ゲート金属シリサイド１２４が前記モールド層１１８ａを除去する工程による損傷を防止することができる。
続いて、図１０を参照すると、前記未反応のゲート金属膜１２２及び前記平坦化されたモールド層１１８ａが除去された前記基板１００上にスペーサ絶縁膜１２６をコンフォーマルに形成する。前記スペーサ絶縁膜１２６はシリコン酸化膜で形成することができる。
図１１を参照すると、前記スペーサ絶縁膜１２６、前記保護絶縁膜１１６及び前記バッファ酸化膜１１４を連続的に異方性エッチングして前記ゲート１０７ａ、１０７ｂ側壁にゲートスペーサ１２８を形成する。前記ゲートスペーサ１２８は順に積層された第１、第２及び第３側壁パターン１１４ａ、１１６ａ、１２６ａを含む。前記第１、第２及び第３側壁パターン１１４ａ、１１６ａ、１２６ａは各々前記バッファ酸化膜１１４、保護絶縁膜１１６及びスペーサ絶縁膜１２６で形成される。前記第１及び第２側壁パターン１１４ａ、１１６ａは“Ｌ”字形態で形成することができる、前記第３側壁パターン１２６ａはスペーサ形態（ｓｐａｃｅｒ−ｓｈａｐｅｄ）で形成することができる。
前記ゲートスペーサ１２８が形成されるとき、前記抵抗素子１０７ｃの上部面が露出され、前記抵抗素子１０７ｃの側壁に残余スペーサ１２９を形成することができる。前記残余スペーサ１２９は順に積層された第１、第２及び第３残余パターン１１４ｂ、１１６ｂ、１２６ｂを含むことができる。前記第１、第２及び第３残余パターン１１４ｂ、１１６ｂ、１２６ｂは各々前記バッファ酸化膜１１４、保護絶縁膜１１６及びスペーサ絶縁膜１２６で形成される。
前記ゲートスペーサ１２８を形成した後、前記不純物ドーピング層１１２ａ、１１２ｂに選択的に不純物イオンを注入して、前記不純物ドーピング層１１２ａ、１１２ｂをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造またはＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造の不純物ドーピング層１１２ａ'、１１２ｂ'で形成することができる。すなわち、ＬＤＤ構造またはＤＤＤ構造の前記浮遊拡散層１１２ａ'及び前記ソース／ドレイン領域１１２ｂ'を形成することができる。
図１２を参照すると、前記ゲートスペーサ１２８を有する基板１００の全面にシリサイド防止膜を形成して、前記シリサイド防止膜をパターニングしてシリサイド防止パターン１３２を形成する。前記シリサイド防止パターン１３２は前記受光素子１１０及び前記浮遊拡散層１１２ａ'を覆う。この際、前記ソース／ドレイン領域１１２ｂ'は露出される。また、前記ソースフォロア及びアクセストランジスタ（図示しない）及び周辺回路トランジスタのソース／ドレイン領域（図示しない）も露出される。
前記シリサイド防止パターン１３２は前記受光素子１１０及び前記浮遊拡散層１１２ａ'の間の前記トランスファーゲート１０７ａを覆うことができる。また、前記シリサイド防止パターン１３２は前記抵抗領域ａにも形成されて前記抵抗素子１０７ｃの露出された上部面を覆う。前記シリサイド防止パターン１３２はシリサイドを防止することができる絶縁膜、例えば、シリコン酸化膜などで形成することができる。
前記シリサイド防止パターン１３２を有する前記基板１００に第２選択的シリサイド化工程を実行して前記ソース／ドレイン領域１１２ｂ'の表面にソース／ドレイン金属シリサイド１３６を形成する。
前記第２選択的シリサイド化工程を具体的に説明すると、前記シリサイド防止パターン１３２を有する基板１００にソース／ドレイン金属膜１３４を蒸着して、第２熱処理工程を実行して前記ソース／ドレイン領域１１２ｂ'の表面にソース／ドレイン金属シリサイド１３６を形成する。続いて、未反応の前記ソース／ドレイン金属膜１３４を除去することによって、前記第２選択的シリサイド化工程が完了される。これによって、図４ＡのＣＭＯＳイメージセンサを実現することができる。
前記ソース／ドレイン金属膜１３４を蒸着する工程及び前記第２熱処理工程はインシチュー（ｉｎ−ｓｉｔｕ）方式で実行することが望ましい。前記ソース／ドレイン金属シリサイド１３６は前記ソースフォロア及びアクセストランジスタ（図示しない）及び周辺回路トランジスタの露出されたソース／ドレイン領域（図示しない）の表面にも形成することができる。
前記浮遊拡散層１１２ａ'には前記シリサイド化防止パターン１３２によって前記ソース／ドレイン金属シリサイド１３６が形成されない。これは、前記浮遊拡散層１１２ａ'の漏洩電流を防止するためである。すなわち、前記浮遊拡散層１１２ａ'は図３を参照して説明したように、フローティング状態になる。この際、前記浮遊拡散層１１２ａ'に金属が含まれている場合、金属による漏洩電流が発生してフローティング状態の前記浮遊拡散層１１２ａ'の電位が変化してイメージセンサの誤動作が誘発する可能性がある。したがって、前記浮遊拡散層１１２ａ'上には前記ソース／ドレイン金属シリサイド１３６を形成させないことが望ましい。
前記ソース／ドレイン金属膜１３４はコバルト、ニッケルまたはチタンなどで形成することができる。したがって、前記ソース／ドレイン金属シリサイド１３６はコバルトシリサイド、ニッケルシリサイドまたはチタンシリサイドなどで形成される。
前記ゲート金属シリサイド１２４及び前記ソース／ドレイン金属シリサイド１３６は各々前記ゲート金属膜１２２及びソース／ドレイン金属膜１３４によって形成される。すなわち、前記ゲート金属シリサイド１２４及びソース／ドレイン金属シリサイド１３６は互いに違う金属層によって形成される。これによって、前記ゲート金属シリサイド１２４及び前記ソース／ドレイン金属シリサイド１３６は互いに違うシリサイドで形成することができる。その結果、前記ゲート金属シリサイド１２４及び前記ソース／ドレイン金属シリサイド１３６を、ＣＭＯＳイメージセンサが要求する最適化された特性を有するように形成することができる。
例えば、イメージセンサの速い動作速度のために前記ゲート金属シリサイド１２４はより低い比抵抗が要求される。これによって、前記ゲート金属シリサイド１２４はコバルトシリサイド、ニッケルシリサイド及びチタンシリサイドのうちで、相対的に低い比抵抗を実現することができるコバルトシリサイドまたはニッケルシリサイドで形成することができる。これとは異なり、前記ソース／ドレイン金属シリサイド１３６は前記ソース／ドレイン領域１１２ｂ'と、前記ソース／ドレイン領域１１２ｂ'に接続するコンタクトプラグ（図示しない）間のコンタクト抵抗を減少させるためのオーミック層として使用される。したがって、前記コンタクトプラグの最下部面がチタンまたは窒化チタンで形成される場合、前記ソース／ドレイン金属シリサイド１３６はチタンシリサイドで形成することができる。前記コンタクトプラグの最下部面と前記ソース／ドレイン金属シリサイド１３６が同様の金属を含むことによって、これら間の界面抵抗を最小化することができる。
上述のように、前記ゲート金属シリサイド１２４と前記ソース／ドレイン金属シリサイド１３６とを互いに違う金属層から形成することによって、各々の機能に最適化されたシリサイドで形成することができる。その結果、最適化された特性を有するＣＭＯＳイメージセンサを実現することができる。
次に、図４Ｂに示したＣＭＯＳイメージセンサの形成方法を説明する。この方法は上述の方法と非常に類似している。特に、この方法は、図５乃至図１０を参照して説明した段階を含むことができる。
図１４及び図１５は本発明の実施例によるイメージセンサの変形例の形成方法を説明するための断面図である。
図１０及び図１４を参照すると、基板１００上に形成されたスペーサ絶縁膜１２６上に感光膜パターン１５０を形成する。前記スペーサ絶縁膜１２６の形成段階、及び前記スペーサ絶縁膜の形成段階以前の段階は上述の図５乃至図１０を参照して説明したものと同様に実行することができる。
前記感光膜パターン１５０は前記受光素子１１０上に形成された前記スペーサ絶縁膜１２６を覆う。これに加えて、前記感光膜パターン１５０は横に延長されて前記トランスファーゲート１０７ａの上部に形成された前記スペーサ絶縁膜１２６の一部を覆うことができる。これによって、前記感光膜パターン１５０は受光素子１１０に隣接した前記トランスファーゲート１０７ａの第１側壁を覆う。この際、前記浮遊拡散層１１２ａに隣接した前記トランスファーゲート１０７ｂの第２側壁は前記感光膜パターン１５０によって覆われないことが望ましい。前記抵抗領域（ｂ）のスペーサ絶縁膜１２６は露出されることが望ましい。
前記感光膜パターン１５０をマスクとして使用して前記スペーサ絶縁膜１２６、保護絶縁パターン１１６及びバッファ酸化膜１１４を連続的に異方性エッチングして前記トランスファーゲート１０７ａの第２側壁、及び前記リセットゲート１０７ｂの両側壁にゲートスペーサ１２８を形成する。この際、前記受光素子１１０上には順に積層されたバッファ酸化パターン１１４ｃ、保護絶縁パターン１１６ｃ及びスペーサ絶縁パターン１２６ｃが形成される。また、前記ゲートスペーサ１２８が形成されるとき、抵抗素子１０７ｃの側壁には残余スペーサ１２９が形成される。前記残余スペーサ１２９は図１１に説明したものと同様の形態で形成される。
上述の方法において、前記ゲートスペーサ１２８の形成時、前記受光素子１１０上にはバッファ酸化パターン１１４ｃ、保護絶縁パターン１１６ｃ及びスペーサ絶縁パターン１２６ｃが形成される。すなわち、前記受光素子１１０の表面は前記ゲートスペーサ１２８の形成のための異方性エッチングに全然露出されない。これによって、前記受光素子１１０のエッチング損傷によって惹起する可能性のある暗信号の増加を防止することができる。その結果、信頼性及び／または特性が向上したＣＭＯＳイメージセンサを実現することができる。
図１５を参照すると、前記感光膜パターン１５０を前記基板から除去する。続いて、前記浮遊拡散層１１２ａ及びソース／ドレイン領域１１２ｂに選択的に不純物イオンを注入してＬＤＤ構造またはＤＤＤ構造の前記浮遊拡散層１１２ａ'及びソース／ドレイン領域１１２ｂ'を形成することができる。
続いて、前記基板１００の全面にシリサイド防止膜を形成して、前記シリサイド防止膜をパターニングして前記受光素子１１０及び前記浮遊拡散層１１２ａ'を覆うシリサイド防止パターン１３２'を形成する。この際、前記シリサイド防止パターン１３２'は前記受光素子１１０上の前記スペーサ絶縁パターン１２６ｃを覆う。また、前記シリサイド防止パターン１３２'は前記受光素子１１０及び前記浮遊拡散層１１２ａ'の間の前記トランスファーゲート１０７ａ上の前記ゲート金属シリサイド１２４、前記トランスファーゲート１０７ａの第１側壁、及び第２側壁のゲートスペーサ１２８を覆う。これに加えて、前記シリサイド防止パターン１３２'は横にさらに延長されて前記浮遊拡散層１１２ａ'に隣接した前記リセットゲート１０７ｂ側壁のゲートスペーサ１２８、及び前記リセットゲート１０７ｂ上の前記ゲート金属シリサイド１２４の少なくとも一部を覆うことができる。
前記シリサイド防止パターン１３２'を有する前記基板１００上に上述した第２選択的シリサイド化工程を実行してソース／ドレイン金属シリサイド１３６を形成する。すなわち、前記シリサイド防止パターン１３２'を有する前記基板１００上にソース／ドレイン金属膜１３４を蒸着して、シリサイド化のための第２熱処理を実行して前記ソース／ドレイン領域１１２ｂ'の表面にソース／ドレイン金属シリサイド１３６を形成する。続いて、未反応の前記ソース／ドレイン金属膜１３４を除去して前記第２選択的シリサイド化工程を完了する。
従来のＣＭＯＳイメージセンサの形成方法を説明するための断面図である。 従来のＣＭＯＳイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの画素構造に対する等価回路図である。 本発明の実施例によるイメージセンサを示す断面図である。 本発明の実施例によるイメージセンサの変形例を示す断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサのゲート金属シリサイドを形成する他の方法を説明するための断面図である。 本発明の実施例によるイメージセンサの変形例の形成方法を説明するための断面図である。 本発明の実施例によるイメージセンサの変形例の形成方法を説明するための断面図である。
符号の説明
１００ 基板
１０２ 素子分離膜
１０４ ゲート絶縁膜
１０６ａ、１０６ｂ ポリシリコン膜
１０７ａ トランスファーゲート
１０７ｂ リセットゲート
１０７ｃ 抵抗素子
１０９ａ フォトダイオード
１１０ 受光素子
１１２ａ 浮遊拡散層
１１２ｂ ソース／ドレイン領域
１１４ バッファ酸化膜
１１４ａ、１１６ａ、１２６ａ 側壁パターン
１１４ｃ バッファ酸化パターン
１１４ｂ、１１６ｂ、１２６ｂ 残余パターン
１１６ 保護絶縁膜
１１８、１１８ａ モールド層
１２０ マスクパターン
１２２ ゲート金属膜
１２４ ゲート金属シリサイド
１２６ スペーサ絶縁膜
１２６ｃ スペーサ絶縁パターン
１２８ ゲートスペーサ
１２９ 残余スペーサ
１３２ シリサイド防止パターン
１３４ ソース／ドレイン金属膜
１３６ ソース／ドレイン金属シリサイド

Claims (24)

  1. 基板上に順に積層されたゲート絶縁膜及びドーピングされたポリシリコン膜をパターニングして互いに離隔されたトランスファーゲート及びリセットゲートを形成する段階と、
    前記トランスファーゲート及びリセットゲートの間の浮遊拡散層、前記浮遊拡散層に対向した前記トランスファーゲートの一側の受光素子、及び前記浮遊拡散層に対向した前記リセットゲートの一側のソース／ドレイン領域を形成する段階と、
    前記基板の全面に保護絶縁膜及びモールド層を順に形成する段階と、
    前記モールド層を前記保護絶縁膜が露出されるまで平坦化させる段階と、
    前記露出された保護絶縁膜を除去して前記ゲートの上部面を露出させる段階と、
    ゲート金属膜を利用した選択的シリサイド化工程を実行して前記露出されたゲートにゲート金属シリサイドを形成する段階とを含み、前記保護絶縁膜は前記モールド層とエッチング選択比を有することを特徴とするＣＭＯＳイメージセンサの形成方法。
  2. 前記平坦化されたモールド層を除去する段階と、
    少なくとも前記浮遊拡散層に隣接した前記トランスファーゲートの一側壁、及び前記リセットゲートの両側壁にゲートスペーサを形成して前記浮遊拡散層及び前記ソース／ドレイン領域を露出させる段階と、
    前記受光素子及び前記浮遊拡散層を覆うシリサイド防止パターンを形成する段階と、
    ソース／ドレイン金属膜を利用した選択的シリサイド化工程を実行して前記露出されたソース／ドレイン領域の表面にソース／ドレイン金属シリサイドを形成する段階とをさらに含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの形成方法。
  3. 前記平坦化されたモールド層を除去する段階は前記ゲート金属シリサイドを形成する前に実行されることを特徴とする請求項２に記載のＣＭＯＳイメージセンサの形成方法。
  4. 前記平坦化されたモールド層を除去する段階は前記ゲート金属シリサイドを形成した後に実行されることを特徴とする請求項２に記載のＣＭＯＳイメージセンサの形成方法。
  5. 前記ゲート金属シリサイド及び前記ソース／ドレインシリサイドは互いに違う金属を含むことを特徴とする請求項２に記載のＣＭＯＳイメージセンサの形成方法。
  6. 前記ゲートスペーサを形成する段階は、
    前記平坦化されたモールド層が除去され、前記ゲート金属シリサイドを有する基板にスペーサ絶縁膜をコンフォーマルに形成する段階と、
    前記スペーサ絶縁膜及び前記保護絶縁膜を全面異方性エッチングして前記トランスファーゲートの両側壁及び前記リセットゲートの両側壁に前記ゲートスペーサを形成する段階とを含むことを特徴とする請求項２乃至５のうちのいずれか一項に記載のＣＭＯＳイメージセンサの形成方法。
  7. 前記ゲートスペーサを形成する段階は、
    前記平坦化されたモールド層が除去され、前記ゲート金属シリサイドを有する前記基板上にスペーサ絶縁膜をコンフォーマルに形成する段階と、
    前記スペーサ絶縁膜及び前記保護絶縁膜を選択的に異方性エッチングして前記受光素子と前記受光素子に隣接した前記トランスファーゲートの一側壁を順に覆う保護絶縁パターン及びスペーサ絶縁パターン、及び前記ゲートスペーサを形成する段階とを含むことを特徴とする請求項２乃至５のうちのいずれか一項に記載のＣＭＯＳイメージセンサの形成方法。
  8. 前記保護絶縁膜を形成する前に、
    前記ゲートを有する前記基板に前記モールド層に比べて遅いエッチング率を有するバッファ酸化膜を形成する段階をさらに含み、前記ゲートの上部面を露出させる段階は前記露出された前記保護絶縁膜及び前記バッファ酸化膜を連続的にエッチングして前記ゲートの上部面を露出させる段階を含むことを特徴とする請求項１乃至５のうちのいずれか一項に記載のＣＭＯＳイメージセンサの形成方法。
  9. 前記ゲート金属シリサイドは前記ゲートの側壁に形成された前記バッファ酸化膜の最上部面を覆うように形成されることを特徴とする請求項８に記載のＣＭＯＳイメージセンサの形成方法。
  10. 抵抗領域及び画素領域を有する基板上にゲート絶縁膜及びアンドープトポリシリコン膜を順に形成する段階と、
    前記画素領域のアンドープトポリシリコン膜及び前記抵抗領域のアンドープトシリコン膜から各々第１及び第２ドーピングされたポリシリコン膜を形成する段階と、
    前記第１及び第２ドーピングされたポリシリコン膜をパターニングして各々前記画素領域の互いに離隔されたトランスファーゲート及びリセットゲートと、前記抵抗領域の抵抗素子とを形成する段階と、
    前記トランスファーゲート及びリセットゲートの間の浮遊拡散層、前記浮遊拡散層に対向した前記トランスファーゲートの一側の受光素子、及び前記浮遊拡散層に対向した前記リセットゲートの一側のソース／ドレイン領域を形成する段階と、
    前記基板の全面にバッファ酸化膜、保護絶縁膜及びモールド層を順に形成する段階と、
    前記モールド層を前記保護絶縁膜が露出されるまで平坦化させる段階と、
    前記画素領域の前記露出された保護絶縁膜及びバッファ酸化膜を連続的及び選択的に除去して前記ゲートの上部面を露出させ、前記抵抗素子上の露出された保護絶縁膜は残存させる段階と、
    ゲート金属膜を利用した選択的シリサイド化工程を実行して前記露出されたゲートにゲート金属シリサイドを形成する段階とを含み、前記保護絶縁膜は前記モールド層とエッチング選択比を有することを特徴とするＣＭＯＳイメージセンサの形成方法。
  11. 前記平坦化されたモールド層を除去する段階と、
    少なくとも前記浮遊拡散層に隣接した前記トランスファーゲートの一側壁、及び前記リセットゲートの両側壁にゲートスペーサを形成して前記浮遊拡散層及びソース／ドレイン領域を露出させる段階と、
    前記受光素子、前記浮遊拡散層及び前記抵抗素子を覆うシリサイド防止パターンを形成する段階と、
    ソース／ドレイン金属膜を利用した選択的シリサイド化工程を実行して前記露出されたソース／ドレイン領域の表面にソース／ドレイン金属シリサイドを形成する段階とをさらに含み、前記バッファ酸化膜は前記モールド層に比べて遅いエッチング率を有することを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの形成方法。
  12. 前記平坦化されたモールド層を除去する段階は前記ゲート金属シリサイドを形成する前に実行されることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの形成方法。
  13. 前記平坦化されたモールド層を除去する段階は前記ゲート金属シリサイドを形成した後に実行されることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの形成方法。
  14. 前記ゲート金属シリサイドと前記ソース／ドレイン金属シリサイドは互いに違う金属を含むことを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの形成方法。
  15. 前記ゲートスペーサを形成する段階は、
    前記平坦化されたモールド層が除去され、前記ゲート金属シリサイドを有する基板にスペーサ絶縁膜をコンフォーマルに形成する段階と、
    前記スペーサ絶縁膜、前記保護絶縁膜及び前記バッファ酸化膜を全面異方性エッチングして前記トランスファーゲートの両側壁及び前記リセットゲートの両側壁に前記ゲートスペーサ、及び前記抵抗素子の側壁に残余スペーサを形成する段階とを含むことを特徴とする請求項１１乃至１４のうちのいずれか一項に記載のＣＭＯＳイメージセンサの形成方法。
  16. 前記ゲートスペーサを形成する段階は、
    前記平坦化されたモールド層が除去され、前記ゲート金属シリサイドを有する前記基板上にスペーサ絶縁膜をコンフォーマルに形成する段階と、
    前記スペーサ絶縁膜、前記保護絶縁膜及び前記バッファ酸化膜を選択的に異方性エッチングして前記受光素子と前記受光素子に隣接した前記トランスファーゲートの一側壁を順に覆うバッファ酸化パターン、保護絶縁パターン及びスペーサ絶縁パターン、前記ゲートスペーサ、及び前記抵抗素子側壁の残余スペーサを形成する段階とを含むことを特徴とする請求項１１乃至１４のうちのいずれか一項に記載のＣＭＯＳイメージセンサの形成方法。
  17. 第１ドーピングされたポリシリコン膜及び前記第２ドーピングされたポリシリコン膜は互いに違う不純物濃度を有するように形成されることを特徴とする請求項１０乃至１４のうちのいずれか一項に記載のＣＭＯＳイメージセンサの形成方法。
  18. 前記ゲート金属シリサイドは前記ゲートの側壁に形成された前記バッファ酸化膜の最上部面を覆うように形成されることを特徴とする請求項１０乃至１４のうちのいずれか一項に記載のＣＭＯＳイメージセンサの形成方法。
  19. 基板上に互いに離隔されて配置され、ドーピングされたポリシリコンからなるトランスファーゲート及びリセットゲートと、
    前記ゲートと前記基板との間に介在されたゲート絶縁膜と、
    前記トランスファーゲート及び前記リセットゲートの間に配置された浮遊拡散層と、
    前記浮遊拡散層に対向した前記トランスファーゲートの一側に配置された受光素子と、
    前記浮遊拡散層に対向した前記リセットゲートの一側に配置されたソース／ドレイン領域と、
    前記ゲートの上部面の全面に配置され、ゲート金属膜を利用した選択的シリサイド化工程によって形成されたゲート金属シリサイドと、
    前記受光素子及び前記浮遊拡散層を覆うシリサイド防止パターンと、
    前記ソース／ドレイン領域の表面に配置され、ソース／ドレイン金属膜を利用した選択的シリサイド化工程により形成されたソース／ドレイン金属シリサイドとを含むことを特徴とするＣＭＯＳイメージセンサ。
  20. 前記ゲート金属シリサイド及び前記ソース／ドレイン金属シリサイドは互いに違う金属を含むことを特徴とする請求項１９に記載のＣＭＯＳイメージセンサ。
  21. 前記トランスファーゲートの両側壁及び前記ゲート側壁の両側壁に配置されたゲートスペーサをさらに含むことを特徴とする請求項１９または２０に記載のＣＭＯＳイメージセンサ。
  22. 前記浮遊拡散層に隣接した前記トランスファーゲートの第１側壁、及び前記リセットゲートの両側壁に配置されたゲートスペーサと、
    前記受光素子と、前記受光素子に隣接した前記トランスファーゲートの第２側壁を覆い、順に積層された保護絶縁パターン及びスペーサ絶縁パターンをさらに含み、前記ゲートスペーサは前記保護絶縁パターンと同様の物質からなる部分、及び前記スペーサ絶縁パターンと同様の物質からなる部分を含むことを特徴とする請求項１９または２０に記載のＣＭＯＳイメージセンサ。
  23. 前記保護絶縁パターンと前記基板との間、及び前記保護絶縁パターンと前記トランスファーゲートの第２側壁との間に介在されたバッファ酸化パターンをさらに含み、前記ゲートスペーサは前記バッファ酸化パターンと同様の物質からなる部分をさらに含むことを特徴とする請求項２２に記載のＣＭＯＳイメージセンサ。
  24. 前記トランスファゲート及びリセットゲートはドーピングされたポリシリコンを含むことを特徴とする請求項１９に記載のＣＭＯＳイメージセンサ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064778A (ja) * 2010-09-16 2012-03-29 Toshiba Corp 半導体装置の製造方法および半導体装置
US9082639B2 (en) 2011-10-07 2015-07-14 Canon Kabushiki Kaisha Manufacturing method of semiconductor device
US9716126B2 (en) 2014-06-12 2017-07-25 Canon Kabushiki Kaisha Method of manufacturing solid-state image sensor
CN109244091A (zh) * 2017-07-11 2019-01-18 佳能株式会社 半导体装置和设备

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4647404B2 (ja) * 2004-07-07 2011-03-09 三星電子株式会社 転送ゲート電極に重畳しながら自己整列されたフォトダイオードを有するイメージセンサの製造方法
KR100653691B1 (ko) * 2004-07-16 2006-12-04 삼성전자주식회사 적어도 메인 화소 어레이 영역의 전면을 노출시키는패시베이션막을 갖는 이미지 센서들 및 그 제조방법들
KR100640978B1 (ko) * 2005-06-07 2006-11-02 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
US20070001100A1 (en) * 2005-06-30 2007-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Light reflection for backside illuminated sensor
US7973380B2 (en) * 2005-11-23 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for providing metal extension in backside illuminated sensor for wafer level testing
US7648851B2 (en) * 2006-03-06 2010-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside illuminated image sensor
US7371599B2 (en) * 2006-04-17 2008-05-13 United Microeletronics Corp. Image sensor and method of forming the same
US8704277B2 (en) * 2006-05-09 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Spectrally efficient photodiode for backside illuminated sensor
US7638852B2 (en) * 2006-05-09 2009-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making wafer structure for backside illuminated color image sensor
KR100757413B1 (ko) * 2006-05-17 2007-09-11 삼성전자주식회사 이미지 센서 및 그 형성 방법
KR100827439B1 (ko) 2006-06-30 2008-05-06 삼성전자주식회사 씨모스 이미지 센서 및 그 제조 방법
US7791170B2 (en) * 2006-07-10 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a deep junction for electrical crosstalk reduction of an image sensor
KR100806786B1 (ko) * 2006-07-24 2008-02-27 동부일렉트로닉스 주식회사 이미지 센서 및 그 제조방법
KR100784872B1 (ko) * 2006-08-09 2007-12-14 삼성전자주식회사 이미지 센서 및 그 형성 방법
JP4345794B2 (ja) * 2006-09-28 2009-10-14 ソニー株式会社 固体撮像素子の製造方法
US8436443B2 (en) * 2006-09-29 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside depletion for backside illuminated image sensors
US20080079108A1 (en) * 2006-09-29 2008-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Improving Sensitivity of Backside Illuminated Image Sensors
US8338245B2 (en) * 2006-12-14 2012-12-25 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing stress-engineered spacers
US20080237761A1 (en) * 2007-04-02 2008-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for enhancing light sensitivity for backside illumination image sensor
US7656000B2 (en) * 2007-05-24 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Photodetector for backside-illuminated sensor
KR101275798B1 (ko) * 2007-07-13 2013-06-18 삼성전자주식회사 Ｃｍｏｓ 이미지 소자 및 그 제조방법
KR100881200B1 (ko) * 2007-07-30 2009-02-05 삼성전자주식회사 씨모스 이미지 센서 및 그 제조방법
US7999342B2 (en) 2007-09-24 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Image sensor element for backside-illuminated sensor
US8093118B2 (en) * 2009-06-26 2012-01-10 United Microelectronics Corp. Semiconductor structure and method of forming the same
US8492214B2 (en) 2011-03-18 2013-07-23 International Business Machines Corporation Damascene metal gate and shield structure, methods of manufacture and design structures
EP2708021B1 (en) 2011-05-12 2019-07-10 DePuy Synthes Products, Inc. Image sensor with tolerance optimizing interconnects
US8803243B2 (en) 2012-01-03 2014-08-12 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor
IN2015MN00019A (ja) 2012-07-26 2015-10-16 Olive Medical Corp
US10206561B2 (en) 2013-02-28 2019-02-19 DePuy Synthes Products, Inc. Videostroboscopy of vocal cords with CMOS sensors
US10750933B2 (en) 2013-03-15 2020-08-25 DePuy Synthes Products, Inc. Minimize image sensor I/O and conductor counts in endoscope applications
US10517469B2 (en) 2013-03-15 2019-12-31 DePuy Synthes Products, Inc. Image sensor synchronization without input clock and data transmission clock
US20150060966A1 (en) * 2013-08-27 2015-03-05 Aptina Imaging Corporation Image sensors with silicide light shields
US10103287B2 (en) * 2013-11-29 2018-10-16 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9935140B2 (en) 2015-05-19 2018-04-03 Canon Kabushiki Kaisha Solid state imaging device, manufacturing method of solid state imaging device, and imaging system
US9899445B2 (en) 2015-05-19 2018-02-20 Canon Kabushiki Kaisha Method for manufacturing solid-state image pickup apparatus, solid-state image pickup apparatus, and image pickup system including the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233644A (ja) * 1998-02-16 1999-08-27 Kawasaki Steel Corp 半導体集積回路及びその製造方法
JP2001007220A (ja) * 1999-04-21 2001-01-12 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002246593A (ja) * 2001-02-20 2002-08-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2003039421A2 (en) * 2001-11-05 2003-05-15 The Procter & Gamble Company Stretch composites and methods of making the composite
JP2004023107A (ja) * 2002-06-20 2004-01-22 Samsung Electronics Co Ltd イメージセンサ及びその製造方法
JP2004095636A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体装置
JP2004146762A (ja) * 2002-10-23 2004-05-20 Hynix Semiconductor Inc サリサイド工程を用いたイメージセンサの製造方法
JP2004153060A (ja) * 2002-10-31 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
JP2004327967A (ja) * 2003-04-29 2004-11-18 Hynix Semiconductor Inc Ｃｍｏｓイメージセンサの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580106B2 (en) 2001-01-12 2003-06-17 Isetex. Inc CMOS image sensor with complete pixel reset without kTC noise generation
US6462365B1 (en) 2001-11-06 2002-10-08 Omnivision Technologies, Inc. Active pixel having reduced dark current in a CMOS image sensor
KR20030053158A (ko) 2001-12-22 2003-06-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100512177B1 (ko) 2002-06-20 2005-09-02 삼성전자주식회사 이미지 센서 및 그 제조방법
US7015448B2 (en) 2002-08-22 2006-03-21 Micron Technology, Inc. Dark current reduction circuitry for CMOS active pixel sensors
KR100558529B1 (ko) * 2003-09-23 2006-03-10 동부아남반도체 주식회사 씨모스 이미지 센서 및 그 제조 방법
KR100558528B1 (ko) * 2003-09-25 2006-03-10 동부아남반도체 주식회사 시모스 이미지 센서 및 그 제조방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233644A (ja) * 1998-02-16 1999-08-27 Kawasaki Steel Corp 半導体集積回路及びその製造方法
JP2001007220A (ja) * 1999-04-21 2001-01-12 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002246593A (ja) * 2001-02-20 2002-08-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2003039421A2 (en) * 2001-11-05 2003-05-15 The Procter & Gamble Company Stretch composites and methods of making the composite
JP2004023107A (ja) * 2002-06-20 2004-01-22 Samsung Electronics Co Ltd イメージセンサ及びその製造方法
JP2004095636A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体装置
JP2004146762A (ja) * 2002-10-23 2004-05-20 Hynix Semiconductor Inc サリサイド工程を用いたイメージセンサの製造方法
JP2004153060A (ja) * 2002-10-31 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
JP2004327967A (ja) * 2003-04-29 2004-11-18 Hynix Semiconductor Inc Ｃｍｏｓイメージセンサの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064778A (ja) * 2010-09-16 2012-03-29 Toshiba Corp 半導体装置の製造方法および半導体装置
US9082639B2 (en) 2011-10-07 2015-07-14 Canon Kabushiki Kaisha Manufacturing method of semiconductor device
US9716126B2 (en) 2014-06-12 2017-07-25 Canon Kabushiki Kaisha Method of manufacturing solid-state image sensor
CN109244091A (zh) * 2017-07-11 2019-01-18 佳能株式会社 半导体装置和设备
JP2019021659A (ja) * 2017-07-11 2019-02-07 キヤノン株式会社 半導体装置および機器
CN109244091B (zh) * 2017-07-11 2023-07-04 佳能株式会社 半导体装置和设备

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