KR100827439B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
암전류를 줄일 수 있는 씨모스 이미지 센서가 제공된다. 본 발명의 일 실시예에 의한 씨모스 이미지 센서는, 기판 내에 형성된 소자 분리 영역들 및 포토다이오드 영역, 기판 상에 형성된 게이트 전극들, 기판 내에 형성되고 게이트 전극들과 소자 분리 영역 사이에 형성된 불순물 주입 영역들, 게이트 전극들의 상면 및 불순물 주입 영역들의 표면에 형성된 실리사이드 영역들, 포토다이오드의 표면 및 게이트 전극들의 측면에 형성된 제 1 절연층, 제 1 절연층의 표면에 형성된 제 2 절연층, 제 2 절연층의 표면에 형성된 제 3 절연층, 제 3 절연층 상에 형성된 층간 절연층, 및 층간 절연층을 수직으로 관통하여 실리사이드 영역과 연결되는 비아 플러그를 포함한다.
씨모스 이미지 센서, 암전류, 스페이서, 건식 식각 손상
Description
도 1은 본 발명의 일 실시예에 의한 씨모스 이미지 센서를 개략적으로 도시한 종단면도이다.
도 2 내지 도 14는 본 발명의 일 실시예에 의한 씨모스 이미지 센서의 제조 방법을 개략적으로 도시한 종단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판
110: 소자 분리 영역
120, 160, 170, 180, 190, 200, 220: 절연막
130: 게이트 전극
140, 145, 150, 155: 불순물 주입 영역
210: 실리사이드
본 발명은 씨모스 이미지 센서 및 그 제조 방법에 관한 것으로서 특히 포토 다이오드 영역에 식각으로 인한 손상이 발생하지 않는 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
씨모스 이미지 센서는 저전력 소모 및 소형화가 용이한 이미지 촬상소자로서 디지털 카메라는 물론 특히 모바일 폰 등에 널리 사용되는 이미지 촬상소자이다. 씨모스 이미지 센서에서, 가장 중요한 기술적 과제 중 하나가 암전류(dark current)를 줄이는 기술이다. 암전류는 포토다이오드가 수광한 빛에 대응하는 양의 전하량보다 더 많은 전하를 발생시켜 화질을 떨어뜨리고 백점(white point) 현상을 야기한다.
이러한 암전류는 여러가지 이유로 발생하게 되는데, 특히 포토다이오드의 표면에 실리콘 기판의 결합손(dangling bond)이 많을수록 더욱 발생하게 되는 것으로 알려져 있다. 이러한 실리콘 기판의 결합손은 실리콘 기판의 표면에서 안정적으로 결합하지 못하고 있는 것을 의미하며, 특히 씨모스 이미지 센서를 제조하는 공정중에 건식 식각으로 인한 표면 손상으로부터 영향을 받는 것으로 알려져있다. 즉, 포토다이오드 상부 표면이 제조 공정 중에 플라즈마 건식 식각 손상을 받으면 표면의 결합 상태가 불안정해져 암전류의 발생원이 되는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 포토다이오드 표면에 플라즈마 건식 식각으로 인한 손상이 가해지지 않아 암전류 발생을 줄일 수 있는 씨모스 이미지 센서를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 포토 다이오드 표면에 플라즈 마 건식 식각으로 인한 손상이 가해지지 않는 씨모스 이미지 센서의 제조 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 씨모스 이미지 센서는, 기판 내에 형성된 소자 분리 영역들 및 포토다이오드 영역, 기판 상에 형성된 게이트 전극들, 기판 내에 형성되고 게이트 전극들과 소자 분리 영역 사이에 형성된 불순물 주입 영역들, 게이트 전극들의 상면 및 불순물 주입 영역들의 표면에 형성된 실리사이드 영역들, 포토다이오드의 표면 및 게이트 전극들의 측면에 형성된 제 1 절연층, 제 1 절연층의 표면에 형성된 제 2 절연층, 제 2 절연층의 표면에 형성된 제 3 절연층, 제 3 절연층 상에 형성된 층간 절연층, 및 층간 절연층을 수직으로 관통하여 실리사이드 영역과 연결되는 비아 플러그를 포함한다.
제 1 절연층은 실리콘 산화물층일 수 있고, 제 2 절연층은 실리콘 질화물 층일 수 있으며, 제 3 절연층은 실리콘 산화질화물층일 수 있다.
제 1 절연층과 기판의 표면 사이에 실리콘 산화물 층인 중간 절연층이 더 형성될 수 있다.
제 2 절연층 또는 제 3 절연층은 게이트 전극들의 측면에서 상부의 두께와 하부의 두께 비율이 0.8 내지 1.0일 수 있다.
제 3 절연층은 포토다이오드 상에 형성된 부분의 두께가 게이트 전극의 측면에 형성된 부분의 두께보다 두껍게 형성될 수 있다.
불순물 주입 영역들은 게이트 전극들의 측면 수직선과 정렬되고, 소자 분리 영역의 측면에 인접하게 형성되는 제 1 깊이의 제 1 불순물 주입 영역과, 게이트 전극들의 측면 수직선과 이격되고 소자 분리 영역의 측면에 인접하게 형성되며 제 1 깊이보다 깊은 제 2 깊이의 제 2 불순물 주입 영역을 포함할 수 있다.
게이트 전극의 측면에 형성된 제 3 절연층과 제 2 불순물 주입 영역은 중첩되지 않게 형성될 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 씨모스 이미지 센서의 제조 방법은 기판에 소자 분리 영역을 형성하고, 기판 상에 전면적으로 제 1 절연층을 형성하고, 제 1 절연층 상에 게이트 전극들을 형성하고, 기판에 포토다이오드영역을 형성하고, 게이트 전극들의 소스/드레인에 해당하는 제 1 불순물 주입 영역(N-)들을 형성하고, 제 1 절연층(Gox) 및 게이트 전극들 상에 전면적으로 제 2 절연층(SiN)을 형성하고, 제 2 절연층(SiN)을 패터닝하여 제 1 불순물 주입 영역들(N-) 상에 형성된 제 1 절연층(Gox)을 노출시키며 게이트 전극들의 측면에 형성된 제 1 스페이서들을 포함하는 제 2 절연층 패턴을 형성하고, 게이트 전극들의 소스/드레인에 해당하는 제 2 불순물 주입 영역(N+)들을 형성하고, 제 2 절연층(SiN) 패턴을 제거하고, 전면적으로 제 3 절연층(MTO)을 형성하고, 제 3 절연층(MTO) 상에 전면적으로 제 4 절연층(SiN)을 형성하고, 제 4 절연층(SiN) 상에 전면적으로 제 5 절연층(SiON)을 형성하고, 제 4 절연층(SiN) 및 제 5 절연층(SiON)을 전면 식각하여 게이트 전극들의 상부 및 제 2 불순물 주입 영역들의 표면에 형성된 제 3 절연층(MTO)을 노출시키며 게이트 전극들의 측면에 형성된 제 2 스페이서들을 포함하는 제 4 절연층(SiN) 패턴 및 제 5 절연층 패턴(SiON)을 형성하고, 제 5 절연층(SiON) 패턴을 제거하고, 노출된 제 3 절연층(MTO)을 제거하여 게이트 전극들 및 제 2 불순물 주입 영역들의 표면에 형성된 제 1 절연층(Gox)을 노출시키고, 노출된 제 1 절연층(Gox)을 제거하여 게이트 전극들의 상면과 제 2 불순물 주입 영역들의 표면을 노출시키고, 노출된 게이트 전극들의 상면과 제 2 불순물 주입 영역들의 표면에 금속층들을 형성하고, 금속층들을 열처리하여 실리사이드 층들을 형성하고, 전면적으로 제 6 절연층(SiON)을 형성하고, 전면적으로 층간 절연층을 형성하고, 및 층간 절연층을 수직으로 관통하여 실리사이드 층들과 연결되는 금속 비아 플러그들을 형성하는 단계들을 포함한다.
제 1 절연층 및 게이트 전극들의 표면과 제 2 절연층사이에 버퍼 절연층을 더 형성할 수 있고, 버퍼 절연층은 실리콘 산화물일 수 있다.
제 1 절연층 및 제 3 절연층은 실리콘 산화막일 수 있고, 제 1 절연층은 기판과 게이트 전극들을 절연시키는 게이트 절연막일 수 있다.
게이트 전극은 다결정 실리콘으로 형성될 수 있다.
포토다이오드는 기판 내에 깊게 형성된 N형 불순물 주입 영역과 기판 내에 얕게 형성된 P형 불순물 주입 영역을 포함할 수 있다.
제 2 절연층 및 제 4 절연층은 실리콘 질화막일 수 있다.
제 1 불순물 주입 영역들을 형성하는 것은, 제 1 N형 불순물 주입 영역을 형 성하는 것과 제 1 P형 불순물 주입 영역을 형성하는 것을 포함할 수 있다.
제 2 불순물 주입 영역들을 형성하는 것은, 제 2 N형 불순물 주입 영역을 형성하는 것과 제 2 P형 불순물 주입 영역을 형성하는 것을 포함할 수 있고, 제 2 불순물 주입 영역들은 상기 제 1 불순물 주입 영역보다 2배 이상의 고농도로 형성될 수 있다.
제 5 절연층 및 제 6 절연층은 실리콘 산화질화막일 수 있고, 실리사이드는 WSi, CoSi, TiSi, 및 NiSi 중 어느 하나일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 일 실시예에 의한 씨모스 이미지 센서 및 그 제조 방법을 도면을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 의한 씨모스 이미지 센서를 개략적으로 도시한 종단면도이다. A 영역은 포토다이오드(135)를 포함하는 셀 영역일 수 있고, B 영역은 NMOS 영역일 수 있으며, C 영역은 PMOS 영역일 수 있다.
도 1을 참조하면, 기판(100) 내에 형성된 소자 분리 영역들(110a, 110b, 110c, 110d, 110e) 및 포토다이오드 영역(135), 기판(110) 상에 형성된 게이트 전극들(130a, 130b, 130c), 기판(100) 내에 형성되고 게이트 전극들(130a, 130b, 130c)과 소자 분리 영역들(110a, 110b, 110c, 110d, 110e) 사이에 형성된 불순물 주입 영역들(140, 145, 150, 155), 게이트 전극들(130a, 130b, 130c)의 상면 및 불순물 주입 영역들(140, 145, 150, 155)의 표면에 형성된 실리사이드 영역들(210), 포토다이오드 영역(135)의 표면 및 게이트 전극들(130a, 130b, 130c)의 측면에 형성된 제 1 절연층(180a), 제 1 절연층(180a)의 표면에 형성된 제 2 절연층(190a), 제 2 절연층(190a)의 표면에 형성된 제 3 절연층(220), 제 3 절연층(220) 상에 형성된 층간 절연층(230), 및 층간 절연층(230)을 수직으로 관통하여 실리사이드 영역(210)과 연결되는 비아 플러그들(240)를 포함한다.
제 1 절연층(180a)은 예를 들어 실리콘 산화물층일 수 있고, 제 2 절연층(190a)은 실리콘 질화물층일 수 있다.
제 1 절연층(180a)과 기판(100)의 표면 사이에 중간 절연층(160a)이 더 형성될 수 있다. 중간 절연층(160a)은 실리콘 산화물층일 수 있다. 그러나, 기판(100) 표면에 게이트 절연막을 형성하기 위한 실리콘 산화막(도 2 내지 도 4의 참조부호 120)이 형성되어 있을 경우, 중간 절연층(160a)은 제 1 절연층(180a)과 실리콘 산화막(120) 사이에 형성될 수 있다. 또한 중간 절연층(160a)는 제 1 절연층(180a)과 게이트 전극들(130a, 130b, 130c)의 표면 사이에도 형성될 수 있다.
제 3 절연층(220)은 실리콘 산화질화물층일 수 있다. 또한 제 3 절연층(220)은 포토다이오드 영역(135)의 표면에서 반사방지막의 기능을 수행할 수 있다.
제 2 절연층(190a) 또는 제 3 절연층(220)은 게이트 전극들(130a, 130b, 130c)의 측면에서 상부 폭과 하부 폭의 비율이 0.8 내지 1.0일 수 있다. 본 실시예에서는 제 2 절연층(190a) 또는 제 3 절연층(220)이 일반적인 스페이서의 모양을 하지 않고 형성될 당시의 모양을 유지한다. 따라서 게이트 전극들(130a, 130b, 130c)의 측면에서 수직한 모양을 가질 수 있으며 상부 폭과 하부 폭이 큰 차이를 나타내지 않는다. 이상적으로는 두 폭이 같은 폭이나, 공정상의 여러 변수에 의하여 약간의 차이를 나타낼 수 있다. 화학기상증착(CVD: chemical vapore deposition) 방법 등, 일반적으로 잘 알려진 공정을 사용하여 형성될 경우 그 비율이 0.8 내지 1.0 이라 할 수 있다. 본 실시예와 달리 식각 공정을 수행하여 스페이서 모양을 가지도록 할 경우, 상부 폭과 하부 폭의 비율은 이상적으로는 0(zero)일 것이며, 통상적으로 0.5에 미치지 못한다.
포토다이오드 영역(135)은 N형 및 P형 불순물들이 주입되어 형성될 수 있다. 도면에 도시되지 않았으나, P형 불순물은 상대적으로 기판(100)의 표면에 가깝도록 얕은 깊이로 주입될 수 있고, N형 불순물은 상대적으로 기판(100)의 표면에서 이격되도록 깊은 깊이로 주입되어 포토다이오드 영역(135)을 형성할 수 있다. 즉, N형 불순물이 주입된 영역은 P형 불순물이 주입된 영역의 하부에 형성된다.
또한, 포토다이오드 영역(135) 상에 형성된 제 3 절연층(220)의 두께는 게이트 전극들(130a, 130b, 130c)의 측면에 형성된 제 3 절연층(220)의 폭 보다 클 수 있다. 본 실시예에서는 제 3 절연층(230)을 형성한 후, 스페이서 형성을 위한 식각 공정이 수행되지 않는다. 그러므로 형성될 당시의 두께와 폭을 그대로 유지할 수 있으므로 포토다이오드 영역(135) 상에 형성된 제 3 절연층(220)의 두께가 게이트 전극들(130a, 130b, 130c)의 측면에 형성된 제 3 절연층(220)의 폭 보다 클 수 있다. 만약, 스페이서 형성을 위하여 제 3 절연층(220)을 식각할 경우, 포토다이오드 영역(135) 상에 형성된 제 3 절연층(220)의 두께는 게이트 전극들(130a, 130b, 130c)의 측면에 형성된 제 3 절연층(220)의 폭 보다 작아진다. 이것은 식각 공정에서, 포토다이오드 영역(135)이 게이트 전극들(130a, 130b, 130c)의 측면보다 플라즈마 어택을 많이 받게 되기 때문이다.
본 실시예에서는, 제 3 절연층(220) 이 셀 영역(A)뿐만 아니라 NMOS 영역(B) 및 PMOS 영역(C)에서도 스페이서를 형성하지 않을 수 있다. 그러므로, 실리사이드 영역(210)들과 연결되는 비아 플러그들(240)의 정렬 마진이 좋아진다. 보다 상세하 게, 제 3 절연층(220)이 스페이서를 형성할 경우, 게이트 전극들(130a, 130b, 130c)의 측면의 하부, 즉 기판(100) 표면과 가까운 곳의 폭이 크기 때문에 실리사이드 영역(210)과 중첩될 수 있다. 큰 폭의 제 3 절연층(220) 또는 스페이서는 비아 플러그(240)를 형성할 때, 실리사이드 영역(210)을 블로킹하게 된다. 그러나 본 실시예에 의한 씨모스 이미지 센서는 스페이서가 없으므로 비아 플러그(240)를 형성할 때 제 3 절연층(220)이 실리사이드 영역(210)을 블로킹하지 않으므로 정렬 마진도 좋고 비아 플러그(240)의 단면적이 충분히 확보되므로 저항도 낮다.
도면에는 제 3 절연층(220)과 비아 플러그(240)가 인접하고 있는 것으로 도시되었으나 서로 이격되어 형성될 수 있다.
불순물 주입 영역들(140, 145, 150, 155)은 기판(100) 내에 형성될 수 있다. 불순물 주입 영역들(140, 145, 150, 155)은 얕은 깊이로 형성된 저농도의 불순물 주입 영역들(140, 150)과, 저농도 불순물 주입 영역들(140, 150)과 중첩되어 깊은 깊이로 형성된 고농도 불순물 주입 영역들(145, 155)을 포함할 수 있다. 도면에는 저농도 불순물 주입 영역들(140, 150)과 고농도 불순물 주입 영역들(145, 155)이 별개의 영역을 형성하는 것처럼 도시되어 있으나, 실제로는 중첩되어 형성될 수 있다. 도면에서는 중첩되는 영역을 고농도 불순물 주입 영역(145, 155)으로 도시하였다.
저농도 불순물 주입 영역들(140, 150)은 게이트 전극들(130a, 130b, 130c)의 측면 수직선과 정렬되고 소자 분리 영역들(110a, 110b, 110c, 110d, 110e)의 측면과 인접하게 형성될 수 있다. 고농도 불순물 주입 영역들(145, 155)은 게이트 전극 들(130a, 130b, 130c)의 측면 수직선과 이격되고 소자 분리 영역들(110a, 110b, 110c)과 인접하게 형성될 수 있다.
게이트 전극들(130a, 130b, 130c)의 측면에는 제 1 절연층(180a), 제 2 절연층(190a) 및 제 3 절연층(220)이 모두 형성될 수 있다. 실리사이드 영역(210)이 형성되지 않는 게이트 전극(130a)의 상부에는 제 1 절연층(180a), 제 2 절연층(190a) 및 제 3 절연층(220)이 모두 형성될 수 있다.
중간 절연층(160a)이 더 형성될 경우, 게이트 전극들(130a, 130b, 130c)의 상부 및 측면에도 중간 절연층(160a)이 형성될 수 있다.
도면에는 실리사이드 영역(210)이 고농도 불순물 주입 영역들(145, 155)의 표면에 정렬되어 형성되는 것처럼 도시되었으나 실제로는 정렬될 필요가 없다. 실리사이드 영역(210)은 실리콘 또는 금속 원자가 확산하여 형성되는 것이므로 도면에서처럼 고농도 불순물 영역들(145, 155) 표면에 정렬되어 형성되는 것으로 이해할 필요가 없다. 즉, 저농도 불순물 주입 영역들(140, 150) 표면에도 실리사이드 영역(210)이 형성될 수 있다.
각 구성요소들의 상대적인 크기 또는 형성 방법은 소자의 특성, 집적도 등에 따라 더 다양하게 실시될 수 있다. 이것은 당업자에게 자명하므로 더 이상의 상세한 설명을 생략한다.
이어서, 본 발명의 일 실시예에 의한 씨모스 이미지 센서를 제조 하는 방법을 도면을 참조하여 설명한다.
도 2 내지 도 14는 본 발명의 일 실시예에 의한 씨모스 이미지 센서의 제조 방법을 개략적으로 도시한 종단면도들이다.
도 2를 참조하면, 기판(100) 내에 소자 분리 영역들(110a, 110b, 110c, 110d, 110e)을 형성하고 기판(100) 상에 제 1 실리콘 산화막(120)을 형성한다.
A 영역은 셀 영역이고, B 영역은 NMOS 영역이며, C 영역은 PMOS 영역일 수 있다. 소자 분리 영역들(110a, 110b, 110c, 110d, 110e)은 예를 들어, 잘 알려진 샐로우 트렌치 아이솔레이션(STI: Shallow Trench Isolation) 형성 방법을 적용할 수 있다. 제 1 실리콘 산화막(120)은 다양한 방법으로 형성될 수 있다. 예를 들어, 증착 방법(deposition method)으로 형성될 수도 있고, 디스펜싱 방법(dispensing method)으로 형성될 수도 있으며, 실리콘 산화 방법(silicon oxidation method)으로 형성될 수도 있다. 본 실시예에서는 증착 방법으로 약 60Å 정도로 형성될 수 있다. 또한, 제 1 실리콘 산화막(120)은 게이트 산화막 및 불순물 주입시에 기판(100)의 표면을 보호하기 위한 버퍼막으로 사용될 수 있다.
도 3을 참조하면, 게이트 전극들(130a, 130b, 130c)을 형성하고 제 1 포토레지스트 패턴(P1)을 형성한 후, 기판(100) 내에 불순물을 주입하여 포토다이오드 영역(135)을 형성한다.
게이트 전극들(130a, 130b, 130c)은 예를 들어 다결정 실리콘으로 형성될 수 있고, 구체적으로, 제 1 실리콘 산화막(120) 상에 다결정 실리콘 층을 형성한 후, 포토리소그래피 공정 및 식각 공정을 수행하여 도 2의 게이트 전극들(130a, 130b, 130c)을 형성한다. 여기서, 게이트 전극들(130a, 130b, 130c)의 폭 및 높이는 각 소자마다 다양하게 설정되므로 구체적으로 언급될 필요는 없다.
다음, 전면적으로 포토레지스트를 도포한 후, 포토리소그래피 공정을 수행하여 포토다이오드 영역(135)을 오픈하는 제 1 포토레지스트 패턴(P1)을 형성한다.
다음, 노출된 기판(100) 내에 불순물을 주입하여 포토다이오드 영역(135)을 형성한다. 포토다이오드 영역(135)에 주입되는 불순물은 N형 및 P형 불순물이다. 두 가지 불순물이 모두 주입되어 포토다이오드 영역(135)이 형성된다. 예를 들어, P형 불순물은 상대적으로 기판(100)의 표면과 가깝도록 얕은 깊이로 주입되고 N형 불순물은 상대적으로 기판(100)의 표면과 멀도록 깊은 깊이로 주입되어 형성될 수 있다. 포토다이오드 영역(135)을 형성하는 방법은 잘 알려져 있다.
다음, 제 1 포토레지스트 패턴(P1)을 제거한다.
도 4를 참조하면, N형 불순물이 주입되는 영역을 선택적으로 오픈하는 제 2 포토레지스트 패턴(P2)을 형성하고 N형 불순물을 주입하여 N- 불순물 주입 영역(140)을 형성한다. N형 불순물은 P(phosphorous) 또는 As(asenic) 이온일 수 있으며, 두 이온이 모두 주입될 수도 있다. 본 실시예에서는 예를 들어 As 이온을 2.5E15/㎤ 의 도즈로 주입하여 N- 불순물 주입 영역(140)들을 형성할 수 있다.
이후 제 2 포토레지스트 패턴(P2)을 제거한다.
도 5를 참조하면, P형 불순물이 주입되는 영역을 선택적으로 오픈하는 제 3 포토레지스트 패턴(P3)을 형성하고 P형 불순물을 주입하여 P- 불순물 주입 영역(150)을 형성한다. P형 불순물은 B(boron) 이온일 수 있다. 본 실시예에서는 예를 들어 B 이온을 5.0E12/㎤의 도즈로 주입하여 P- 불순물 주입 영역(150)들을 형성할 수 있다.
다음, 제 2 포토레지스트 패턴(P2)을 제거한다.
도 6을 참조하면, 전면적으로 제 2 실리콘 산화막(160) 및 제 1 실리콘 질화막(170)을 형성한다. 제 2 실리콘 산화막(160)은 기판(100) 표면, 제 1 실리콘 산화막(120) 표면, 및 게이트 전극들(130a, 130b, 130c)의 표면 상에 형성될 수 있다. 제 2 실리콘 산화막(160)은 이후에 형성되는 제 1 실리콘 질화막(170)과의 계면 접착성을 좋게 하고, 이후 공정에서 하부의 제 1 실리콘 산화막(120) 및 게이트 전극들(130a, 130b, 130c)의 표면 스트레스 및 손상을 완화 또는 방지할 수 있다. 제 2 실리콘 산화막(160) 및 제 1 실리콘 질화막(170)은 증착 방법, 특히 화학 기상 증착(CVD: chemical vapore deposition) 방법으로 형성될 수 있다. 본 실시예에서는 예를 들어 제 2 실리콘 산화막(160)은 150Å 이하로 형성될 수 있고, 실리콘 질화막(170)은 300Å 이하로 형성될 수 있다. 부가하여, 제 2 실리콘 산화막(160)은 형성되지 않을 수도 있다. 즉, 생략될 수도 있다.
도 7을 참조하면, N+ 불순물 주입 영역(145)을 형성하기 위한 제 4 포토레지스트 패턴(P4)을 형성하고 제 1 실리콘 질화막(170)을 식각하여 셀 영역(A) 및 NMOS 영역(B)의 게이트 전극들(130a, 130b)의 측벽에 실리콘 질화막 스페이서들(170s, 170n)을 형성한 다음 N형 불순물을 주입하여 N+ 주입 영역(145)을 형성한다. 제 1 실리콘 질화막(170)은 셀 영역(A) 및 NMOS 영역(B)에 각각 실리콘 질화막 스페이서들(170s, 170n)이 형성된 제 1 실리콘 질화막 패턴(170a)으로 변형된다. 제 1 실리콘 질화막(170)을 식각하여 제 1 실리콘 질화막 패턴(170a)을 형성하는 방법은 예를 들어 CHF3, CF4, C2F4, C2F6, C4F8처럼 F(flourine), Cl(chlorine) 또는 Br(bromine) 등의 할로겐족 원소를 포함하는 가스를 플라즈마로 여기시켜 수행할 수 있다. 제 1 실리콘 질화막(170)을 식각하여 스페이서들(170s, 170n)을 형성하는 방법은 잘 알려져있으므로 더 상세한 설명을 생략한다. 제 4 포토레지스트 패턴(P4) 및 실리콘 질화막 스페이서들(170s, 170n)은 N형 불순물을 주입할 때, 이온 주입 마스크의 역할을 할 수 있다. 본 실시예에서는 예를 들어, N+ 불순물 주입 영역(145)을 P 이온을 2.0E15/㎤의 도즈로 주입하거나 As 이온을 5.0E15/㎤의 도즈로 주입하여 형성할 수 있다. 또는 두 이온들을 모두 주입하여 N+ 불순물 주입 영역(145)을 형성할 수 있다. 이어서, 제 4 포토레지스트 패턴(P4)을 제거한다.
도 8을 참조하면, P+ 불순물 주입 영역(155)을 형성하기 위한 제 5 포토레지스트 패턴(P5)을 형성하고 제 1 실리콘 질화막 패턴(170a)을 식각하여 PMOS 영역(C)의 게이트 전극(130c)의 측벽에 실리콘 질화막 스페이서(170p)를 형성한 다음 P형 불순물을 주입하여 P+ 불순물 주입 영역(155)을 형성한다. 본 실시예에서 P+ 불순물 주입 영역(155)은 예를 들어 B 이온이 3.0E15/㎤의 도즈로 주입되어 형성될 수 있다. 제 1 실리콘 질화막 패턴(170a)은 PMOS 영역(C)에 실리콘 질화막 스페이서(170p)가 형성된 제 2 실리콘 질화막 패턴(170b)으로 변형된다.
이후, 제 5 포토레지스트 패턴(P5)을 제거한다.
도 9를 참조하면, 제 2 실리콘 질화막 패턴(170b)을 제거한다. 본 실시예에서 제 2 실리콘 질화막 패턴(170b)은 예를 들어 희석된 인산(Ortho-Phosphoric Acid: H3PO4)을 사용하여 제거될 수 있다. 건식 식각 방법, 즉 실리콘 질화막 스페이서들(170s, 170n, 170p)들 형성하는 경우와 같이 할로겐족 원소를 포함하는 가스를 플라즈마 상태로 여기시켜 제거할 수도 있다. 본 실시예처럼 습식 식각 방법으로 제 2 실리콘 질화막 패턴(170b)을 제거하면 기판(100) 표면, 구체적으로 각 불순물 주입 영역들(140, 145, 150, 155)의 표면이 건식 식각 방법으로 제거되는 경우보다 덜 손상될 수 있다.
도 10을 참조하면, 제 3 실리콘 산화막(180), 제 2 실리콘 질화막(190) 및 제 1 실리콘 산화질화막(200)을 형성한다. 제 3 실리콘 산화막(180)은 예를 들어 500 내지 600℃의 온도에서 형성될 수 있다. 제 3 실리콘 산화막(180)은 증착 방법 또는 산화 방법으로 형성될 수 있으며, 제 2 실리콘 질화막(190) 및 제 1 실리콘 산화질화막(200)은 증착 방법으로 형성될 수 있다. 각 막들의 두께는 구체적으로 한정될 필요는 없으나, 예를 들자면 제 3 실리콘 산화막(180)은 100Å 이하, 제 2 실리콘 질화막(190)은 250Å 이하, 제 1 실리콘 산화질화막(200)은 500Å 이하로 형성될 수 있다.
도면에 상세하게 도시되지 않았지만, 제 3 실리콘 산화막(180), 제 2 실리콘 질화막(190) 및 제 1 실리콘 산화질화막(200)은 수평 방향, 즉 포토다이오드 영역(135), 기판(100) 및 게이트 전극들(130a, 130b, 130c)의 상부에 형성되는 두께가 게이트 전극들(130a, 130b, 130c)의 측면에 형성되는 폭 보다 크도록 형성될 수 있다.
도 11을 참조하면, 실리사이드가 형성될 영역들을 노출시키는 제 6 포토레지스트 패턴(P6)을 형성하고 제 1 실리콘 산화질화막(200) 및 제 2 실리콘 질화막(190)을 식각하여 제 1 실리콘 산화질화막 패턴(200a) 및 제 3 실리콘 질화막 패턴(190a)을 형성한다. 구체적으로, 불순물 주입 영역들(1450, 145, 150, 155)의 표면 및 게이트 전극들(130b, 130c)의 상면 중에 실리사이드가 형성될 영역들을 노출시키기 위한 포토리소그래피 공정 및 식각 공정이 수행될 수 있다. 각 불순물 주입 영역들(140, 145, 150, 155)은 각 게이트 전극들(130a, 130b, 130c)의 소스/드레인일 수 있다. 실리사이드는 NMOS 영역(B) 및 PMOS 영역(C)의 소스/드레인 및 게이트 전극들(130b, 130c)의 상면에 부분적으로 형성될 수 있다. 본 실시예에서는 NMOS 및 PMOS의 소스/드레인 및 게이트 전극들(130b, 130c)의 상면에 부분적으로 실리사이드가 형성되는 경우를 예시한다.
제 1 실리콘 산화질화막(200) 및 제 2 실리콘 질화막(190)을 식각하되, 각 게이트 전극들(130b, 130c)의 측면에 스페이서(200s)가 형성되도록 패터닝한다. 스페이서(200s)가 형성되면서 제 2 실리콘 질화막(190) 및 제 1 실리콘 산화질화막(200)이 남아 제 2 실리콘 질화막 패턴(190a) 및 제 1 실리콘 산화질화막 패턴(200a)으로 변형된다. 이어서, 제 6 포토레지스트 패턴(P6)을 제거한다.
도 12를 참조하면, 제 1 실리콘 산화질화막 패턴(200a)을 제거하고 노출된 제 3 실리콘 산화막(180) 및 제 2 실리콘 산화막(160)을 제거하여 제 2 및 제 3 실리콘 산화막 패턴들(160a, 180a)를 형성한다. 구체적으로 제 1 실리콘 산화질화막 패턴(200a)은 불산, 인산 또는 과산화수소수, 및 물을 포함하는 식각액(etchant)으 로 습식 식각 방법을 수행하여 제거될 수 있다. 제 3 실리콘 산화막 패턴(180a)은 불산을 포함하는 식각액(etchant)으로 습식 식각 방법을 수행하여 제거될 수 있다. 제 2 및 제 3 실리콘 산화막 패턴들(160a, 180a)이 형성되면, 실리사이드가 형성될 영역들이 노출된다. 예를 들어, NMOS 영역(B) 및 PMOS 영역(C)의 게이트 전극들(130b, 130c)의 상부, 및 기판(100) 표면의 소스/드레인 영역들(140, 145, 150, 155)이 선택적으로 노출된다. 여기서, 게이트 전극들(130b, 130c)의 상부는 전면적으로 노출되지 않고 컨택 또는 비아 플러그가 형성될 영역만 부분적으로 노출될 수 있다.
도 13을 참조하면, 노출된 게이트 전극들(130b, 130c)의 상부 및 소스/드레인 영역들(140, 145, 150, 155)의 상부에 실리사이드 층(210)을 형성한다. 구체적으로 실리사이드 층(210)은 금속을 증착하고 가열하여 실리콘과 금속이 화합하여 형성할 수 있다. 실리사이드 층(210)을 형성하는 방법은, 우선 전면적으로 금속을 물리적 증착 방법으로 수 백Å, 예를 들어 200Å 정도의 두께로 형성한 다음 수 백℃, 예를 들어 300 내지 600℃의 온도로 가열하여 형성할 수 있다. 실리사이드 층(210)을 형성하는 금속은 예를 들어 텅스텐(W), 코발트(Co), 니켈(Ni), 또는 티타늄(Ti) 등을 포함한 금속 중 어느 하나일 수 있다. 또한 부가적으로, 실리사이드 층(210)을 형성할 영역에 금속층을 형성한 다음 티타늄 질화막(TiN)을 더 형성하고 가열하여 실리사이드 층(210)을 형성할 수 있다. 티타늄 질화막을 더 형성할 경우, 노출된 게이트 전극들(130b, 130c)의 상부 및 소스/드레인 영역들(140, 145, 150, 155)의 상부에 형성된 자연 산화막과 반응을 하도록 하여 실리사이드 층(210)의 저 항을 낮출 수 있다. 실리사이드 층(210)을 형성한 다음, 실리사이드화(silicidation)되지 않은 금속층을 제거한다. 금속층을 제거하는 방법은 건식 및 습식 제거 방법이 모두 가능하다. 금속층을 제거하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
또한 다른 방법으로, 무전해 도금(electroless plating) 방법을 이용하여 실리사이드 층(210)을 형성할 수도 있다. 무전해 도금 방법을 이용할 경우, 전면적으로 금속을 증착할 필요가 없이 전해액 속에 담그어 실리사이드 층(210)이 필요한 부분에만 금속층이 형성되도록 한 다음, 가열하여 실리사이드 층(210)을 형성할 수 있다.
도 14를 참조하면, 실리사이드 층(210)을 형성한 다음, 전면적으로 제 2 실리콘 산화질화막(220)을 형성한다. 제 2 실리콘 산화질화막(220)은 수 백Å, 예를 들어 350Å 정도로 형성될 수 있다. 제 2 실리콘 산화질화막(220)은 포토다이오드(135)의 상부에서 반사방지막의 기능을 수행할 수 있다.
이후, 도 1에 도시되었듯이, 전면적으로 층간 절연층(230)을 형성하고 각 불순물 주입 영역들(140, 145, 150, 155)과 연결되는 비아 플러그(240)를 형성하여 본 발명의 일 실시예에 의한 씨모스 이미지 센서를 제조한다. 층간 절연층(230)을 형성하는 공정부터 이후의 공정은 기존에 사용하던 공정을 사용할 수 있다.
본 발명의 실시예에 의한 씨모스 이미지 센서의 제조 방법에 의하면, 포토다이오드(135) 상의 막질들(160, 180, 190, 220)에 건식 식각에 의한 플라즈마 손상이 가해지지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법에 의하여 제조된 씨모스 이미지 센서는, 포토다이오드 상의 막질들이 플라즈마 손상을 받지 않으므로 안정된 결합을 유지하게 되어 암전류의 발생이 방지된다.
Claims (20)
- 소자 분리 영역들에 의해 서로 분리된 셀 영역, NMOS 영역 및 PMOS 영역을 포함하는 기판,상기 셀 영역에 형성된 포토다이오드 영역,상기 셀 영역에 형성된 셀 게이트 전극,상기 NMOS 영역에 형성된 NMOS 게이트 전극,상기 PMOS 영역에 형성된 PMOS 게이트 전극,상기 기판 내에 형성되고 상기 게이트 전극들과 상기 소자 분리 영역 사이에 형성된 불순물 주입 영역들,상기 게이트 전극들의 상면 및 상기 불순물 주입 영역들의 표면에 같은 금속으로 동시에 형성된 실리사이드 영역들,상기 포토다이오드 영역의 표면 및 상기 셀 게이트 전극의 일 측면과 상면 전체를 감싸며 형성된 제 1 절연층,상기 제 1 절연층의 표면에 형성된 제 2 절연층,상기 제 2 절연층의 표면에 형성된 제 3 절연층,상기 제 3 절연층 상에 형성된 층간 절연층, 및상기 층간 절연층을 수직으로 관통하여 상기 실리사이드 영역과 연결되는 비아 플러그를 포함하는 씨모스 이미지 센서.
- 제 1 항에서,상기 제 1 절연층은 실리콘 산화물층인 씨모스 이미지 센서.
- 제 2 항에서,상기 제 1 절연층과 상기 기판의 표면 사이에 실리콘 산화물 층인 중간 절연층이 더 형성되는 씨모스 이미지 센서.
- 제 1 항에서,상기 제 3 절연층은 실리콘 산화질화물층이고,상기 포토다이오드 영역, 상기 게이트 전극들 및 상기 불순물 주입 영역들 상에 전면적으로 형성된 씨모스 이미지 센서.
- 제 1 항에서,상기 제 3 절연층은 게이트 전극들의 측면에서 상부의 두께와 하부의 두께 비율이 0.8 내지 1.0인 씨모스 이미지 센서.
- 제 1 항에서,상기 제 3 절연층은 상기 포토다이오드 영역 상에 형성된 부분의 두께가 상기 게이트 전극들의 측면에 형성된 부분의 두께보다 두꺼운 씨모스 이미지 센서.
- 제 1 항에서,상기 불순물 주입 영역들은 상기 게이트 전극들의 측면 수직선과 정렬되고 상기 소자 분리 영역의 측면에 인접하게 형성되는 제 1 깊이의 제 1 불순물 주입 영역과,상기 게이트 전극들의 측면 수직선과 이격되고 상기 소자 분리 영역의 측면에 인접하게 형성되며 상기 제 1 깊이보다 깊은 제 2 깊이의 제 2 불순물 주입 영 역을 포함하는 씨모스 이미지 센서.
- 제 7 항에서,상기 게이트 전극들의 측면에 형성된 상기 제 3 절연층과 상기 제 2 불순물 주입 영역은 중첩되지 않는 씨모스 이미지 센서.
- 포토다이오드 영역 및 게이트 영역을 가진 기판에 소자 분리 영역을 형성하고,상기 기판 상에 전면적으로 제 1 절연층을 형성하고,상기 게이트 영역 상에 형성된 상기 제 1 절연층 상에 게이트 전극들을 형성하고,상기 포토다이오드 영역에 포토다이오드를 형성하고,상기 게이트 전극들의 제1 소스/드레인에 해당하는 제 1 불순물 주입 영역들을 형성하고,상기 제 1 절연층 및 상기 게이트 전극들 상에 전면적으로 제 2 절연층을 형성하고,상기 제 2 절연층을 패터닝하여 제 2 절연층 패턴을 형성하되,상기 제 2 절연층 패턴은,상기 제1 절연층을 노출시키고,상기 게이트 전극들의 측면에 상기 제 2 절연층이 패터닝되면서 형성되는 제 1 스페이서들을 포함하고,상기 게이트 전극들의 제2 소스/드레인에 해당하는 제 2 불순물 주입 영역들을 형성하고,상기 제 2 절연층 패턴을 제거하고,전면적으로 제 3 절연층을 형성하고,상기 제 3 절연층 상에 전면적으로 제 4 절연층을 형성하고,상기 제 4 절연층 상에 전면적으로 제 5 절연층을 형성하고,상기 제 4 절연층 및 제 5 절연층을 패터닝하여 제 4 절연층 패턴 및 제 5 절연층 패턴을 형성하되,상기 제 4 절연층 패턴은,상기 게이트 전극들의 상부 및 상기 제 2 불순물 주입 영역들의 표면에 형성된 제 3 절연층을 노출시키며,상기 제 1 스페이서들 상에 형성된 제 2 스페이서들을 포함하고,상기 제 5 절연층 패턴은,상기 게이트 전극들의 상부 및 상기 제 2 불순물 주입 영역들의 표면에 형성된 제 3 절연층을 노출시키며,상기 제 2 스페이서들 상에 형성된 제 3 스페이서들을 포함하고,상기 제 5 절연층 패턴을 제거하고,상기 노출된 제 3 절연층을 제거하여 상기 게이트 전극들 및 상기 제 2 불순물 주입 영역들의 표면에 형성된 제 1 절연층을 노출시키고,상기 노출된 제 1 절연층을 제거하여 상기 게이트 전극들의 상면과 상기 제 2 불순물 주입 영역들의 표면을 노출시키고,상기 노출된 게이트 전극들의 상면과 상기 제 2 불순물 주입 영역들의 표면에 금속층들을 형성하고,상기 금속층들을 열처리하여 실리사이드 층들을 형성하고,전면적으로 제 6 절연층을 형성하고,전면적으로 층간 절연층을 형성하고, 및상기 층간 절연층을 수직으로 관통하여 상기 실리사이드 층들과 연결되는 금속 비아 플러그들을 형성하는 것을 포함하는 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 제 1 절연층 및 게이트 전극들의 표면과 상기 제 2 절연층사이에 버퍼 절연층을 더 형성하는 씨모스 이미지 센서의 제조 방법.
- 제 10 항에서,상기 버퍼 절연층은 실리콘 산화물인 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 제 1 절연층 및 제 3 절연층은 실리콘 산화막인 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 제 1 절연층은 기판과 게이트 전극들을 절연시키는 게이트 절연막인 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 게이트 전극들은 다결정 실리콘인 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 포토다이오드는 기판 내에 깊게 형성된 N형 불순물 주입 영역과 기판 내에 얕게 형성된 P형 불순물 주입 영역을 포함하는 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 제 2 절연층 및 제 4 절연층은 실리콘 질화막인 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 제 1 불순물 주입 영역들을 형성하는 것은,제 1 N형 불순물 주입 영역을 형성하는 것과 제 1 P형 불순물 주입 영역을 형성하는 것을 포함하는 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 제 2 불순물 주입 영역들을 형성하는 것은,제 2 N형 불순물 주입 영역을 형성하는 것과 제 2 P형 불순물 주입 영역을 형성하는 것을 포함하고, 및상기 제 2 불순물 주입 영역들은 상기 제 1 불순물 주입 영역보다 2배 이상의 고농도인 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 제 5 절연층 및 제 6 절연층은 실리콘 산화질화막인 씨모스 이미지 센서의 제조 방법.
- 제 9 항에서,상기 실리사이드는 WSi, CoSi, TiSi 및 NiSi 중 어느 하나인 씨모스 이미지 센서의 제조 방법.
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