KR100607358B1 - 시모스 이미지 센서의 제조방법 - Google Patents

시모스 이미지 센서의 제조방법 Download PDF

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Abstract

본 발명은 살리사이드 공정을 채용하여 CMOS 이미지 센서를 제조함에 있어서 기판 손상을 최소화할 수 있는 CMOS 이미지 센서의 제조방법에 관한 것으로서,
본 발명에 따른 CMOS 이미지 센서의 제조방법은 반도체 기판의 액티브 영역을 소자분리막에 의해 정의하는 단계;와, 상기 액티브 영역의 기판 상에 산화막 및 게이트 전극을 위한 도전층을 순차적으로 적층하는 단계;와, 상기 도전층 상에 실리사이드층을 형성하는 단계;와, 상기 실리사이드층, 도전층 및 산화막을 선택적으로 패터닝하여 상기 소자분리막과 함께 포토다이오드 영역을 정의하는 게이트 전극 및 게이트 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
살리사이드, 이미지 센서

Description

시모스 이미지 센서의 제조방법{Method for fabricating CMOS Image sensor}
도 1은 종래 기술에 따른 CMOS 이미지 센서의 단위화소 구조를 개략적으로 나타낸 회로도.
도 2는 종래 기술에 따른 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃.
도 3a 내지 3f는 도 2의 A-A`선에 따른 공정 단면도.
도 4a 내지 4f는 본 발명에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위한 공정단면도.
<도면의 주요 부분에 대한 설명>
401 : 반도체 기판 402 : 소자분리막
403a : 게이트 절연막 404a : 게이트 전극
405 : 실리사이드층
본 발명은 CMOS 이미지 센서의 제조방법에 관한 것으로서, 보다 상세하게는 살리사이드 공정을 채용하여 CMOS 이미지 센서를 제조함에 있어서 기판 손상을 최소화할 수 있는 CMOS 이미지 센서의 제조방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS) 이미지 센서로 구분된다. 상기 전하결합소자(CCD)는 각각의 MOS 캐패시터가 서로 매우 근접한 상태에서 전하 캐리어가 캐패시터에 저장 및 이송되는 소자이며, CMOS 이미지 센서는 제어 회로 및 신호 처리 회로를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
상기 전하결합소자(CCD)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많기 때문에 신호 처리 회로를 CCD 칩 내에 구현할 수 없는 등의 단점이 있는바, 최근 이러한 단점을 극복하기 위하여 서브 마이크론 CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발이 많이 연구되고 있다.
상기 CMOS 이미지 센서는 단위 화소 내에 포토다이오드와 모스(MOS) 트랜지스터를 형성시켜 스위칭 방식으로 신호를 검출함으로써 이미지를 구현하게 되는데, 상술한 바와 같이 CMOS 제조 기술을 이용하므로 전력 소모가 작으며 마스크의 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하다. 이에 따라, 신호 처리 회로를 단일 칩 내에 집적할 수 있어 제품의 소형화를 통해 다양한 응용이 가능하다.
CMOS 이미지 센서의 구성을 설명하면 다음과 같다. 도 1 및 도 2는 종래 기술에 따른 CMOS 이미지 센서의 단위화소 구조를 개략적으로 나타낸 회로도 및 레이아웃이다. 참고로, CMOS 이미지 센서를 구성하는 트랜지스터의 개수는 3개 이상의 다양한 형태이나 설명의 편의상 3개의 트랜지스터로 구성되는 CMOS 이미지 센서를 중심으로 기술하기로 한다.
도 1 및 도 2에 도시한 바와 같이, CMOS 이미지 센서의 단위 화소(100)는 광감지 수단인 포토다이오드(110)와 3개의 NMOS 트랜지스터로 구성된다. 상기 3개의 트랜지스터 중 리셋 트랜지스터(Rx)(120)는 포토다이오드(110)에서 생성된 광전하를 운송하는 역할 및 신호 검출을 위해 전하를 배출하는 역할을 하고, 드라이버 트랜지스터(Dx)(130)는 소스 팔로워(source follower)로서 역할하며, 셀렉트 트랜지스터(Sx)(140)는 스위칭 및 어드레싱(addressing)을 위한 것이다.
한편, 상기 단위 화소의 이미지 센서에 있어서, 전하의 이동을 원활하게 하기 위해 상기 포토다이오드(110)가 리셋 트랜지스터(Rx)(120)의 소스 역할을 수행하도록 하고 있으며, 이를 위해 단위 화소의 이미지 센서 제조 과정에서 도 2에 도시한 바와 같이 상기 포토 다이오드(110)의 일부분을 포함한 영역에 저농도 또는 고농도의 불순물 이온을 주입하는 공정을 적용하고 있다. 상기 도 2의 A-A`선에 따른 단면에 대한 제조 공정을 살펴보면 다음과 같다. 참고로, 도 2의 굵은 실선은 액티브 영역(160)을 나타낸다.
먼저, 도 3a에 도시한 바와 같이 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정 등을 이용하여 소자분리막(121) 형성이 완료된 p형 반도체 기판(p++-sub)(101) 상에 게이트 절연막(122) 및 게이트 전극(123)을 순차적으로 형성한다. 여기서, 상기 p형 기판 내에 p형 에피층(p--epi)이 미리 형성될 수 있다. 이어, 상기 기판 전면 상에 감광막을 도포한 다음, 포토리소그래피 공정을 이용하여 게이트 전극(123) 일측의 드레인 영역에 LDD 구조를 위한 저농도 불순물 영역을 정의하는 감광막 패턴(124)을 형성한다. 이 때, 상기 감광막 패턴(124)은 상기 게이트 전극을 노출시키지 않는다.
이와 같은 상태에서, 기판 전면 상에 저농도의 불순물 이온 예를 들어, n형의 불순물 이온을 주입하여 상기 기판 내부에 LDD 구조를 위한 저농도 불순물 영역(LDD n-)을 형성한다.
이어, 도 3b에 도시한 바와 같이 상기 저농도 불순물 영역(LDD n-)을 노출시키지 않는 또 다른 감광막 패턴(125)을 형성하고 이를 이온주입 마스크로 이용하여 포토다이오드를 위한 저농도의 불순물 영역(n-)을 형성한다.
그런 다음, 도 3c에 도시한 바와 같이 상기 게이트 전극(123)의 측벽에 스페이서(126)를 형성하고, 상기 n형 불순물 영역(n-) 상에 p형 불순물 영역(po)을 형성하여 포토다이오드 형성 공정을 완료한다. 상기 포토다이오드가 완성된 상태에서, 고농도의 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(123)의 드레인 영역에 고농도의 불순물 영역(n+)을 형성하면 상기 도 2의 A-A`선에 따른 공정은 완료된다.
한편, 반도체 소자의 고집적화 및 저항 저감을 위해 개발된 기술 중의 하나가 살리사이드(Self Aligned Silicide) 기술이다. 살리사이드 기술은 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층시킨 다음, 열처리를 통하여 게이트 전극 및 소스/드레인 상에 실리사이드층을 형성하는 기술로서 트랜지스터 구동회로의 콘택 저항을 저감시키기 위해 현재 반도체 소자 제조 공정에서 광범위하게 사용되고 있다.
CMOS 이미지 센서 역시 응답 속도의 향상 등의 요구에 따라 최근 상기와 같은 살리사이드 공정을 채용하고 있다. 그러나, CMOS 이미지 센서에 있어서는 수광 영역인 포토다이오드가 존재하기 때문에 살리사이드 공정으로 인해 상기 포토다이오드가 손상되는 것을 방지하기 위하여 선택적인 살리사이드 공정이 적용되어야 한다. 살리사이드 공정을 채용한 CMOS 이미지 센서의 제조방법을 살펴보면 다음과 같다.
상기 도 3a 내지 3c의 과정을 통해 CMOS 이미지 센서의 소스/드레인 영역까지 완성된 상태에서, 도 3d에 도시한 바와 같이 상기 게이트 전극(123)을 포함한 기판 전면 상에 실리사이드 방지막(127) 예를 들어, 산화막을 적층한다. 그런 다음, 기판 전면 상에 감광막을 도포한 다음, 실리사이드층이 형성될 영역에 상응하는 부위의 실리사이드 방지막(127)을 노출하도록 선택적으로 패터닝하여 감광막 패턴(128)을 형성한다. 이어, 도 3e에 도시한 바와 같이 상기 감광막 패턴(128)을 식각 마스크로 이용하여 노출된 영역의 실리사이드 방지막(127)을 제거하여 상기 게 이트 전극(123) 및 소스 또는 드레인 영역을 노출시킨다. 이와 같은 상태에서, 도 3f에 도시한 바와 같이 기판 전면 상에 고융점 금속층을 적층한 다음, 기판을 열처리하면 상기 게이트 전극(123) 및 소스 또는 드레인 영역의 기판 상에는 실리사이드층이 형성된다. 한편, 상기 포토다이오드 영역의 실리사이드 방지막(127) 상의 미반응된 고융점 금속층은 식각, 제거한다. 이후, 도면에 도시하지 않았지만 상기 잔존하는 실리사이드 방지막(127)을 제거한다.
이와 같이, CMOS 이미지 센서의 콘택 저항 및 응답 속도 향상을 위해 살리사이드 공정이 적용되고 있으나, 살리사이드 공정을 채용한 종래의 CMOS 이미지 센서의 제조방법에 있어서, 포토다이오드 영역에 실리사이드층이 형성되는 것을 방지하기 위해 산화막과 같은 실리사이드 방지막(127)을 기판 전면에 적층하고 실리사이드가 형성되는 영역 즉, 게이트 전극(123) 및 소스 또는 드레인 영역의 실리사이드 방지막(127)을 선택적으로 제거하는 방식을 택하고 있다. 그러나, 상기 실리사이드 방지막(127)의 선택적 제거시 실리사이드 방지막(127) 하부의 소스 또는 드레인 영역의 기판이 손상되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 살리사이드 공정을 채용하여 CMOS 이미지 센서를 제조함에 있어서 기판 손상을 최소화할 수 있는 CMOS 이미지 센서의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 CMOS 이미지 센서의 제조방법은 반 도체 기판의 액티브 영역을 소자분리막에 의해 정의하는 단계;와, 상기 액티브 영역의 기판 상에 산화막 및 게이트 전극을 위한 도전층을 순차적으로 적층하는 단계;와, 상기 도전층 상에 실리사이드층을 형성하는 단계;와, 상기 실리사이드층, 도전층 및 산화막을 선택적으로 패터닝하여 상기 소자분리막과 함께 포토다이오드 영역을 정의하는 게이트 전극 및 게이트 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 게이트 전극 및 게이트 절연막을 형성한 후에, 상기 기판 전면 상에 저농도의 제 1 도전형 불순물 이온을 주입하여 상기 게이트 전극 일측의 기판 내부에 LDD 구조를 위한 저농도 불순물 영역(LDD n-)을 형성하는 단계;와, 상기 기판 전면 상에 저농도의 제 1 도전형 불순물 이온을 주입하여 상기 게이트 전극 및 소자분리막에 의해 정의되는 포토다이오드 영역의 기판 내부에 저농도의 제 1 도전형 불순물 영역(n-)을 형성하는 단계;와, 상기 게이트 전극의 좌우 측벽에 스페이서를 형성하는 단계;와, 상기 게이트 전극 및 스페이서 일측의 기판 내부에 소스/드레인을 위한 고농도의 불순물 이온을 주입하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 실리사이드층을 형성하는 단계는, 상기 게이트 전극을 위한 도전층 상에 불순물 이온을 주입하여 상기 도전층 표면을 비정질화하는 과정과, 상기 도전층 상에 고융점 금속층을 적층하는 과정과, 상기 고융점 금속층이 적층된 기판을 열처리하여 상기 도전층 상에 실리사이드층을 형성하는 과정으로 구성될 수 있다.
바람직하게는, 상기 불순물 이온을 주입하는 과정은, 제 2 도전형의 불순물 이온을 45∼55KeV의 에너지와 5E13∼5E14ions/cm2 의 농도로 주입하는 1차 주입 과정과, 10∼20KeV의 에너지와 1E13∼1E14ions/cm2 의 농도로 주입하는 2차 주입 과정으로 구성될 수 있다.
바람직하게는, 상기 제 2 도전형의 불순물 이온은 아세닉 이온일 수 있다.
바람직하게는, 상기 고융점 금속층을 적층하는 과정은 티타늄을 200∼400Å의 두께로 적층하고, 티타늄 나이트라이드를 100∼200Å의 두께로 차례로 적층할 수 있다.
바람직하게는, 상기 고융점 금속층은 몰리브덴(Mo), 코발트(Co), 팔라듐(Pd), 플루토늄(Pt), 탄탈륨(Ta) 또는 텅스텐(W) 중 어느 한 물질로 형성할 수 있다.
바람직하게는, 상기 기판을 열처리하는 과정은, 700∼750℃의 온도에서 10∼30초간 급속 열처리하는 1차 열처리 과정과, 800∼850℃의 온도에서 10∼30초간 급속 열처리하는 2차 열처리 과정으로 구성될 수 있다.
본 발명의 특징에 따르면, 살리사이드 공정을 채용하여 CMOS 이미지 센서를 제조함에 있어서, CMOS 이미지 센서의 트랜지스터를 구성하는 게이트 전극 형성시 게이트 전극을 위한 도전층 상에 고융점 금속층을 적층하고 실리사이드 반응을 유도하여 상기 게이트 전극을 위한 도전층 상에 실리사이드층을 형성한 다음, 게이트 전극 패터닝시 함께 패터닝하여 기판의 손상 없이 콘택 저항 저감 및 응답 속도 향 상을 위한 실리사이드층을 안정적으로 구현할 수 있게 된다. 또한, CMOS 이미지 센서의 불순물 영역 형성 전에 상기 실리사이드 공정을 진행함에 따라 소자의 신뢰성을 담보할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 CMOS 이미지 센서의 제조방법을 상세히 설명하기로 한다. 도 4a 내지 4f는 본 발명에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 4a에 도시한 바와 같이 반도체 기판, 예를 들어 제 1 도전형의 p형 단결정 실리콘 기판(401)(p++-sub.)의 액티브 영역 간의 전기적 절연을 위해 반도체 기판(401)의 필드 영역에 소자분리막(402)을 예를 들어, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정에 의해 형성한다. 여기서, 상기 소자분리막(402)은 샐로우 트렌치 아이솔레이션 공정 이외의 통상적인 아이솔레이션 공정, 예를 들어 로코스(LOCOS, Local Oxidation of Silicon) 공정에 의해 형성하는 것도 가능하다. 한편, 상기 기판(401) 내에 p형 에피층(p-epi.)이 미리 형성될 수 있다. 상기 p형 에피층(p-epi.)은 포토다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킴으로써 광전하를 모으기 위한 저전압 포토다이오드의 능력을 증가시키고 나아가 광감도를 개선시키는 역할을 수행한다.
그런 다음, 상기 반도체 기판(401)의 액티브 영역 상에 열산화 공정이나 저압 화학기상증착 공정을 이용하여 게이트 절연막(403a) 예를 들어, 산화막(403)을 약 100Å 정도의 두께로 형성한다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 문턱 전압 조절용 이온을 반도체 기판(401)의 표면 근처에 이온주입한다.
이어서, 상기 산화막(403) 상에 저압 화학기상증착 공정을 이용하여 리셋 트랜지스터, 드라이버 트랜지스터 및 셀렉트 트랜지스터의 게이트 전극(404a)을 위한 도전층(404)을 적층한다. 상기 도전층(404)은 다결정 실리콘층으로 형성할 수 있다. 이와 같은 상태에서, 상기 도전층(404)의 표면을 비정질화(amorphorization)하기 위해 상기 도전층(404) 전면 상에 제 2 도전형의 불순물 이온 예를 들어, 아세닉(As) 이온을 주입한다. 상기 불순물 이온의 주입은 2차례에 걸쳐 실시할 수 있으며 이 경우, 1차 주입은 45∼55KeV의 에너지와 5E13∼5E14ions/cm2 의 농도로 실시하고 2차 주입은 10∼20KeV의 에너지와 1E13∼1E14ions/cm2 의 농도로 실시하는 것이 바람직하다.
그런 다음, 도 4b에 도시한 바와 같이 고융점 금속층을 상기 도전층(404) 상에 스퍼터링 공정 등을 이용하여 적층한 다음, 기판(401)을 열처리하여 다결정 실리콘층의 실리콘과 고융점 금속층 사이의 실리사이드 반응을 유도하여 상기 도전층(404) 상에 실리사이드층(405)을 형성한다. 여기서, 상기 고융점 금속층은 티타늄(Ti)/티타늄 나이트라이드(TiN)의 이중층으로 구성할 수 있으며, 이 때 상기 티타늄은 200∼400Å, 티타늄 나이트라이드는 100∼200Å의 두께로 형성할 수 있다. 또한, 상기 티타늄/티타늄 나이트라이드의 이중층 이외에 상기 고융점 금속층으로 몰리브덴(Mo), 코발트(Co), 팔라듐(Pd), 플루토늄(Pt), 탄탈륨(Ta) 또는 텅스 텐(W) 등이 사용될 수 있다.
한편, 상기 실리사이드 반응시의 열처리는 2번에 걸쳐 수행하는데 1차 열처리는 700∼750℃의 온도에서 10∼30초간 급속 열처리하며, 2차 열처리는 800∼850℃의 온도에서 10∼30초간 급속 열처리하는 것이 바람직하다.
이와 같은 상태에서, 도 4c에 도시한 바와 같이 상기 실리사이드층(405) 상에 감광막(도시하지 않음)을 도포한 다음, 게이트 전극(404a) 패턴 영역에 상응하는 부위의 감광막을 제외한 나머지 감광막을 제거하여 식각 마스크로 사용될 감광막 패턴을 형성한다. 그런 다음, 상기 감광막 패턴을 식각 마스크로 이용하여 노출된 영역의 실리사이드층(405), 도전층(404) 및 산화막(403)을 식각, 제거한다. 이에 따라, 실리사이드층(405)을 구비하는 게이트 전극(404a) 및 게이트 절연막(403a)이 완성된다.
이와 같은 공정을 통해 상기 게이트 전극(404a) 상에 실리사이드층(405)이 완성되는데, 본 발명의 공정에 따르면, 불순물 이온 주입 공정을 실시하기 전, 정확히는 게이트 전극(404a) 형성 단계에서 미리 실리사이드층(405)을 형성함으로써 종래와 같이 소스/드레인과 같이 불순물 주입 공정이 완료된 상태에서 독립적인 실리사이드층(405) 형성 공정을 진행함으로 인해 발생하는 기판(401) 손상을 미연에 방지할 수 있게 된다.
상기 실리사이드층(405)이 구비된 게이트 전극(404a)을 완성한 상태에서, 통상의 CMOS 이미지 센서 제조의 단위 공정을 진행한다. 즉, 도 4d에 도시한 바와 같이 상기 기판(401) 전면 상에 감광막을 도포한 다음, 포토리소그래피 공정을 이용 하여 게이트 전극(404a) 일측의 드레인 영역에 LDD 구조를 위한 저농도 불순물 영역을 정의하는 감광막 패턴(406)을 형성한다. 이 때, 상기 감광막 패턴은 상기 게이트 전극(404a)을 노출시키지 않는다.
이와 같은 상태에서, 기판(401) 전면 상에 저농도의 불순물 이온 예를 들어, 제 2 도전형의 n형 불순물 이온을 주입하여 상기 기판(401) 내부에 LDD 구조를 위한 저농도 불순물 영역(LDD n-)을 형성한다.
이어, 도 4e에 도시한 바와 같이 상기 저농도 불순물 영역(LDD n-)을 노출시키지 않는 또 다른 감광막 패턴(407)을 형성하고 이를 이온주입 마스크로 이용하여 포토다이오드를 위한 저농도의 불순물 영역(n-)을 형성한다.
그런 다음, 도 4f에 도시한 바와 같이 상기 게이트 전극(404a)의 측벽에 스페이서(408)를 형성하고, 상기 n형 불순물 영역(n-) 상에 p형 불순물 영역(po)을 형성하여 포토다이오드 형성 공정을 완료한다. 상기 포토다이오드가 완성된 상태에서, 고농도의 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(404a)의 드레인 영역에 고농도의 불순물 영역(n+)을 형성한다. 이후, 도면에 도시하지 않았지만 통상의 CMOS 이미지 센서의 제조 공정을 적용하면 본 발명에 따른 CMOS 이미지 센서의 제조방법은 완료된다.
본 발명에 따른 CMOS 이미지 센서의 제조방법은 다음과 같은 효과가 있다.
살리사이드 공정을 채용하여 CMOS 이미지 센서를 제조함에 있어서, CMOS 이미지 센서의 트랜지스터를 구성하는 게이트 전극 형성시 게이트 전극을 위한 도전층 상에 고융점 금속층을 적층하고 실리사이드 반응을 유도하여 상기 게이트 전극을 위한 도전층 상에 실리사이드층을 형성한 다음, 게이트 전극 패터닝시 함께 패터닝하여 기판의 손상 없이 콘택 저항 저감 및 응답 속도 향상을 위한 실리사이드층을 안정적으로 구현할 수 있게 된다.
또한, CMOS 이미지 센서의 불순물 영역 형성 전에 상기 실리사이드 공정을 진행함에 따라 소자의 신뢰성을 담보할 수 있게 된다.

Claims (8)

  1. 반도체 기판의 액티브 영역을 소자분리막에 의해 정의하는 단계;
    상기 액티브 영역의 기판 상에 산화막 및 게이트 전극을 위한 도전층을 순차적으로 적층하는 단계;
    상기 도전층 상에 실리사이드층을 형성하는 단계;
    상기 실리사이드층, 도전층 및 산화막을 선택적으로 패터닝하여 상기 소자분리막과 함께 포토다이오드 영역을 정의하는 게이트 전극 및 게이트 절연막을 형성하는 단계;
    상기 포토다이오드 영역에 불순물 주입, 상기 게이트 전극의 측벽에 스페이서 형성, 소스/드레인 영역에 불순물 주입을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  2. 제 1 항에 있어서, 상기 상기 포토다이오드 영역에 불순물 주입, 상기 게이트 전극의 측벽에 스페이서 형성, 소스/드레인 영역에 불순물 주입을 수행하는 단계는,
    상기 기판 전면 상에 저농도의 제 1 도전형 불순물 이온을 주입하여 상기 게이트 전극 일측의 기판 내부에 LDD 구조를 위한 저농도 불순물 영역(LDD n-)을 형성하는 단계;
    상기 기판 전면 상에 저농도의 제 1 도전형 불순물 이온을 주입하여 상기 게이트 전극 및 소자분리막에 의해 정의되는 포토다이오드 영역의 기판 내부에 저농도의 제 1 도전형 불순물 영역(n-)을 형성하는 단계;
    상기 게이트 전극의 좌우 측벽에 스페이서를 형성하는 단계;
    상기 게이트 전극 및 스페이서 일측의 기판 내부에 소스/드레인을 위한 고농도의 불순물 이온을 주입하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  3. 제 1 항에 있어서, 상기 실리사이드층을 형성하는 단계는,
    상기 게이트 전극을 위한 도전층 상에 불순물 이온을 주입하여 상기 도전층 표면을 비정질화하는 과정과,
    상기 도전층 상에 고융점 금속층을 적층하는 과정과,
    상기 고융점 금속층이 적층된 기판을 열처리하여 상기 도전층 상에 실리사이드층을 형성하는 과정으로 구성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  4. 제 3 항에 있어서, 상기 불순물 이온을 주입하는 과정은,
    제 2 도전형의 불순물 이온을 45∼55KeV의 에너지와 5E13∼5E14ions/cm2 의 농도로 주입하는 1차 주입 과정과, 10∼20KeV의 에너지와 1E13∼1E14ions/cm2 의 농도로 주입하는 2차 주입 과정으로 이루어지는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  5. 제 4 항에 있어서, 상기 제 2 도전형의 불순물 이온은 아세닉 이온인 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  6. 제 3 항에 있어서, 상기 고융점 금속층을 적층하는 과정은 티타늄을 200∼400Å의 두께로 적층하고, 티타늄 나이트라이드를 100∼200Å의 두께로 차례로 적층하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  7. 제 3 항에 있어서, 상기 고융점 금속층은 몰리브덴(Mo), 코발트(Co), 팔라듐(Pd), 플루토늄(Pt), 탄탈륨(Ta) 또는 텅스텐(W) 중 어느 한 물질로 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  8. 제 3 항에 있어서, 상기 기판을 열처리하는 과정은,
    700∼750℃의 온도에서 10∼30초간 급속 열처리하는 1차 열처리 과정과, 800∼850℃의 온도에서 10∼30초간 급속 열처리하는 2차 열처리 과정으로 구성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
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