JP2001298176A - Ｃｍｏｓイメージセンサ及びその製造方法 - Google Patents
Ｃｍｏｓイメージセンサ及びその製造方法Info
- Publication number
- JP2001298176A JP2001298176A JP2000113473A JP2000113473A JP2001298176A JP 2001298176 A JP2001298176 A JP 2001298176A JP 2000113473 A JP2000113473 A JP 2000113473A JP 2000113473 A JP2000113473 A JP 2000113473A JP 2001298176 A JP2001298176 A JP 2001298176A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mos transistor
- photodiode
- image sensor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 18
- 230000002093 peripheral effect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
Landscapes
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Electrodes Of Semiconductors (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのソース・ドレインと配
線との間の抵抗値を低減し、リセットトランジスタのド
レイン部でのリーク電流を抑制したＣＭＯＳイメージセ
ンサ及びその製造方法を提供することを目的とする。 【解決手段】 フォトダイオードＰＤ形成部、及びフォ
トダイオードＰＤの不純物領域と接続した不純物領域を
ドレインとするリセットトランジスタＴ1 のドレイン部
の表面にシリサイド膜を形成することなく、リセットト
ランジスタＴ1 のソース部及び他のＭＯＳトランジスタ
のソース・ドレイン部の表面にシリサイド膜を形成す
る。
線との間の抵抗値を低減し、リセットトランジスタのド
レイン部でのリーク電流を抑制したＣＭＯＳイメージセ
ンサ及びその製造方法を提供することを目的とする。 【解決手段】 フォトダイオードＰＤ形成部、及びフォ
トダイオードＰＤの不純物領域と接続した不純物領域を
ドレインとするリセットトランジスタＴ1 のドレイン部
の表面にシリサイド膜を形成することなく、リセットト
ランジスタＴ1 のソース部及び他のＭＯＳトランジスタ
のソース・ドレイン部の表面にシリサイド膜を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されたフォトダイオード及びＭＯＳトランジスタにより
構成されるＣＭＯＳイメージセンサ及びその製造方法に
関する。
されたフォトダイオード及びＭＯＳトランジスタにより
構成されるＣＭＯＳイメージセンサ及びその製造方法に
関する。
【０００２】
【従来の技術】近年、固体撮像素子として、ＣＭＯＳイ
メージセンサが広く使用されるようになった。ＣＭＯＳ
イメージセンサは、ＣＣＤ（Charge Coupled Device ）
に比べて消費電力が小さく、単一電源で駆動可能である
こと、タイミング発生回路や読み出し回路及びＡ／Ｄコ
ンバータ等の周辺回路を一体的に形成可能であることな
ど、種々の長所がある。
メージセンサが広く使用されるようになった。ＣＭＯＳ
イメージセンサは、ＣＣＤ（Charge Coupled Device ）
に比べて消費電力が小さく、単一電源で駆動可能である
こと、タイミング発生回路や読み出し回路及びＡ／Ｄコ
ンバータ等の周辺回路を一体的に形成可能であることな
ど、種々の長所がある。
【０００３】図２１はＣＭＯＳイメージセンサの１画素
の等価回路図である。この図２１に示すＣＭＯＳイメー
ジセンサの１画素は、１個のフォトダイオードＰＤと３
個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 と
により構成されている。フォトダイオードＰＤのカソー
ドはトランジスタＴ1 のドレイン及びトランジスタＴ2
のゲートに接続されている。トランジスタＴ1 ，Ｔ2 の
ソースは、いずれも基準電圧ＶＲが供給される電源線に
接続されている。また、トランジスタＴ1 のゲートに
は、リセット信号ＲＳＴが供給されるリセット線に接続
されている。
の等価回路図である。この図２１に示すＣＭＯＳイメー
ジセンサの１画素は、１個のフォトダイオードＰＤと３
個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 と
により構成されている。フォトダイオードＰＤのカソー
ドはトランジスタＴ1 のドレイン及びトランジスタＴ2
のゲートに接続されている。トランジスタＴ1 ，Ｔ2 の
ソースは、いずれも基準電圧ＶＲが供給される電源線に
接続されている。また、トランジスタＴ1 のゲートに
は、リセット信号ＲＳＴが供給されるリセット線に接続
されている。
【０００４】トランジスタＴ3 のソースはトランジスタ
Ｔ2 のドレインに接続され、ドレインは信号線を介して
読み出し回路（図示せず）に接続され、ゲートはセレク
ト信号ＳＬＣＴが供給される列選択線に接続されてい
る。なお、トランジスタＴ1 はリセットトランジスタと
いわれ、トランジスタＴ2はドライブ用トランジスタ、
トランジスタＴ3 は選択用トランジスタといわれる。
Ｔ2 のドレインに接続され、ドレインは信号線を介して
読み出し回路（図示せず）に接続され、ゲートはセレク
ト信号ＳＬＣＴが供給される列選択線に接続されてい
る。なお、トランジスタＴ1 はリセットトランジスタと
いわれ、トランジスタＴ2はドライブ用トランジスタ、
トランジスタＴ3 は選択用トランジスタといわれる。
【０００５】ＣＭＯＳイメージセンサでは、半導体基板
に図２１に等価回路で表される複数の画素が水平方向及
び垂直方向に並び、更にそれらの画素が形成された領域
の外側に読み出し回路やＡ／Ｄ（アナログデジタル）変
換回路等の周辺回路が形成されている。なお、特開平１
０−２４８０３５号公報には、リセットトランジスタの
ゲートに供給する信号の電位を３段階に変化させ、ＣＭ
ＯＳイメージセンサのダイナミックレンジを拡大する駆
動方法が開示されている。
に図２１に等価回路で表される複数の画素が水平方向及
び垂直方向に並び、更にそれらの画素が形成された領域
の外側に読み出し回路やＡ／Ｄ（アナログデジタル）変
換回路等の周辺回路が形成されている。なお、特開平１
０−２４８０３５号公報には、リセットトランジスタの
ゲートに供給する信号の電位を３段階に変化させ、ＣＭ
ＯＳイメージセンサのダイナミックレンジを拡大する駆
動方法が開示されている。
【０００６】
【発明が解決しようとする課題】ところで、図２１に示
す回路を半導体基板に形成する場合、半導体基板に形成
されたＭＯＳトランジスタのソース・ドレインと、半導
体基板の上に絶縁膜を介して形成された配線とを電気的
に接続することが必要である。単に、絶縁膜にコンタク
トホールを形成し、該コンタクトホールに導電体を埋め
込んだだけでは、導電体とソース・ドレインとの接触抵
抗が大きくなる。ＭＯＳトランジスタのソース・ドレイ
ンの表面にシリサイド膜を形成し、該シリサイド膜を介
してソース・ドレインと配線とを電気的に接続すること
により抵抗値を低減することも考えられるが、そうする
と、リセットトランジスタとフォトダイオードとの接続
部分でリーク電流が増加して、特性劣化の原因となる。
なお、リーク電流には、フィールド酸化膜のエッジ部分
でリークする周辺長成分とＰＮ接合部でリークする面積
成分とがある。周辺長成分のリークの原因は、 フィール
ド酸化膜のエッジの注入イオン濃度が薄くなっていると
考えられる部分で、注入イオンがシリサイド中に吸収さ
れ、更にイオン濃度が薄くなるためと考えられる。ま
た、面積成分は、シリサイド形成時に空乏層が金属原子
で汚染されることにより増加すると考えられる。
す回路を半導体基板に形成する場合、半導体基板に形成
されたＭＯＳトランジスタのソース・ドレインと、半導
体基板の上に絶縁膜を介して形成された配線とを電気的
に接続することが必要である。単に、絶縁膜にコンタク
トホールを形成し、該コンタクトホールに導電体を埋め
込んだだけでは、導電体とソース・ドレインとの接触抵
抗が大きくなる。ＭＯＳトランジスタのソース・ドレイ
ンの表面にシリサイド膜を形成し、該シリサイド膜を介
してソース・ドレインと配線とを電気的に接続すること
により抵抗値を低減することも考えられるが、そうする
と、リセットトランジスタとフォトダイオードとの接続
部分でリーク電流が増加して、特性劣化の原因となる。
なお、リーク電流には、フィールド酸化膜のエッジ部分
でリークする周辺長成分とＰＮ接合部でリークする面積
成分とがある。周辺長成分のリークの原因は、 フィール
ド酸化膜のエッジの注入イオン濃度が薄くなっていると
考えられる部分で、注入イオンがシリサイド中に吸収さ
れ、更にイオン濃度が薄くなるためと考えられる。ま
た、面積成分は、シリサイド形成時に空乏層が金属原子
で汚染されることにより増加すると考えられる。
【０００７】以上から、本発明は、ＭＯＳトランジスタ
のソース・ドレインと配線との間の抵抗値を低減し、リ
セットトランジスタのドレイン部でのリーク電流を抑制
したＣＭＯＳイメージセンサ及びその製造方法を提供す
ることを目的とする。
のソース・ドレインと配線との間の抵抗値を低減し、リ
セットトランジスタのドレイン部でのリーク電流を抑制
したＣＭＯＳイメージセンサ及びその製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、半導体
基板に不純物を導入して形成されたフォトダイオード
と、前記半導体基板に不純物を導入して形成された複数
のＭＯＳトランジスタとにより構成されるＣＭＯＳイメ
ージセンサにおいて、前記フォトダイオードの不純物領
域と接続した不純物領域を有するＭＯＳトランジスタの
少なくとも前記フォトダイオード側の前記不純物領域の
表面にシリサイド膜がなく、他のＭＯＳトランジスタの
不純物領域の表面にシリサイド膜が設けられていること
を特徴とするＣＭＯＳイメージセンサにより解決する。
基板に不純物を導入して形成されたフォトダイオード
と、前記半導体基板に不純物を導入して形成された複数
のＭＯＳトランジスタとにより構成されるＣＭＯＳイメ
ージセンサにおいて、前記フォトダイオードの不純物領
域と接続した不純物領域を有するＭＯＳトランジスタの
少なくとも前記フォトダイオード側の前記不純物領域の
表面にシリサイド膜がなく、他のＭＯＳトランジスタの
不純物領域の表面にシリサイド膜が設けられていること
を特徴とするＣＭＯＳイメージセンサにより解決する。
【０００９】本発明においては、フォトダイオードの不
純物領域と接続する不純物領域を有するＭＯＳトランジ
スタ（リセットトランジスタ）のソース・ドレインのう
ちフォトダイオード側の不純物領域の上に、 シリサイド
膜が形成されていない。このため、金属原子に起因する
リーク電流の増大が防止され、ノイズの少ないＣＭＯＳ
イメージセンサが得られる。
純物領域と接続する不純物領域を有するＭＯＳトランジ
スタ（リセットトランジスタ）のソース・ドレインのう
ちフォトダイオード側の不純物領域の上に、 シリサイド
膜が形成されていない。このため、金属原子に起因する
リーク電流の増大が防止され、ノイズの少ないＣＭＯＳ
イメージセンサが得られる。
【００１０】また、本発明においては、リセットトラン
ジスタを除くＭＯＳトランジスタの不純物領域の上に、
シリサイド膜が形成されている。そして、このシリサイ
ド膜を介して配線と不純物領域とが電気的に接続され
る。これにより、配線と不純物領域との間のコンタクト
抵抗が低くなり、電気的特性の低下が回避される。ま
た、上記した課題は、半導体基板に不純物を導入しフォ
トダイオードを形成する工程と、前記半導体基板の上に
ゲート絶縁膜を介してゲート電極を形成する工程と、前
記半導体基板にＮ型不純物を導入して前記フォトダイオ
ードのカソードに連続したＮ型不純物領域を有するリセ
ットトランジスタを含む複数のＮチャネルＭＯＳトラン
ジスタを形成する工程と、少なくとも前記フォトダイオ
ードの上から前記リセットトランジスタの前記フォトダ
イオード側の不純物領域の上までの領域を覆う第１の絶
縁膜を形成する工程と、前記半導体基板の上側に金属膜
を形成し、該金属膜中の金属と前記シリコン基板の表面
のシリコンとを反応させてシリサイド膜を形成する工程
とを有することを特徴とするＣＭＯＳイメージセンサの
製造方法により解決する。
ジスタを除くＭＯＳトランジスタの不純物領域の上に、
シリサイド膜が形成されている。そして、このシリサイ
ド膜を介して配線と不純物領域とが電気的に接続され
る。これにより、配線と不純物領域との間のコンタクト
抵抗が低くなり、電気的特性の低下が回避される。ま
た、上記した課題は、半導体基板に不純物を導入しフォ
トダイオードを形成する工程と、前記半導体基板の上に
ゲート絶縁膜を介してゲート電極を形成する工程と、前
記半導体基板にＮ型不純物を導入して前記フォトダイオ
ードのカソードに連続したＮ型不純物領域を有するリセ
ットトランジスタを含む複数のＮチャネルＭＯＳトラン
ジスタを形成する工程と、少なくとも前記フォトダイオ
ードの上から前記リセットトランジスタの前記フォトダ
イオード側の不純物領域の上までの領域を覆う第１の絶
縁膜を形成する工程と、前記半導体基板の上側に金属膜
を形成し、該金属膜中の金属と前記シリコン基板の表面
のシリコンとを反応させてシリサイド膜を形成する工程
とを有することを特徴とするＣＭＯＳイメージセンサの
製造方法により解決する。
【００１１】本発明方法においては、フォトダイオード
形成部からリセットトランジスタのドレイン部までの領
域を絶縁膜で覆い、その後シリサイド膜形成用の金属膜
を形成する。これにより、フォトダイオードからリセッ
トトランジスタのドレイン部間での領域の基板表面には
金属原子がなく、金属原子に起因するリーク電流の増大
が防止される。
形成部からリセットトランジスタのドレイン部までの領
域を絶縁膜で覆い、その後シリサイド膜形成用の金属膜
を形成する。これにより、フォトダイオードからリセッ
トトランジスタのドレイン部間での領域の基板表面には
金属原子がなく、金属原子に起因するリーク電流の増大
が防止される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。図１は本発明の実
施の形態のＣＭＯＳイメージセンサのブロック図、図２
は同じくそのＣＭＯＳイメージセンサの１画素を示す平
面図である。図１に示すように、半導体基板１０には、
受光部１、読み出し回路２、タイミング発生回路３及び
Ａ／Ｄコンバータ４等の回路が形成されている。受光部
１には多数の画素が配列して形成されている。１つの画
素は、図２に示すように、１個のフォトダイオードＰＤ
と３個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ
3 とにより構成され、その等価回路は図２１により表さ
れる。また、読み出し回路２、タイミング発生回路３及
びＡ／Ｄコンバータ４等の回路は、ＣＭＯＳにより構成
される。
て、添付の図面を参照して説明する。図１は本発明の実
施の形態のＣＭＯＳイメージセンサのブロック図、図２
は同じくそのＣＭＯＳイメージセンサの１画素を示す平
面図である。図１に示すように、半導体基板１０には、
受光部１、読み出し回路２、タイミング発生回路３及び
Ａ／Ｄコンバータ４等の回路が形成されている。受光部
１には多数の画素が配列して形成されている。１つの画
素は、図２に示すように、１個のフォトダイオードＰＤ
と３個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ
3 とにより構成され、その等価回路は図２１により表さ
れる。また、読み出し回路２、タイミング発生回路３及
びＡ／Ｄコンバータ４等の回路は、ＣＭＯＳにより構成
される。
【００１３】図３〜図１８は本発明の実施の形態のＣＭ
ＯＳイメージセンサの製造方法を示す図である。なお、
図３〜図１０はフォトダイオード及びリセットトランジ
スタ部分の断面図、図１１〜図１８は周辺回路のＣＭＯ
Ｓ回路部における断面図である。まず、図３（ａ），図
１１（ａ）に示すように、半導体基板１０の表面を熱酸
化させて約３ｎｍの厚さのシリコン酸化膜（図示せず）
を形成した後、その上にシリコン窒化膜（ＳｉＮ膜）１
１を約１１５ｎｍの厚さに形成する。そして、シリコン
窒化膜１１の上に、フィールド酸化膜形成部に対応する
部分に窓を有するレジスト膜１２を形成し、このレジス
ト膜１２をマスクにしてシリコン窒化膜１１をエッチン
グする。その後、レジスト膜１２を除去する。
ＯＳイメージセンサの製造方法を示す図である。なお、
図３〜図１０はフォトダイオード及びリセットトランジ
スタ部分の断面図、図１１〜図１８は周辺回路のＣＭＯ
Ｓ回路部における断面図である。まず、図３（ａ），図
１１（ａ）に示すように、半導体基板１０の表面を熱酸
化させて約３ｎｍの厚さのシリコン酸化膜（図示せず）
を形成した後、その上にシリコン窒化膜（ＳｉＮ膜）１
１を約１１５ｎｍの厚さに形成する。そして、シリコン
窒化膜１１の上に、フィールド酸化膜形成部に対応する
部分に窓を有するレジスト膜１２を形成し、このレジス
ト膜１２をマスクにしてシリコン窒化膜１１をエッチン
グする。その後、レジスト膜１２を除去する。
【００１４】次に、図３（ｂ），図１１（ｂ）に示すよ
うに、半導体基板１０の上側全面にフォトレジスト膜１
３を塗布し、露光及び現像工程を経て、ＰチャネルＭＯ
Ｓトランジスタ形成部に対応する部分に窓を設ける。そ
して、この窓を介して半導体基板１０にリン（Ｐ）を、
例えば１８０ｋｅＶ、１．４×１０13／ｃｍ2 の条件で
イオン注入して、Ｎ型不純物領域４１を形成する。
うに、半導体基板１０の上側全面にフォトレジスト膜１
３を塗布し、露光及び現像工程を経て、ＰチャネルＭＯ
Ｓトランジスタ形成部に対応する部分に窓を設ける。そ
して、この窓を介して半導体基板１０にリン（Ｐ）を、
例えば１８０ｋｅＶ、１．４×１０13／ｃｍ2 の条件で
イオン注入して、Ｎ型不純物領域４１を形成する。
【００１５】その後、図３（ｃ），図１１（ｃ）に示す
ように、レジスト膜１３を除去し、１１５０℃の温度で
熱処理を施して不純物を拡散させ、ＰチャネルＭＯＳト
ランジスタ形成部にＮウェル４２を形成する。次に、図
４（ａ），図１２（ａ）に示すように、９００℃の温度
で熱処理を施し、シリコン窒化膜１１に覆われてない部
分に厚さが約３７０ｎｍのフィールド酸化膜１６を形成
する。その後、シリコン窒化膜１１を除去する。
ように、レジスト膜１３を除去し、１１５０℃の温度で
熱処理を施して不純物を拡散させ、ＰチャネルＭＯＳト
ランジスタ形成部にＮウェル４２を形成する。次に、図
４（ａ），図１２（ａ）に示すように、９００℃の温度
で熱処理を施し、シリコン窒化膜１１に覆われてない部
分に厚さが約３７０ｎｍのフィールド酸化膜１６を形成
する。その後、シリコン窒化膜１１を除去する。
【００１６】次に、フォトダイオード形成部のウェルを
形成する。すなわち、図４（ｂ）に示すように、受光部
全体にホウ素（Ｂ）を、例えば６００ｋｅＶ、３×１０
12／ｃｍ2 の条件でイオン注入して、半導体基板１０中
にＰ型不純物層（ウェル）４３を形成する。その後、図
４（ｃ），図１２（ｂ）に示すように、フォトダイオー
ド形成部及びＰチャネルＭＯＳトランジスタ形成部の上
をレジスト膜１７で覆い、ＮチャネルＭＯＳトランジス
タ形成部にホウ素（Ｂ）を、例えば１４０ｋｅＶ、８×
１０ 12／ｃｍ2 の条件でイオン注入し、Ｐウェル４４を
形成するとともに、ＮチャネルＭＯＳトランジスタのチ
ャネルストップ層４４ａを形成する。その後、レジスト
膜１７を除去する。
形成する。すなわち、図４（ｂ）に示すように、受光部
全体にホウ素（Ｂ）を、例えば６００ｋｅＶ、３×１０
12／ｃｍ2 の条件でイオン注入して、半導体基板１０中
にＰ型不純物層（ウェル）４３を形成する。その後、図
４（ｃ），図１２（ｂ）に示すように、フォトダイオー
ド形成部及びＰチャネルＭＯＳトランジスタ形成部の上
をレジスト膜１７で覆い、ＮチャネルＭＯＳトランジス
タ形成部にホウ素（Ｂ）を、例えば１４０ｋｅＶ、８×
１０ 12／ｃｍ2 の条件でイオン注入し、Ｐウェル４４を
形成するとともに、ＮチャネルＭＯＳトランジスタのチ
ャネルストップ層４４ａを形成する。その後、レジスト
膜１７を除去する。
【００１７】次に、図５（ａ），図１２（ｃ）に示すよ
うに、８００℃の温度で熱処理して半導体基板１０の表
面に厚さが約７ｎｍのシリコン酸化膜（ゲート酸化膜）
１８を形成する。そして、ＣＶＤ（Chemical Vapor Dep
osition ）法により、半導体基板１０の上側全面にアモ
ルファスシリコン膜１９を約５０ｎｍの厚さに形成す
る。
うに、８００℃の温度で熱処理して半導体基板１０の表
面に厚さが約７ｎｍのシリコン酸化膜（ゲート酸化膜）
１８を形成する。そして、ＣＶＤ（Chemical Vapor Dep
osition ）法により、半導体基板１０の上側全面にアモ
ルファスシリコン膜１９を約５０ｎｍの厚さに形成す
る。
【００１８】その後、図５（ｂ）に示すように、フォト
ダイオード形成部のアモルファスシリコン膜１９上にレ
ジスト膜２０を形成した後、レジスト膜２０に覆われて
いない部分の半導体基板１０中にホウ素（Ｂ）を、例え
ば３０ｋｅＶ、１．８×１０ 12／ｃｍ2 の条件でイオン
注入する。これは、ＮチャネルＭＯＳトランジスタ及び
ＰチャネルＭＯＳトランジスタのしきい値を調整するた
めに行うものである。その後、レジスト膜２０を除去す
る。
ダイオード形成部のアモルファスシリコン膜１９上にレ
ジスト膜２０を形成した後、レジスト膜２０に覆われて
いない部分の半導体基板１０中にホウ素（Ｂ）を、例え
ば３０ｋｅＶ、１．８×１０ 12／ｃｍ2 の条件でイオン
注入する。これは、ＮチャネルＭＯＳトランジスタ及び
ＰチャネルＭＯＳトランジスタのしきい値を調整するた
めに行うものである。その後、レジスト膜２０を除去す
る。
【００１９】次に、図５（ｃ），図１３（ａ）に示すよ
うに、アモルファスシリコン膜１９の上にＷＳｉ（タン
グステンシリコン）膜２１を１５０ｎｍの厚さに成長す
る。そして、リン（Ｐ）を、例えば４０ｋｅＶ、８×１
０15／ｃｍ2 の条件でイオン注入して、アモルファスシ
リコン膜１９を低抵抗化する。次に、図６（ａ），図１
３（ｂ）に示すように、ＣＶＤ法により、ＷＳｉ膜２１
の上に、シリコン酸化膜２２を約４５ｎｍの厚さに形成
し、このシリコン酸化膜２２の上に反射防止層として、
ＰＶＤ（Physical Vapor Deposition ）法によりアモル
ファスカーボン膜（図示せず）を約３２ｎｍの厚さに形
成する。
うに、アモルファスシリコン膜１９の上にＷＳｉ（タン
グステンシリコン）膜２１を１５０ｎｍの厚さに成長す
る。そして、リン（Ｐ）を、例えば４０ｋｅＶ、８×１
０15／ｃｍ2 の条件でイオン注入して、アモルファスシ
リコン膜１９を低抵抗化する。次に、図６（ａ），図１
３（ｂ）に示すように、ＣＶＤ法により、ＷＳｉ膜２１
の上に、シリコン酸化膜２２を約４５ｎｍの厚さに形成
し、このシリコン酸化膜２２の上に反射防止層として、
ＰＶＤ（Physical Vapor Deposition ）法によりアモル
ファスカーボン膜（図示せず）を約３２ｎｍの厚さに形
成する。
【００２０】その後、図６（ｂ），図１３（ｃ）に示す
ように、フォトリソグラフィによりアモルファスカーボ
ン膜、シリコン酸化膜２２、ＷＳｉ膜２１、アモルファ
スシリコン膜２０及びシリコン酸化膜１８をエッチング
して、各ＭＯＳトランジスタのゲート電極を形成する。
次に、図６（ｃ）に示すように、フォトダイオード形成
部に窓を有するレジスト膜２３を形成し、フォトダイオ
ード形成部にリン（Ｐ）を、例えば２０ｋｅＶ、４×１
０15／ｃｍ2 の条件でイオン注入して、Ｎ型不純物領域
４５を形成する。その後、レジスト膜２３を除去し、１
０００℃の温度で１０秒間熱処理を施す。
ように、フォトリソグラフィによりアモルファスカーボ
ン膜、シリコン酸化膜２２、ＷＳｉ膜２１、アモルファ
スシリコン膜２０及びシリコン酸化膜１８をエッチング
して、各ＭＯＳトランジスタのゲート電極を形成する。
次に、図６（ｃ）に示すように、フォトダイオード形成
部に窓を有するレジスト膜２３を形成し、フォトダイオ
ード形成部にリン（Ｐ）を、例えば２０ｋｅＶ、４×１
０15／ｃｍ2 の条件でイオン注入して、Ｎ型不純物領域
４５を形成する。その後、レジスト膜２３を除去し、１
０００℃の温度で１０秒間熱処理を施す。
【００２１】次に、図７（ａ），図１４（ａ）に示すよ
うに、ＰチャネルＭＯＳトランジスタ形成部及びフォト
ダイオード形成部を覆うレジスト膜２５を形成し、Ｎチ
ャネルＭＯＳトランジスタ形成部のゲート電極の両側に
リン（Ｐ）を、例えば２０ｋｅＶ、４×１０13／ｃｍ2
の条件でイオン注入して低濃度Ｎ型不純物領域４６を形
成する。その後、レジスト膜２５を除去する。
うに、ＰチャネルＭＯＳトランジスタ形成部及びフォト
ダイオード形成部を覆うレジスト膜２５を形成し、Ｎチ
ャネルＭＯＳトランジスタ形成部のゲート電極の両側に
リン（Ｐ）を、例えば２０ｋｅＶ、４×１０13／ｃｍ2
の条件でイオン注入して低濃度Ｎ型不純物領域４６を形
成する。その後、レジスト膜２５を除去する。
【００２２】次に、図７（ｂ），図１４（ｂ）に示すよ
うに、ＮチャネルＭＯＳトランジスタ形成部及びフォト
ダイオード形成部を覆うレジスト膜２６を形成し、Ｐチ
ャネルＭＯＳトランジスタ形成部のゲート電極の両側に
ＢＦ2 を、例えば２０ｋｅＶ、１０13／ｃｍ2 の条件で
イオン注入して低濃度Ｐ型不純物領域４７を形成する。
その後、レジスト膜２６を除去する。
うに、ＮチャネルＭＯＳトランジスタ形成部及びフォト
ダイオード形成部を覆うレジスト膜２６を形成し、Ｐチ
ャネルＭＯＳトランジスタ形成部のゲート電極の両側に
ＢＦ2 を、例えば２０ｋｅＶ、１０13／ｃｍ2 の条件で
イオン注入して低濃度Ｐ型不純物領域４７を形成する。
その後、レジスト膜２６を除去する。
【００２３】次に、図７（ｃ），図１４（ｃ）に示すよ
うに、半導体基板１０の上側全面にシリコン酸化膜２７
を１２０ｎｍの厚さに形成する。そして、シリコン酸化
膜２７の上にフォトレジスト膜２８を形成し、シリサイ
ドブロックとなる部分をパターニングする。本実施の形
態では、図２に破線で示す部分、すなわちフォトダイオ
ード形成部からリセットトランジスタＴ1 のドレインに
対応する部分までをレジスト膜２８で覆う。
うに、半導体基板１０の上側全面にシリコン酸化膜２７
を１２０ｎｍの厚さに形成する。そして、シリコン酸化
膜２７の上にフォトレジスト膜２８を形成し、シリサイ
ドブロックとなる部分をパターニングする。本実施の形
態では、図２に破線で示す部分、すなわちフォトダイオ
ード形成部からリセットトランジスタＴ1 のドレインに
対応する部分までをレジスト膜２８で覆う。
【００２４】次に、図８（ａ），図１５（ａ）に示すよ
うに、シリコン酸化膜２７を異方性エッチングして、ゲ
ート電極の側部にサイドウォール２９を形成する。その
後、レジスト膜２８を除去する。次に、図１５（ｂ）に
示すように、ＰチャネルＭＯＳトランジスタ形成部以外
の部分を覆うレジスト膜３０を形成し、ＰチャネルＭＯ
Ｓトランジスタのゲート電極の両側にＢＦ2 を、例えば
２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン注入し
て、高濃度Ｐ型不純物領域４８を形成する。その後、レ
ジスト膜３０を除去する。
うに、シリコン酸化膜２７を異方性エッチングして、ゲ
ート電極の側部にサイドウォール２９を形成する。その
後、レジスト膜２８を除去する。次に、図１５（ｂ）に
示すように、ＰチャネルＭＯＳトランジスタ形成部以外
の部分を覆うレジスト膜３０を形成し、ＰチャネルＭＯ
Ｓトランジスタのゲート電極の両側にＢＦ2 を、例えば
２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン注入し
て、高濃度Ｐ型不純物領域４８を形成する。その後、レ
ジスト膜３０を除去する。
【００２５】また、図８（ｂ），図１５（ｃ）に示すよ
うに、ＰチャネルＭＯＳトランジスタ形成部を覆うレジ
スト膜３１を形成し、ＮチャネルＭＯＳトランジスタの
ゲート電極の両側に砒素（Ａｓ）を３０ｋｅＶ、１０15
／ｃｍ2 の条件でイオン注入して、高濃度Ｐ型不純物領
域４９を形成する。その後、レジスト膜３１を除去す
る。そして、１０００℃の温度で１０秒間熱処理して、
Ｐ型不純物領域４８及びＮ型不純物領域４９を活性化す
る。これにより、ＬＤＤ構造のＮチャネルＭＯＳトラン
ジスタ及びＰチャネルＭＯＳトランジスタが完成する。
但し、リセットトランジスタＴ1 のドレイン側（フォト
ダイオードとの接続側）ではＬＤＤ構造とはならない
が、本願発明者らの実験では、このような構造としても
実用上支障ないことが確認されている。
うに、ＰチャネルＭＯＳトランジスタ形成部を覆うレジ
スト膜３１を形成し、ＮチャネルＭＯＳトランジスタの
ゲート電極の両側に砒素（Ａｓ）を３０ｋｅＶ、１０15
／ｃｍ2 の条件でイオン注入して、高濃度Ｐ型不純物領
域４９を形成する。その後、レジスト膜３１を除去す
る。そして、１０００℃の温度で１０秒間熱処理して、
Ｐ型不純物領域４８及びＮ型不純物領域４９を活性化す
る。これにより、ＬＤＤ構造のＮチャネルＭＯＳトラン
ジスタ及びＰチャネルＭＯＳトランジスタが完成する。
但し、リセットトランジスタＴ1 のドレイン側（フォト
ダイオードとの接続側）ではＬＤＤ構造とはならない
が、本願発明者らの実験では、このような構造としても
実用上支障ないことが確認されている。
【００２６】次に、図８（ｃ），図１６（ａ）に示すよ
うに、半導体基板１０の上側全面にＴｉをスパッタし
て、厚さが３０ｎｍのＴｉ膜３２を形成する。その後、
７００℃の温度で９０秒間加熱し、半導体基板１０と接
触している部分のＴｉ膜３２をシリサイド化する。その
後、図９（ａ），図１６（ｂ）に示すように、未反応の
Ｔｉ膜３２をエッチングにより除去する。これにより、
ＭＯＳトランジスタのソース・ドレイン領域の表面上に
シリサイド膜３３が残る。その後、８００℃の温度で３
０秒間熱処理して、シリサイド膜３３を安定化させる。
うに、半導体基板１０の上側全面にＴｉをスパッタし
て、厚さが３０ｎｍのＴｉ膜３２を形成する。その後、
７００℃の温度で９０秒間加熱し、半導体基板１０と接
触している部分のＴｉ膜３２をシリサイド化する。その
後、図９（ａ），図１６（ｂ）に示すように、未反応の
Ｔｉ膜３２をエッチングにより除去する。これにより、
ＭＯＳトランジスタのソース・ドレイン領域の表面上に
シリサイド膜３３が残る。その後、８００℃の温度で３
０秒間熱処理して、シリサイド膜３３を安定化させる。
【００２７】次に、図９（ｂ），図１６（ｃ）に示すよ
うに、半導体基板１０の上側全面に絶縁膜３４を形成す
る。この絶縁膜３４は、例えばＳｉＯＮを２００ｎｍ、
ＳｉＯ2 を３００ｎｍの厚さに積層して形成する。その
後、絶縁膜３４の上にＳＯＧ（Spin On Glass ）膜３６
を塗布して表面を平坦化する。次に、ＳＯＧ膜３５の上
にフォトレジスト膜（図示せず）を形成し、露光及び現
像工程を経て、コンタクトホール形成部に窓を設ける。
そして、この窓を介してＳＯＧ膜３５及び絶縁膜３４を
エッチングして、図９（ｃ），図１７（ａ）に示すよう
に、リセットトランジスタのドレインである不純物領域
４６及び所定のシリサイド膜３３に到達するコンタクト
ホール３５ａを形成する。その後、レジスト膜を除去す
る。
うに、半導体基板１０の上側全面に絶縁膜３４を形成す
る。この絶縁膜３４は、例えばＳｉＯＮを２００ｎｍ、
ＳｉＯ2 を３００ｎｍの厚さに積層して形成する。その
後、絶縁膜３４の上にＳＯＧ（Spin On Glass ）膜３６
を塗布して表面を平坦化する。次に、ＳＯＧ膜３５の上
にフォトレジスト膜（図示せず）を形成し、露光及び現
像工程を経て、コンタクトホール形成部に窓を設ける。
そして、この窓を介してＳＯＧ膜３５及び絶縁膜３４を
エッチングして、図９（ｃ），図１７（ａ）に示すよう
に、リセットトランジスタのドレインである不純物領域
４６及び所定のシリサイド膜３３に到達するコンタクト
ホール３５ａを形成する。その後、レジスト膜を除去す
る。
【００２８】次に、図１０（ａ），図１７（ｂ）に示す
ように、全面にＴｉを２０ｎｍ、ＴｉＮを５０ｎｍの厚
さにスパッタ形成して、Ｔｉ膜３６を形成する。その
後、図１０（ｂ），図１７（ｃ）に示すように、半導体
基板１０の上側全面にタングステン（Ｗ）膜３７を８０
０ｎｍの厚さに形成し、コンタクトホール３５ａをタン
グステンで埋め込む。
ように、全面にＴｉを２０ｎｍ、ＴｉＮを５０ｎｍの厚
さにスパッタ形成して、Ｔｉ膜３６を形成する。その
後、図１０（ｂ），図１７（ｃ）に示すように、半導体
基板１０の上側全面にタングステン（Ｗ）膜３７を８０
０ｎｍの厚さに形成し、コンタクトホール３５ａをタン
グステンで埋め込む。
【００２９】その後、図１８（ａ）に示すように、タン
グステン膜３７をＣＭＰ（chemicalmechanical polishi
ng ）研磨してコンタクトホール３５ａ以外の部分のタ
ングステン膜３７を除去する。これにより、タングステ
ンプラグ３７ａが形成される。そして、Ｔｉを２０ｎ
ｍ、ＴｉＮを５０ｎｍの厚さに形成し、その上にＡｌＣ
ｕを５００ｎｍ、Ｔｉを５ｎｍ、ＴｉＮを１００ｎｍの
厚さに形成し、導電膜３８を形成する。
グステン膜３７をＣＭＰ（chemicalmechanical polishi
ng ）研磨してコンタクトホール３５ａ以外の部分のタ
ングステン膜３７を除去する。これにより、タングステ
ンプラグ３７ａが形成される。そして、Ｔｉを２０ｎ
ｍ、ＴｉＮを５０ｎｍの厚さに形成し、その上にＡｌＣ
ｕを５００ｎｍ、Ｔｉを５ｎｍ、ＴｉＮを１００ｎｍの
厚さに形成し、導電膜３８を形成する。
【００３０】次いで、図１０（ｃ），図１８（ｂ）に示
すように、導電膜３８をパターニングして、所定の配線
３９を形成する。このようにして、本実施の形態のＣＭ
ＯＳイメージセンサが完成する。上記のようにして形成
されたＣＭＯＳイメージセンサは、リセットトランジス
タＴ1 のドレイン部以外の部分では、トランジスタのソ
ース・ドレインと配線とがシリサイド膜３３を介して電
気的に接続されているので、接続部のコンタクト抵抗が
小さい。また、フォトダイオードＰＤと直接接続したリ
セットトランジスタＴ1 のドレイン部にはシリサイド膜
が設けられていないので、金属原子に起因するリーク電
流の増大が防止され、Ｓ／Ｎ比が向上する。
すように、導電膜３８をパターニングして、所定の配線
３９を形成する。このようにして、本実施の形態のＣＭ
ＯＳイメージセンサが完成する。上記のようにして形成
されたＣＭＯＳイメージセンサは、リセットトランジス
タＴ1 のドレイン部以外の部分では、トランジスタのソ
ース・ドレインと配線とがシリサイド膜３３を介して電
気的に接続されているので、接続部のコンタクト抵抗が
小さい。また、フォトダイオードＰＤと直接接続したリ
セットトランジスタＴ1 のドレイン部にはシリサイド膜
が設けられていないので、金属原子に起因するリーク電
流の増大が防止され、Ｓ／Ｎ比が向上する。
【００３１】図２０は本実施の形態のＣＭＯＳイメージ
センサの動作を示すタイミングチャートである。リセッ
ト信号ＲＳＴは一定の周期で“Ｈ”になる信号であり、
このリセット信号ＲＳＴが“Ｈ”になると、フォトダイ
オードＰＤのカソード側の電位（図２１にＡで示す部分
に対応する部分の電位）が一定の電圧（ＶＲ）になる。
その後、リセット信号ＲＳＴが“Ｌ”になった後、フォ
トダイオードＰＤに光が到達すると、フォトダイオード
ＰＤに光の強度に応じた電荷が発生する。この電荷によ
りＡ点の電位、すなわちトランジスタＴ2 のゲート電圧
が変化する。セレクト信号ＳＬＣＴが“Ｈ”になると、
そのときのＡ点の電位に応じた電気信号がトランジスタ
Ｔ3 を介して読み出し回路（周辺回路）に伝達される。
このようにして、フォトダイオードＰＤに到達した光の
強さに応じた信号が周辺回路に伝達される。
センサの動作を示すタイミングチャートである。リセッ
ト信号ＲＳＴは一定の周期で“Ｈ”になる信号であり、
このリセット信号ＲＳＴが“Ｈ”になると、フォトダイ
オードＰＤのカソード側の電位（図２１にＡで示す部分
に対応する部分の電位）が一定の電圧（ＶＲ）になる。
その後、リセット信号ＲＳＴが“Ｌ”になった後、フォ
トダイオードＰＤに光が到達すると、フォトダイオード
ＰＤに光の強度に応じた電荷が発生する。この電荷によ
りＡ点の電位、すなわちトランジスタＴ2 のゲート電圧
が変化する。セレクト信号ＳＬＣＴが“Ｈ”になると、
そのときのＡ点の電位に応じた電気信号がトランジスタ
Ｔ3 を介して読み出し回路（周辺回路）に伝達される。
このようにして、フォトダイオードＰＤに到達した光の
強さに応じた信号が周辺回路に伝達される。
【００３２】以下、上記の方法によりＣＭＯＳイメージ
センサを実際に製造し、リーク電流の影響を調べた結果
について説明する。実施例として、上記の方法によりＣ
ＭＯＳイメージセンサを製造した。また、リセットトラ
ンジスタＴ1 のドレインの表面にもシリサイド膜を形成
したこと以外は実施例と同様にして、比較例のＣＭＯＳ
イメージセンサを製造した。比較例のＣＭＯＳイメージ
センサでは、シリサイド膜形成工程において、図１９に
示すようにフォトダイオード形成部のみ（図中破線で示
す部分）をシリコン酸化膜で覆っている。
センサを実際に製造し、リーク電流の影響を調べた結果
について説明する。実施例として、上記の方法によりＣ
ＭＯＳイメージセンサを製造した。また、リセットトラ
ンジスタＴ1 のドレインの表面にもシリサイド膜を形成
したこと以外は実施例と同様にして、比較例のＣＭＯＳ
イメージセンサを製造した。比較例のＣＭＯＳイメージ
センサでは、シリサイド膜形成工程において、図１９に
示すようにフォトダイオード形成部のみ（図中破線で示
す部分）をシリコン酸化膜で覆っている。
【００３３】周辺リーク電流成分及び面積リーク電流成
分を直接測定することはできないが、Ａ／Ｄ変換器の出
力からリーク電流を推定することができる。すなわち、
ＣＭＯＳイメージセンサを暗所において駆動し、Ａ／Ｄ
変換器の出力コードにしきい値を設定し、そのしきい値
よりも大きい信号の発生頻度により、 リーク電流の大き
さを比較することができる。具体的には、Ａ／Ｄ変換器
の出力コードが５００（５００ｍＶに相当）以上の信号
の発生頻度を調べた。その結果、比較例のＣＭＯＳイメ
ージセンサでは発生頻度が数十個（Ａ／Ｄ変換器のサン
プリング時間は２６ｍsec ）であったのに対し、実施例
のＣＭＯＳイメージセンサでは０〜数個であった。この
ことから、実施例のＣＭＯＳイメージセンサは比較例の
ＣＭＯＳイメージセンサに比べてリーク電流が少ないこ
とが確認された。また、実施例のＣＭＯＳイメージセン
サでは、リセットトランジスタＴ1 のドレイン部にシリ
サイド膜が形成されていなく、コンタクト抵抗が若干高
いと考えられるが、正常に動作しており、実用上支障な
いことが確認できた。実施例のＣＭＯＳイメージセンサ
では、リセットトランジスタＴ1 のドレイン部以外のソ
ース・ドレインにシリサイド膜が設けられているので、
比較例のＣＭＯＳイメージセンサとトランジスタパラメ
ータが同一であり、設計上及び使用上の問題もなかっ
た。
分を直接測定することはできないが、Ａ／Ｄ変換器の出
力からリーク電流を推定することができる。すなわち、
ＣＭＯＳイメージセンサを暗所において駆動し、Ａ／Ｄ
変換器の出力コードにしきい値を設定し、そのしきい値
よりも大きい信号の発生頻度により、 リーク電流の大き
さを比較することができる。具体的には、Ａ／Ｄ変換器
の出力コードが５００（５００ｍＶに相当）以上の信号
の発生頻度を調べた。その結果、比較例のＣＭＯＳイメ
ージセンサでは発生頻度が数十個（Ａ／Ｄ変換器のサン
プリング時間は２６ｍsec ）であったのに対し、実施例
のＣＭＯＳイメージセンサでは０〜数個であった。この
ことから、実施例のＣＭＯＳイメージセンサは比較例の
ＣＭＯＳイメージセンサに比べてリーク電流が少ないこ
とが確認された。また、実施例のＣＭＯＳイメージセン
サでは、リセットトランジスタＴ1 のドレイン部にシリ
サイド膜が形成されていなく、コンタクト抵抗が若干高
いと考えられるが、正常に動作しており、実用上支障な
いことが確認できた。実施例のＣＭＯＳイメージセンサ
では、リセットトランジスタＴ1 のドレイン部以外のソ
ース・ドレインにシリサイド膜が設けられているので、
比較例のＣＭＯＳイメージセンサとトランジスタパラメ
ータが同一であり、設計上及び使用上の問題もなかっ
た。
【００３４】なお、 本発明のＣＭＯＳイメージセンサ
は、リセットトランジスタのゲート電圧が“Ｈ”及び
“Ｌ”の２段階に変化させるものに限定されず、３段階
又はそれ以上に変化させて駆動するＣＭＯＳイメージセ
ンサにも適用できる。
は、リセットトランジスタのゲート電圧が“Ｈ”及び
“Ｌ”の２段階に変化させるものに限定されず、３段階
又はそれ以上に変化させて駆動するＣＭＯＳイメージセ
ンサにも適用できる。
【００３５】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
イメージセンサは、フォトダイオードの不純物領域と接
続する不純物領域を有するＭＯＳトランジスタ（リセッ
トトランジスタ）のソース・ドレインのうちフォトダイ
オード側の不純物領域の上に、シリサイド膜が形成され
ていないので、金属原子に起因するリーク電流の増大が
防止され、ノイズが低減される。また、リセットトラン
ジスタを除くＭＯＳトランジスタの不純物領域の上に、
シリサイド膜が形成されており、このシリサイド膜を介
して配線と不純物領域とが電気的に接続されるので、配
線と不純物領域との間のコンタクト抵抗が低く、電気的
特性の低下が回避される。
イメージセンサは、フォトダイオードの不純物領域と接
続する不純物領域を有するＭＯＳトランジスタ（リセッ
トトランジスタ）のソース・ドレインのうちフォトダイ
オード側の不純物領域の上に、シリサイド膜が形成され
ていないので、金属原子に起因するリーク電流の増大が
防止され、ノイズが低減される。また、リセットトラン
ジスタを除くＭＯＳトランジスタの不純物領域の上に、
シリサイド膜が形成されており、このシリサイド膜を介
して配線と不純物領域とが電気的に接続されるので、配
線と不純物領域との間のコンタクト抵抗が低く、電気的
特性の低下が回避される。
【図１】図１は本発明の実施の形態のＣＭＯＳイメージ
センサのブロック図です。
センサのブロック図です。
【図２】図２は同じくそのＣＭＯＳイメージセンサの１
画素を示す平面図である。
画素を示す平面図である。
【図３】図３は実施の形態のＣＭＯＳイメージセンサの
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その１）であ
る。
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その１）であ
る。
【図４】図４は実施の形態のＣＭＯＳイメージセンサの
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その２）であ
る。
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その２）であ
る。
【図５】図５は実施の形態のＣＭＯＳイメージセンサの
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その３）であ
る。
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その３）であ
る。
【図６】図６は実施の形態のＣＭＯＳイメージセンサの
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その４）であ
る。
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その４）であ
る。
【図７】図７は実施の形態のＣＭＯＳイメージセンサの
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その５）であ
る。
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その５）であ
る。
【図８】図８は実施の形態のＣＭＯＳイメージセンサの
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その６）であ
る。
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その６）であ
る。
【図９】図９は実施の形態のＣＭＯＳイメージセンサの
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その７）であ
る。
製造方法を示す図であり、フォトダイオード及びリセッ
トトランジスタ形成部における断面図（その７）であ
る。
【図１０】図１０は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、フォトダイオード及びリ
セットトランジスタ形成部における断面図（その８）で
ある。
サの製造方法を示す図であり、フォトダイオード及びリ
セットトランジスタ形成部における断面図（その８）で
ある。
【図１１】図１１は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その１）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その１）である。
【図１２】図１２は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その２）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その２）である。
【図１３】図１３は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その３）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その３）である。
【図１４】図１４は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その４）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その４）である。
【図１５】図１５は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その５）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その５）である。
【図１６】図１６は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その６）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その６）である。
【図１７】図１７は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その７）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その７）である。
【図１８】図１８は実施の形態のＣＭＯＳイメージセン
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その８）である。
サの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部
における断面図（その８）である。
【図１９】図１９は比較例のＣＭＯＳイメージセンサを
示す平面図である。
示す平面図である。
【図２０】図２０は実施の形態のＣＭＯＳイメージセン
サの動作を示すタイミングチャートである。
サの動作を示すタイミングチャートである。
【図２１】図２１はＣＭＯＳイメージセンサの１画素の
等価回路図である。
等価回路図である。
１０…半導体基板、 １１…シリコン窒化膜（ＳｉＮ膜）、 １２，１３，１７，２０，２３，２４，２５，２６，２
８，３０，３１…レジスト膜、 １６…フィールド酸化膜、 １８…シリコン酸化膜（ゲート酸化膜）、 １９…アモルファスシリコン膜、 ２１…ＷＳｉ膜、 ２２，２７…シリコン酸化膜、 ２９…サイドウォール、 ３２，３６…Ｔｉ膜、 ３３…シリサイド膜、 ３４…絶縁膜、 ３５…ＳＯＧ膜、 ３５ａ…コンタクトホール、 ３７…Ｗ膜、 ３７ａ…プラグ、 ３８…導電膜、 ３９…配線、 ４１，４５，４６，４９…Ｎ型不純物領域、 ４２…Ｎウェル、 ４３…Ｐ型不純物領域（ウェル）、 ４４…Ｐウェル、 ４７，４８…Ｐ型不純物領域、 ＰＤ…フォトダイオード、 Ｔ1 ，Ｔ2 ，Ｔ3 …ＭＯＳトランジスタ。
８，３０，３１…レジスト膜、 １６…フィールド酸化膜、 １８…シリコン酸化膜（ゲート酸化膜）、 １９…アモルファスシリコン膜、 ２１…ＷＳｉ膜、 ２２，２７…シリコン酸化膜、 ２９…サイドウォール、 ３２，３６…Ｔｉ膜、 ３３…シリサイド膜、 ３４…絶縁膜、 ３５…ＳＯＧ膜、 ３５ａ…コンタクトホール、 ３７…Ｗ膜、 ３７ａ…プラグ、 ３８…導電膜、 ３９…配線、 ４１，４５，４６，４９…Ｎ型不純物領域、 ４２…Ｎウェル、 ４３…Ｐ型不純物領域（ウェル）、 ４４…Ｐウェル、 ４７，４８…Ｐ型不純物領域、 ＰＤ…フォトダイオード、 Ｔ1 ，Ｔ2 ，Ｔ3 …ＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 21/90 Ａ Ｈ０４Ｎ 5/335 27/08 ３２１Ｆ ３２１Ａ Ｆターム(参考） 4M104 AA01 BB01 BB25 DD16 DD18 DD19 DD26 DD37 DD43 DD55 DD79 DD84 EE09 EE12 EE15 EE16 EE17 FF13 FF14 FF22 GG02 GG05 GG09 GG10 HH16 4M118 AA05 AA10 BA14 CA02 DA31 DD12 EA01 FA06 5C024 CY47 GX03 GY31 5F033 HH04 HH09 HH18 HH28 HH33 JJ01 JJ18 JJ19 KK01 KK27 MM05 MM07 MM08 MM13 NN06 PP06 PP15 QQ02 QQ08 QQ09 QQ10 QQ11 QQ16 QQ37 QQ48 QQ58 QQ59 QQ65 QQ70 QQ73 QQ76 RR04 RR08 RR09 SS25 SS27 TT02 TT08 VV00 XX09 5F048 AA00 AB10 AC01 AC03 AC10 BA01 BA12 BB06 BB07 BB08 BB12 BB14 BC03 BC06 BE03 BF06 BF07 BG12 BH07 DA25
Claims (5)
- 【請求項１】 半導体基板に不純物を導入して形成され
たフォトダイオードと、前記半導体基板に不純物を導入
して形成された複数のＭＯＳトランジスタとにより構成
されるＣＭＯＳイメージセンサにおいて、 前記フォトダイオードの不純物領域と接続した不純物領
域を有するＭＯＳトランジスタの少なくとも前記フォト
ダイオード側の前記不純物領域の表面にシリサイド膜が
なく、他のＭＯＳトランジスタの不純物領域の表面にシ
リサイド膜が設けられていることを特徴とするＣＭＯＳ
イメージセンサ。 - 【請求項２】 半導体基板に形成されたフォトダイオー
ドと、 前記半導体基板に形成され、前記フォトダイオードの不
純物領域に連続する不純物領域をドレインとする第１の
ＭＯＳトランジスタと、 前記半導体基板に形成され、前記第１のＭＯＳトランジ
スタのソースに連続する不純物領域をソースとする第２
のＭＯＳトランジスタと、 前記半導体基板に形成され、前記第２のＭＯＳトランジ
スタのドレインに連続する不純物領域をソースとする第
３のＭＯＳトランジスタとを有し、 前記第１のＭＯＳトランジスタの前記ドレインの表面に
はシリサイド膜がなく、前記第１のＭＯＳトランジスタ
のソースの表面、並びに前記第２のＭＯＳトランジスタ
及び第３のＭＯＳトランジスタのソース及びドレインの
表面にシリサイド膜が形成されていることを特徴とする
ＣＭＯＳイメージセンサ。 - 【請求項３】 前記半導体基板に、前記第３のＭＯＳト
ランジスタから出力される信号を処理するＭＯＳトラン
ジスタ回路が形成されていることを特徴とする請求項２
に記載のＣＭＯＳイメージセンサ。 - 【請求項４】 半導体基板に不純物を導入しフォトダイ
オードを形成する工程と、 前記半導体基板の上にゲート絶縁膜を介してゲート電極
を形成する工程と、 前記半導体基板にＮ型不純物を導入して前記フォトダイ
オードのカソードに連続したＮ型不純物領域を有するリ
セットトランジスタを含む複数のＮチャネルＭＯＳトラ
ンジスタを形成する工程と、 少なくとも前記フォトダイオードの上から前記リセット
トランジスタの前記フォトダイオード側の不純物領域の
上までの領域を覆う第１の絶縁膜を形成する工程と、 前記半導体基板の上側に金属膜を形成し、該金属膜中の
金属と前記シリコン基板の表面のシリコンとを反応させ
てシリサイド膜を形成する工程とを有することを特徴と
するＣＭＯＳイメージセンサの製造方法。 - 【請求項５】 前記シリサイド膜を形成する工程の後
に、 前記金属膜を除去し、前記シリサイド膜のみを残す工程
と、 前記半導体基板の上側に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜に、前記リセットトランジスタの前記
フォトダイオード側不純物領域に到達するコンタクトホ
ールと、所定の前記シリサイド膜に到達するコンタクト
ホールとを形成する工程と、 前記コンタクトホールに導電体を埋め込み前記第２の絶
縁膜上に導電膜を形成する工程と、 前記導電膜をパターニングして配線を形成する工程とを
有することを特徴とする請求項４に記載のＣＭＯＳイメ
ージセンサの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113473A JP3664939B2 (ja) | 2000-04-14 | 2000-04-14 | Ｃｍｏｓイメージセンサ及びその製造方法 |
| US09/753,616 US6838716B2 (en) | 2000-04-14 | 2001-01-04 | CMOS image sensor and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113473A JP3664939B2 (ja) | 2000-04-14 | 2000-04-14 | Ｃｍｏｓイメージセンサ及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001298176A true JP2001298176A (ja) | 2001-10-26 |
| JP2001298176A5 JP2001298176A5 (ja) | 2004-12-02 |
| JP3664939B2 JP3664939B2 (ja) | 2005-06-29 |
Family
ID=18625433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000113473A Expired - Fee Related JP3664939B2 (ja) | 2000-04-14 | 2000-04-14 | Ｃｍｏｓイメージセンサ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6838716B2 (ja) |
| JP (1) | JP3664939B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023107A (ja) * | 2002-06-20 | 2004-01-22 | Samsung Electronics Co Ltd | イメージセンサ及びその製造方法 |
| US6930299B2 (en) | 2002-08-29 | 2005-08-16 | Fujitsu Limited | Semiconductor device for reading signal from photodiode via transistors |
| KR100790234B1 (ko) * | 2001-11-06 | 2008-01-02 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 제조방법 |
| US7342269B1 (en) | 1999-08-05 | 2008-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| US7863659B2 (en) | 2005-09-14 | 2011-01-04 | Fujifilm Corporation | MOS type solid-state image pickup apparatus with wiring layers of different line-width and thickness |
| US7880787B2 (en) | 2005-09-14 | 2011-02-01 | Fujifilm Corporation | MOS image sensor |
| JP2011029604A (ja) * | 2009-06-26 | 2011-02-10 | Canon Inc | 光電変換装置の製造方法 |
| JP2013062537A (ja) * | 2004-05-06 | 2013-04-04 | Canon Inc | 光電変換装置及び撮像システム |
| JP2019021660A (ja) * | 2017-07-11 | 2019-02-07 | キヤノン株式会社 | 光電変換装置、光電変換装置を備えた機器、光電変換装置の製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562669B1 (ko) * | 2001-12-31 | 2006-03-20 | 매그나칩 반도체 유한회사 | 살리사이드 공정을 이용한 이미지센서 제조 방법 |
| JP2003264277A (ja) * | 2002-03-07 | 2003-09-19 | Fujitsu Ltd | Ｃｍｏｓイメージセンサおよびその製造方法 |
| JP2006108442A (ja) * | 2004-10-06 | 2006-04-20 | Nec Electronics Corp | 固体撮像素子およびその製造方法 |
| CN100395883C (zh) * | 2005-06-28 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 利用独立的源极形成的cmos图像传感器件和方法 |
| US8018015B2 (en) * | 2005-06-29 | 2011-09-13 | Micron Technology, Inc. | Buried conductor for imagers |
| US20080246152A1 (en) * | 2007-04-04 | 2008-10-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with bonding pad |
| US7651920B2 (en) | 2007-06-29 | 2010-01-26 | Infineon Technologies Ag | Noise reduction in semiconductor device using counter-doping |
| KR101411800B1 (ko) | 2009-12-26 | 2014-06-24 | 캐논 가부시끼가이샤 | 고체 촬상 장치 및 촬상 시스템 |
| CN103636000B (zh) | 2011-05-12 | 2017-11-17 | 德普伊辛迪斯制品公司 | 具有使公差被最优化的互连的图像传感器 |
| AU2013295565B2 (en) | 2012-07-26 | 2017-06-22 | DePuy Synthes Products, Inc. | Camera system with minimal area monolithic CMOS image sensor |
| CA2902319A1 (en) | 2013-02-28 | 2014-09-04 | Olive Medical Corporation | Videostroboscopy of vocal chords with cmos sensors |
| WO2014145248A1 (en) | 2013-03-15 | 2014-09-18 | Olive Medical Corporation | Minimize image sensor i/o and conductor counts in endoscope applications |
| CN105246394B (zh) | 2013-03-15 | 2018-01-12 | 德普伊新特斯产品公司 | 无输入时钟和数据传输时钟的图像传感器同步 |
| JP6808481B2 (ja) | 2016-12-27 | 2021-01-06 | キヤノン株式会社 | 半導体装置、システム、および、半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264721A (en) * | 1989-04-29 | 1993-11-23 | Fujitsu Limited | Insulated-gate FET on an SOI-structure |
| JP3915161B2 (ja) | 1997-03-04 | 2007-05-16 | ソニー株式会社 | ブルーミング防止構造を備えた固体撮像素子のダイナミックレンジ拡大方法とその固体撮像素子 |
| US6040592A (en) * | 1997-06-12 | 2000-03-21 | Intel Corporation | Well to substrate photodiode for use in a CMOS sensor on a salicide process |
| US6023081A (en) * | 1997-11-14 | 2000-02-08 | Motorola, Inc. | Semiconductor image sensor |
| NL1011381C2 (nl) * | 1998-02-28 | 2000-02-15 | Hyundai Electronics Ind | Fotodiode voor een CMOS beeldsensor en werkwijze voor het vervaardigen daarvan. |
| US6174810B1 (en) * | 1998-04-06 | 2001-01-16 | Motorola, Inc. | Copper interconnect structure and method of formation |
| JP2921567B1 (ja) * | 1998-04-22 | 1999-07-19 | 松下電子工業株式会社 | 固体撮像装置およびその製造方法 |
| KR100291179B1 (ko) * | 1998-06-29 | 2001-07-12 | 박종섭 | 자기정렬된실리사이드층을갖는씨모스이미지센서및그제조방법 |
-
2000
- 2000-04-14 JP JP2000113473A patent/JP3664939B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-04 US US09/753,616 patent/US6838716B2/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342269B1 (en) | 1999-08-05 | 2008-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| US7476560B2 (en) | 1999-08-05 | 2009-01-13 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| KR100790234B1 (ko) * | 2001-11-06 | 2008-01-02 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 제조방법 |
| JP2004023107A (ja) * | 2002-06-20 | 2004-01-22 | Samsung Electronics Co Ltd | イメージセンサ及びその製造方法 |
| JP4541666B2 (ja) * | 2002-06-20 | 2010-09-08 | 三星電子株式会社 | イメージセンサ及びその製造方法 |
| US6930299B2 (en) | 2002-08-29 | 2005-08-16 | Fujitsu Limited | Semiconductor device for reading signal from photodiode via transistors |
| CN100350622C (zh) * | 2002-08-29 | 2007-11-21 | 富士通株式会社 | 借助晶体管从光电二极管读取信号的半导体器件 |
| JP2013062537A (ja) * | 2004-05-06 | 2013-04-04 | Canon Inc | 光電変換装置及び撮像システム |
| US7863659B2 (en) | 2005-09-14 | 2011-01-04 | Fujifilm Corporation | MOS type solid-state image pickup apparatus with wiring layers of different line-width and thickness |
| US7880787B2 (en) | 2005-09-14 | 2011-02-01 | Fujifilm Corporation | MOS image sensor |
| JP2011029604A (ja) * | 2009-06-26 | 2011-02-10 | Canon Inc | 光電変換装置の製造方法 |
| JP2019021660A (ja) * | 2017-07-11 | 2019-02-07 | キヤノン株式会社 | 光電変換装置、光電変換装置を備えた機器、光電変換装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010030332A1 (en) | 2001-10-18 |
| JP3664939B2 (ja) | 2005-06-29 |
| US6838716B2 (en) | 2005-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3664939B2 (ja) | Ｃｍｏｓイメージセンサ及びその製造方法 | |
| EP2284896B1 (en) | Solid state imaging device having a photodiode and a MOSFET | |
| US7544530B2 (en) | CMOS image sensor and manufacturing method thereof | |
| US20050153469A1 (en) | Method for producing solid-state imaging device | |
| US7045380B2 (en) | CMOS image sensor and method of fabricating the same | |
| US6306679B1 (en) | Photodiode having transparent insulating film around gate islands above P-N junction | |
| US20060110873A1 (en) | Method for fabricating CMOS image sensor | |
| JP4449106B2 (ja) | Ｍｏｓ型固体撮像装置及びその製造方法 | |
| US7572663B2 (en) | Method for manufacturing CMOS image sensor | |
| JP2509412B2 (ja) | 半導体装置の製造方法 | |
| US6362019B1 (en) | Solid-state imaging device and manufacturing method therefor | |
| US20030197228A1 (en) | CMOS image sensor and method of fabricating the same | |
| JP4491858B2 (ja) | 半導体装置の製造方法 | |
| JP3307372B2 (ja) | 半導体装置およびその製造方法 | |
| US20060284223A1 (en) | CMOS image sensor and manufacturing method thereof | |
| JP2002314063A (ja) | Ｃｍｏｓイメージセンサ及びその製造方法 | |
| US6472699B1 (en) | Photoelectric transducer and manufacturing method of the same | |
| JPH07283400A (ja) | 半導体装置及びその製造方法 | |
| JP2008016723A (ja) | 固体撮像装置の製造方法および固体撮像装置 | |
| US7687306B2 (en) | CMOS image sensor and method for manufacturing the same | |
| US20090162984A1 (en) | Method for manufacturing semiconductor device | |
| JP3038740B2 (ja) | 半導体装置の製造方法 | |
| KR100607358B1 (ko) | 시모스 이미지 센서의 제조방법 | |
| WO2013018308A1 (ja) | 固体撮像装置の製造方法 | |
| JP2004247647A (ja) | フォトダイオードおよびイメージセンサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040819 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050329 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050330 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080408 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |