JP5111764B2 - 自己昇圧機能を有するイメージセンサ、自己昇圧方法及び前記イメージセンサ形成方法 - Google Patents

Description

本発明はイメージセンサ及びその形成方法に係り、さらに詳細にはＣＭＯＳイメージセンサ及びその形成方法に関する。

最近、デジタル革命が急速に進行されており、その中の代表的商品の一つがデジタルカメラである。デジタルカメラの画質を決める核心要素は光学レンズとイメージセンサと言える。レンズを通じて入射された光をイメージセンサが電気信号に変えて良画質を実現し出すものである。

イメージセンサはピクセルアレイ、すなわち、二次元的にマトリックス状に配列された複数個のピクセルからなり、各ピクセルは光感知手段、伝送及び信号出力（ｒｅａｄｏｕｔ）デバイスを含む。伝送及び信号出力デバイスによってイメージセンサは大きく電荷結合素子（ＣＣＤ）型イメージセンサ（以下‘ＣＣＤイメージセンサ’という）と相補性金属酸化物半導体（ＣＭＯＳ）型イメージセンサ（以下‘ＣＭＯＳイメージセンサ’という）の二つの種類で区別される。ＣＣＤイメージセンサは伝送及び信号出力のために金属酸化物半導体（ＭＯＳ）キャパシタを使用して、個々のＭＯＳキャパシタが互いに近接した位置にあって電位差によって電荷キャリアがキャパシタに貯蔵され、隣接したキャパシタに移送される。一方、ＣＭＯＳイメージセンサはピクセルの個数だけの金属酸化物半導体（ＭＯＳ）トランジスタを使用して順次出力を検出するスイッチング方式を採用する。

ＣＣＤイメージセンサはＣＭＯＳイメージセンサに比較してノイズが少なくて画質が優れている一方、ＣＭＯＳイメージセンサは生産単価が安くて消費電力が低いという長所を有する。すなわち、ＣＭＯＳイメージセンサは低電力動作、単独電圧電流、低電力消費、統合されたＣＭＯＳ回路との両立性、映像データのランダムアクセス、標準ＣＭＯＳ技術利用による費用減少などの長所がある。これによって、ＣＭＯＳイメージセンサの応用分野はデジタルカメラ、スマートフォン、個人携帯情報端末機ＰＤＡ、ノートブック、保安カメラ、バーコード探知機、高画質ＴＶ（ＨＤＴＶ）、高解像度カメラ、玩具用品などに広く拡張されている。

図１Ａはトランジスタ光感知素子及び４個のトランジスタを含む通常的なＣＭＯＳイメージセンサのピクセル構造（以下、‘４個のトランジスタピクセル構造’という）のイメージセンサに対する等価回路図であり、図１Ｂは図１Ａの構造を有するイメージセンサの動作を説明するための電圧波形図である。

図１Ａを参照すると、４個のトランジスタピクセル構造のイメージセンサは、４個のトランジスタ、すなわち伝送トランジスタ１３、リセットトランジスタ１５、駆動トランジスタ１７、及び選択トランジスタ１９と一つの受光素子１１で構成されている。

このような４個のトランジスタピクセル構造の動作は次のようである。図１Ｂを参照すると、選択トランジスタ１９の選択ゲートＳＧに信号出力区間Ｔｄの間選択電圧ΦＳＧが印加されて選択トランジスタ１９がターンオンされる。選択トランジスタ１９がターンオンされた後、リセットトランジスタ１５のリセットゲート（ＲＧ）にリセット電圧ΦＲＧが印加されてリセットトランジスタ１５がターンオンされながらフローティング拡散ノード（ＦＤ）１４がおおよそＶＤＤにリセットされてピクセルがリセットされる。これによって、駆動トランジスタ１７の駆動ゲートＤＧに駆動電圧ΦＤＧとしてＶＤＤが印加されて第１信号出力区間Ｔｄ１で出力ノードＶｏｕｔに基準値Ｖｒｅｆが出力される。

ピクセルがリセットされた以後に、外部から受光部である受光素子１１に光が入射するようになれば、これに比例して信号電荷として電子正孔対（ＥＨＰ）が生成される。伝送ゲートＴＧに伝送電圧ΦＴＧが印加されれば、受光素子１１及びフローティング拡散ノード１４の間の電位障壁が低くなって、受光素子１１に蓄積された信号電荷はフローティング拡散ノード１４に伝達される。これによって、フローティング拡散ノード１４の電位が伝送された信号電荷の量に比例して変わる。したがって、駆動ゲートＤＧに印加される駆動電圧ΦＤＧが初期ＶＤＤより低くなって、第２信号出力区間Ｔｄ２で出力ノードＶｏｕｔに信号データＶｐｉｘが出力されるようになる。基準値Ｖｒｅｆ及び信号データＶｐｉｘの差異値Ｖｓｉｇによって映像信号が出力される。

このようなＣＭＯＳイメージセンサにおいて、受光素子１１から発生された信号電荷を伝送ゲートＴＧを使用してフローティング拡散ノード１４に全部送るのが非常に重要である。発生された信号電荷がフローティング拡散ノード１４に全部伝送されず、受光素子１１に残留すれば、残留する信号電荷は次のフレームに残像として残るようになるいわゆるイメージラギング（ｉｍａｇｅｌａｇｇｉｎｇ）を誘発して、結局イメージセンサの画質を低下させる。

ＣＭＯＳイメージセンサで、イメージラギングを防止するために伝送ゲートに加えられるバイアス電圧を高める方案や、受光素子の静電位を低める方案が考慮されることができる。伝送ゲートに加えられるバイアス電圧が高くなるほど、受光素子とフローティング拡散ノードとの間の電位障壁がその位低くなる。これと同様に、受光素子の電位を低めるほど、受光素子とフローティング拡散ノードとの間の電位障壁が低くなる。

しかし、前者の方案は伝送ゲートの電圧を強制的に高めるのが必須であり、このためには伝送ゲートに高い電圧を提供する高電圧発生回路が必要である。一方、後者の方案は受光素子の電荷蓄積容量が減少して、オーバーフローなどの問題が発生する。

したがって、本発明は上述の状況を考慮して提案されたものであり、本発明の目的は、高画質のイメージセンサ及びその形成方法を提供することにある。

前記本発明の目的を達成するために、本発明の実施形態はＣＭＯＳイメージセンサを提供する。前記ＣＭＯＳイメージセンサは受光素子と前記受光素子から発生された信号電荷を電圧に変換して出力する信号変換部を含む。前記信号変換部は伝送ゲート、リセットゲート、駆動ゲート、及び選択ゲートを含む。前記伝送ゲートは前記受光素子から発生された信号電荷を電荷貯蔵領域であるフローティング拡散領域に送ることを制御する。このために前記伝送ゲートには制御信号として伝送電圧が印加される。前記リセットゲートは前記フローティング拡散領域の信号電荷を初期化することを制御して、このために制御信号として前記リセットゲートにはリセット電圧が印加される。前記駆動ゲートは前記フローティング拡散領域に連結されて前記フローティングゲートに伝達された信号電荷に相応する電位をセンシングする。前記選択ゲートは前記駆動ゲートがセンシングした電位を出力することを制御して、このために制御信号として前記選択ゲートに選択電圧が印加される。前記受光素子、前記伝送ゲート、前記リセットゲート、前記駆動ゲート及び前記選択ゲートが前記イメージセンサの単位ピクセルを構成する。

本発明の実施形態で、前記伝送ゲート及び前記駆動ゲートのうちの少なくともいずれか一つの上部には誘電膜を介在してブースティングゲートパターンが位置する。これにより、前記伝送ゲート、前記誘電膜及び前記ブースティングゲートがキャパシタとして作用する。同様に、前記駆動ゲート、前記誘電膜及び前記ブースティングゲートがキャパシタとして作用する。したがって、前記ブースティングゲートパターンに加えられるバイアス電圧（ブースティング電圧）が前記伝送ゲートおよび／または前記駆動ゲートにカップリングされる。結果的に前記伝送ゲートには前記伝送ゲートに直接的に印加される伝送電圧に前記ブースティングゲートパターンに印加されるブースティング電圧によってカップリングされる電圧（ブースティングゲートカップリング電圧）が加わる。一方、前記ブースティング電圧によって前記駆動ゲートにカップリングされる駆動ゲートカップリング電圧によって前記フローティング拡散領域の電位が変わり、これによってイメージセンサの動的範囲が増加する。

前記伝送ゲートに前記伝送電圧を印加した後、前記伝送ゲートをフローティングさせて、次に、前記ブースティングゲートパターンに前記ブースティング電圧を印加すれば、結果的に前記伝送ゲートには前記伝送電圧及び前記ブースティングゲートカップリング電圧が印加される。前記伝送ゲートには前記伝送電圧だけでなく、前記伝送カップリング電圧が印加されるので、前記伝送ゲート電圧及び前記ブースティングゲートパターンに印加される前記ブースティング電圧は高電圧である必要がない。したがって、別途の高電圧発生回路が必要ではない。

望ましくは、前記ブースティングゲートパターンは前記選択ゲートに電気的に連結される。すなわち、前記選択ゲートに印加される前記選択電圧が同時に前記ブースティングゲートパターンに前記ブースティング電圧として印加される。したがって、この場合、別途のブースティング電圧のための電圧供給源が必要ではなくて、前記選択電圧に印加される前記選択電圧を使用することによって、前記ブースティングゲートパターンに前記ブースティング電圧を容易に印加することができる。

前記受光素子はここで特別に限定されるのではなく、例えば、フォトダイオード、フォトトランジスタ、ピンフォトダイオード、フォトゲート、ＭＯＳＦＥＴなどでありうる。

上述の本発明の目的を達成するために本発明の実施形態はＣＭＯＳイメージセンサ形成方法を提供する。前記ＣＭＯＳイメージセンサ形成方法は、素子分離工程を進行して半導体基板に活性領域を画定して、第１導電膜、誘電膜、及び第２導電膜を順に形成して、第１フォトリソグラフィ及びエッチング工程を進行して前記第２導電膜をパターニングしてブースティングゲートパターンを形成して、第２フォトリソグラフィ及びエッチング工程を進行して前記誘電膜及び第１導電膜をパターニングして、伝送ゲート、リセットゲート、駆動ゲート及び選択ゲートを形成して、受光素子を形成して、前記伝送ゲートの上部および／または前記駆動ゲートの上部のブースティングゲートパターンを前記リセットゲートに電気的に連結させる局所配線を形成することを含む。

前記イメージセンサ形成方法は周辺回路領域にアナログキャパシタを形成することをさらに含むことができる。この場合、前記第１フォトリソグラフィ及びエッチング工程で前記第１導電膜をパターニングして前記ブースティングゲートパターンを形成する際、前記周辺回路領域で前記第１導電膜がパターニングされて前記アナログキャパシタの上部電極が同時に形成される。そして、前記第２フォトリソグラフィ及びエッチング工程で前記誘電膜及び第２導電膜をパターニングして前記伝送ゲート、リセットゲート、駆動ゲート、選択ゲートを形成する際、前記周辺回路領域で前記誘電膜及び第２導電膜がパターニングされて前記アナログキャパシタの誘電膜及び下部電極が同時に形成される。

前記イメージセンサ形成方法において、前記受光素子に隣接した前記伝送ゲートの上部には前記ブースティングゲートパターンが位置していて、前記受光素子を形成するためのイオン注入工程で誤整列が発生しても前記伝送ゲートの下部の基板には不純物イオンが注入されないであろう。

本発明によると、伝送ゲートおよび／または駆動ゲートの上部に誘電膜を介在してブースティングゲートパターンが位置して、このブースティングゲートパターンが選択ゲートに電気的に連結される。したがって、伝送ゲートをフローティングさせた後、選択ゲートに選択電圧を印加すれば、フローティングされた伝送ゲートに所定の電圧がカップリングされて受光素子で形成された信号電荷の伝送効率を高めることができる。

またフローティング拡散領域の電位が変更されてイメージ素子の動的範囲特性が向上する。

以上の本発明の目的、他の目的、特徴及び利点は、添付の図と係わる以下の望ましい実施形態を通じて容易に理解される。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。

本明細書の多様な実施形態において、第１、第２、第３などの用語が多様な領域、膜などを記述するために使用されたが、これら領域、膜がこのような用語によって限定されてはならない。またこれら用語は単にある所定領域または膜を他の領域または膜と区別させるために使用されただけである。したがって、ある一実施形態での第１膜として言及された膜が他の実施形態では第２膜として言及されることもできる。

本明細書で、ある膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることもできるものを意味する。また図において、膜及び領域の厚さは明確性のために誇張されたものである。

本発明はイメージセンサに関する。以下では単に例示的な側面としてＣＭＯＳイメージセンサに対して記述されるが、本発明の思想を逸脱しない範囲内でＣＣＤイメージセンサにも本発明が適用されることができる。なお、例示的な側面で４個のトランジスタピクセル構造のＣＭＯＳイメージセンサに対して説明する。

＜第１実施形態＞
図２Ａは本発明の望ましい一実施形態による４個のトランジスタピクセル構造のイメージセンサに対する平面図であり、図２Ｂは図２ＡのＩ−Ｉ線に沿って切断した際の断面図であり、図２Ｃは図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。

図２Ａ乃至図２Ｃを参照すると、本発明の一実施形態によるＣＭＯＳイメージセンサは受光素子１１５、受光素子１１５で生成された信号電荷をフローティング拡散領域（ＦＤ）１１７に送るための伝送ゲート（ＴＧ）１０５ａ、フローティング拡散領域１１７に貯蔵された電荷をリセット拡散領域（ＲＤ）１１９に排出するためのリセットゲート、前記フローティング拡散領域１１７に貯蔵された電荷を増幅して電圧に変更して出力する駆動ゲート（ＤＧ）１０５ｃ及び選択ゲート（ＳＧ）１０５ｄからなるピクセルを含む。前記伝送ゲート１０５ａの上部には誘電膜１０７ａを介在してブースティングゲートパターン１０９ａが位置する。このような構造のピクセルが二次元的に配列されてイメージセンサのピクセルアレイを構成する。

前記ブースティングゲートパターン１０９ａは第１局所金属配線１３１ａによって前記選択ゲート１０５ｄに電気的に連結され、前記フローティング拡散領域１１７は第２局所金属配線１３１ｂによって前記駆動ゲート１０５ｃに電気的に連結される。図２Ａに示した前記ブースティングゲートパターン１０９ａ及び前記選択ゲート１０５ｄの間の局所連結（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、そして前記フローティング拡散領域１１７及び前記駆動ゲート１０５ｃの間の局所連結は単に例示的なものに過ぎず、多様な方式からなることができる。

前記受光素子１１５は活性領域１０２Ａに形成され、前記ゲート１０５ａ〜１０５ｄは活性領域１０２Ｂ上に形成される。活性領域１０２Ａ及び活性領域１０２Ｂは互いに連結され、これら活性領域１０２Ａ、１０２Ｂは素子分離膜１０３によって隣接した活性領域と電気的に分離されている。

前記受光素子１１５は、例えばＮ領域１１１及びＰ領域１１３からなるフォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）でありうる。前記受光素子１１５に隣接して前記伝送ゲート１０５ａが位置する。前記受光素子１１５はフォトダイオードに限定されず、フォトトランジスタ（ｐｈｏｔｏｔｒａｎｓｉｓｔｏｒ）、ピンフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ）、フォトゲート（ｐｈｏｔｏｇａｔｅ）、ＭＯＳＦＥＴなどでありうる。

前記伝送ゲート１０５ａ及び前記リセットゲート１０５ｂの間に前記フローティング拡散領域１１７が位置して、前記リセットゲート１０５ｂ及び前記駆動ゲート１０５ｃの間に前記リセット拡散領域１１９が位置する。前記リセット拡散領域１１９には定電圧ＶＤＤが印加される。前記駆動ゲート１０５ｃ及び前記選択ゲート１０５ｄの間に不純物拡散領域１２１が位置して、前記選択ゲート１０５ｄ及び前記素子分離膜１０３の間に不純物拡散領域１２３が位置する。

一方、前記選択ゲート１０５ｄ及び前記駆動ゲート１０５ｃの位置が変わることもできる。すなわち、前記リセットゲート１０５ｂ及び前記選択ゲート１０５ｄの間に前記リセット拡散領域１１９が位置することができる。

一般的なピクセル構造と異なり、上述の本発明の一実施形態によるピクセル構造によると、前記伝送ゲート１０５ａの上部に前記誘電膜１０７ａを介在して前記ブースティングゲートパターン１０９ａが位置する。またこのブースティングゲートパターン１０９ａが前記選択ゲート１０５ｄに電気的に連結される。したがって、前記伝送ゲート１０５ａに所定のバイアス電圧（伝送電圧）ΦＴＧを印加した後、前記伝送ゲート１０５ａをフローティングさせて、次に前記選択ゲート１０５ｄに所定のバイアス電圧（選択電圧）ΦＳＧを印加すれば、前記ブースティングゲートパターン１０９ａにも前記選択電圧ΦＳＧがブースティング電圧ΦＢＧで印加されるので、前記ブースティング電圧ΦＢＧによって前記フローティングされた伝送ゲートに所定のブースティングゲートカップリング電圧ΦＣＢＧが追加的にカップリングされる。結局前記伝送ゲート１０５ａには伝送電圧ΦＴＧ及びブースティングゲートカップリング電圧ΦＣＢＧが印加される。これにより、別途の高電圧を伝送ゲートに印加しなくても、前記受光素子１１５及び前記フローティング拡散領域１１７の間の電位障壁を十分に低めることができるので、信号電荷伝送効率を向上させることができる。

図３は前記ブースティングゲートパターン１０９ａに印加されるブースティング電圧ΦＢＧによって前記伝送ゲート１０５ａにカップリングされる前記ブースティングゲートカップリング電圧ΦＣＢＧを説明するための図である。前記受光素子１１５及び前記フローティング拡散領域１１７の間に画定される伝送チャンネル１１６及び前記伝送ゲート１０５ａによるキャパシタのキャパシタンスをＣ１とし、前記伝送ゲート１０５ａ及び前記ブースティングゲートパターン１０９ａによるキャパシタのキャパシタンスをＣ２とする。この際、前記伝送ゲート１０５ａに印加される最終的な電圧ΦＦＴＧは下の数式１として与えられる。

ΦＦＴＧ={Ｃ１／Ｃ１＋Ｃ２}×ΦＢＧ＋ΦＴＧ （数式１）

すなわち、図１Ａに示した一般的なピクセルに比較して上の数式１の右辺の一番目の項に該当する電圧[{Ｃ１／Ｃ１+Ｃ２}×ΦＢＧ]が伝送ゲートに加えられる。またブースティングゲートパターン１０９ａに印加されるブースティング電圧ΦＢＧがピクセル内の選択ゲート１０９ａに印加される電圧が使用されて、簡単であり、かつ容易にブースティング電圧ΦＢＧを印加することができる。カップリングの割合を高めるために誘電膜１０７ａは高い誘電定数を有する物質で形成することが望ましい。

図４Ａ乃至図４Ｄを参照して、受光素子１１５からフローティング拡散領域１１７への信号電荷の伝送に対して説明する。図４Ａ乃至図４Ｄは信号電荷の伝送と関連する概略的なピクセルの静電位（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｐｏｔｅｎｔｉａｌ）ダイヤグラムである。

図４Ａはピクセルに対するリセットが行われた以後の受光素子ＰＤ及びフローティング拡散領域ＦＤに対する電位を示す。受光素子ＰＤ及びフローティング拡散領域ＦＤの間には上部に誘電膜１０７ａを介在してブースティングゲートパターン１０９ａを有する伝送ゲート１０５ａが位置する。フローティング拡散領域ＦＤ及びリセット拡散領域（図示しない）の間にはリセットゲートＲＧが位置する。

受光素子ＰＤの静電位ＶＰＤ及びフローティング拡散領域ＦＤの静電位ＶＦＤは不純物濃度によって決められる。例えば、伝送ゲート１０５ａ下の静電位は０Ｖであり、リセットゲートＲＧ下の静電位は０Ｖである。また、伝送ゲートＴＧに隣接しない受光素子ＰＤの他側には素子分離膜１０３が位置して、素子分離膜の下の静電位は０Ｖである。しかし、受光素子の静電位、伝送ゲート１０５ａ下の静電位、リセットゲートＲＧ下の静電位、素子分離膜ＦＯＸ下の静電位はここで限定されず、適切に設定されることができる。

リセットゲートＲＧにリセット電圧ΦＲＧが印加されてピクセルに対するリセットが行われれば、フローティング拡散領域ＦＤに残留する信号電荷が全部除去される。したがって、ピクセルがリセットされた後、受光素子ＰＤに光が入射されれば、信号電荷４１が受光素子、素子分離膜及び伝送ゲートの下の静電位差による電位ウェル４１１に閉じこめられる。

図４Ｂを参照すると、伝送ゲートＴＧに伝送電圧ΦＴＧが印加されれば、伝送ゲートＴＧ下の静電位が減少して受光素子及びフローティング拡散領域の間の電位障壁が低くなって信号電荷４３がフローティング拡散領域ＦＤに伝送される。ところで、ここで伝送ゲートＴＧに印加された伝送電圧ΦＴＧがその下の静電位を十分に低めることができない場合（すなわち、伝送ゲートの下の静電位が前記電位ウェル４１１の底まで低められない場合）、前記電位ウェル４１１の底に信号電荷４５が残留することになる。

したがって、本発明によると、前記電位ウェル４１１の底に残留する信号電荷４５を完全にフローティング拡散領域ＦＤに送るため、伝送ゲートＴＧに印加された伝送電圧ΦＴＧを除去した後（伝送ゲートをフローティングさせた後）、伝送ゲートＴＧの上部のブースティングゲートパターンＢＧにブースティング電圧ΦＢＧを印加する。これによって、伝送ゲートＴＧにはブースティングゲートカップリング電圧ΦＣＢＧが追加的に印加され、したがって、図４Ｃのように、伝送ゲートの下の静電位が前記電位ウェル４１１の底の以下に低くなって、前記電位ウェル４１１の底に残留した信号電荷がフローティング拡散領域ＦＤに伝送される。

図４Ｄを参照すると、ブースティングゲートパターン１０９ａに印加されたブースティング電圧が除去されれば、フローティング拡散領域ＦＤに伝送された信号電荷４５がフローティング拡散領域ＦＤ、伝送ゲートＴＧの下の基板及びリセットゲートＲＧの下の基板の静電位差による電位ウェル４１３に貯蔵され、これによってフローティング拡散領域ＦＤの電位が変化する。

続いて、フローティング拡散領域ＦＤに伝送された信号電荷によって変化した電位に対応する電圧が駆動ゲートＤＧに駆動電圧ΦＤＧとして印加される。

＜第２実施形態＞
図５Ａは本発明の望ましい一実施形態による４個のトランジスタピクセル構造のイメージセンサに対する平面図であり、図５Ｂは図５ＡのＩＩＩ−ＩＩＩ線に沿って切断した際の断面図であり、図５Ｃは図５ＡのＩＶ−ＩＶ線に沿って切断した際の断面図である。

図５Ａ乃至図５Ｃを参照すると、本実施形態のイメージセンサで駆動ゲート５０５ｃが誘電膜５０７ｃを介在して、その上部にブースティングゲートパターン５０９ｃを有し、前記ブースティングゲートパターン５０９ｃが選択ゲート５０５ｄに連結されることを除いては上述の第１実施形態のイメージセンサと実質的に同一である。

同様に、図５Ａに示した前記ブースティングゲートパターン５０９ｃ及び選択ゲート５０５ｄの間の局所連結、そしてフローティング拡散領域５１７及び駆動ゲート５０５ｃの間の局所連結は単に例示的なものに過ぎず、多様な方式からなることができる。

本実施形態によると、前記ブースティングゲートパターン５０９ａに印加されるブースティング電圧ΦＢＧによって前記駆動ゲート５０５ｃにブースティングゲートカップリング電圧ΦＣＢＧが発生されて、結果的にフローティング拡散領域５１７の静電位が変わる。例えば、図４Ａ乃至図４Ｄで電位ウェル４１３の深さが増加することができる。したがって、イメージセンサの動的範囲（ｄｙｎａｍｉｃ ｒａｎｇｅ）を増加させることができる。

（イメージセンサの動作）
図６Ａは図２Ａ乃至図２Ｃのイメージセンサに対する概略的な図であり、図６Ｂは図６Ａのイメージセンサの動作を説明するための信号波形図である。

まず、図６Ａを参照すると、本発明の第１実施形態によるイメージセンサのピクセルは受光素子６１、積層ゲート構造の伝送トランジスタ６３、リセットトランジスタ６５、駆動トランジスタ６７及び選択トランジスタ６９を含む。伝送トランジスタ６３は順に積層された伝送ゲートＴＧ、誘電膜及びブースティングゲートパターンＢＧで構成された積層ゲートを含み、ブースティングゲートパターンＢＧは選択トランジスタ６９の選択ゲートＳＧに電気的に連結される。伝送トランジスタ６３は受光素子６１で生成された電荷をフローティング拡散領域６４に送る。

図６Ｂを参照すると、選択トランジスタ６９の選択ゲートＳＧに信号出力区間Ｔｄ（ｔ０〜ｔ６）のうちの第１信号出力区間Ｔｄ１（ｔ０〜ｔ３）の間第１選択電圧ΦＳＧ１が印加されて（活性化されて）、選択トランジスタ６９がターンオンされる。選択トランジスタ６９がターンオンされた後、ｔ１〜ｔ２区間でリセットトランジスタ６５のリセットゲートＲＧにリセット電圧ΦＲＧが印加されて（活性化されて）、リセットトランジスタ６５がターンオンされながらフローティング拡散ノード６４の電位が基準電位ＶＦＤになり、ピクセルがリセットされる。これによって、ｔ２時点で駆動トランジスタ６７の駆動ゲートＤＧに駆動電圧ΦＤＧとしてフローティング拡散ノード６４の基準電位ＶＦＤに対応する電圧が印加され、時点ｔ２近所で出力ノードＶｏｕｔに参照値Ｖｒｅｆが出力される。

受光部である受光素子６１に外部から光が入射するようになれば、これに比例して電子正孔対（ＥＨＰ）が生成されて蓄積される。ピクセルをリセットした後、時点ｔ３で伝送ゲートＴＧに伝送電圧ΦＴＧが印加されれば（活性化されれば）受光素子６１及びフローティング拡散ノード６４の間の電位障壁が低くなって、これらの間に電荷伝送チャンネルが形成される。これによって、受光素子６１に蓄積された信号電荷フローティング拡散ノード６４に伝達されてフローティング拡散ノード６４の電位が伝送された信号電荷の量に比例して変わる。したがって、駆動ゲートＤＧに印加される駆動電圧ΦＤＧが初期基準電位ＶＦＤより低くなって、ｔ３時点から出力ノードＶｏｕｔに信号データＶｐｉｘが出力される。

第２信号出力区間Ｔｄ２（ｔ３〜ｔ６）のうちのｔ４時点で第１選択電圧ΦＳＧ１を除去して（非活性化させて）、伝送電圧ΦＴＧを除去して（非活性化して）伝送ゲートＴＧをフローティングさせる。

続いて、ｔ５時点で再び選択ゲートＳＧに第２選択電圧ΦＳＧ２を印加する。これによって、ブースティングゲートパターンＢＧにも前記第２選択電圧ΦＳＧ２がブースティング電圧Φとして印加されて、結局フローティングされた伝送ゲートＴＧにブースティングゲートカップリング電圧ΦＣＢＧがｔ５時点の近所で追加される。これによって、受光素子６１に残留する信号電荷がフローティング拡散領域６４に伝送される。ｔ６時点で選択ゲートから第２選択電圧ΦＳＧ２が除去される（非活性化される）。

ｔ２時点の以後の第１信号出力区間Ｔｄ１で参照値Ｖｒｅｆがサンプリングされ、ｔ５時点の以後の第２信号出力区間Ｔｄ２で信号データＶｐｉｘがサンプリングされて、これらサンプリングされた参照値Ｖｒｅｆ及び信号データＶｐｉｘの差値Ｖｓｉｇによって映像信号が出力される。

図６Ｂの信号波形図は単に本発明の動作を説明するための例示的なものに過ぎず、信号または電圧の大きさ及び持続時間などは適切に変更されることができる。例えば、図６Ａ及び図６Ｂを参照して説明したイメージセンサの動作で、時点ｔ４でまたは時点ｔ４及び時点ｔ５の間に伝送ゲートＴＧに伝送電圧が印加され（伝送電圧が活性化され）、時点ｔ５で伝送電圧が除去（伝送電圧が非活性化）されることができる。また第２伝送電圧ΦＳＧ２が時点ｔ３及び時点ｔ４の間に印加されることができる。

図７Ａは図５Ａ乃至図５Ｃのイメージセンサに対する概略的な図であり、図７Ｂは図７Ａのイメージセンサの動作を説明するための信号波形図である。

図７Ａ及び図７Ｂを参照すると、第１選択電圧ΦＳＧ１が選択ゲート７９に印加される第１信号出力区間Ｔｄ１（ｔ０〜ｔ３）のうちにリセットトランジスタＲＧがターンオンされて出力ノードＶｏｕｔでは参照値Ｖｒｅｆが示す。第２信号出力区間Ｔｄ２（ｔ３〜ｔ６）の開始（ｔ３時点）で伝送ゲートＴＧに伝送電圧ΦＴＧが印加されて受光素子７１に貯蔵された信号電荷がフローティング拡散ノード７４に伝送されながら出力ノードＶｏｕｔには信号データＶｐｉｘが示され始める。第２信号出力区間Ｔｄ２のｔ５〜ｔ６の間第２選択電圧ΦＳＧ２が再び選択ゲートに印加され、これによって、駆動ゲートＤＧ上のブースティングゲートパターンＢＧにもブースティング電圧ΦＢＧとして第２選択電圧ΦＳＧ２が印加される。結局、駆動ゲートＤＧにブースティング電圧ΦＢＧによるブースティングゲートカップリング電圧ΦＣＢＧが追加されて、フローティング拡散ノード７４の電位が初期値から△F＋△ΦＣＢＧだけ変わる。したがって、イメージセンサの動的範囲を増加させることができる。

上述の第１実施形態で駆動ゲート１０５ｃの上部にも誘電膜を介在してブースティングゲートパターンが位置して、このブースティングゲートパターンが選択ゲート１０５ｄに電気的に連結されることができる。同様に、上述の第２実施形態で伝送ゲート５０５ａの上部にも誘電膜を介在してブースティングゲートパターンが位置して、このブースティングゲートパターンが選択ゲート５０５ｄに電気的に連結されることができる。

また上述の第１実施形態及び第２実施形態でリセットゲート上部にも誘電膜を介在してブースティングゲートパターンが連結されることができる。この場合、リセットゲート上部のブースティングゲートパターンはダミーゲートとして作用して、ここにはバイアス電圧が印加されない。

（第３実施形態）
図８Ａ乃至図１３Ａ及び図８Ｂ乃至図１３Ｂを参照して図２Ａ乃至図２Ｃのイメージセンサを形成する方法について説明する。

図８Ａ乃至図１３Ａは図２ＡのＩ−Ｉ線に沿って切断した際の断面図であり、図８Ｂ乃至図１３Ｂは図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。図面で示した領域はピクセルが形成されるピクセルアレイ領域として、アナログキャパシタなどが形成される周辺回路領域は図示されなかった。また、本実施形態では、Ｐ型の半導体基板を使用して、各ピクセルが４個のトランジスタ及び受光素子としてフォトダイオードを含むＣＭＯＳイメージ素子に対して例示的な観点で説明する。したがって、本発明の思想を逸脱しない範囲内で多様なピクセル構造のＣＭＯＳイメージ素子だけではなく、ＣＣＤイメージ素子にも本発明が適用されることができることは当業者において自明である。

まず、図８Ａ及び図８Ｂを参照すると、本発明によるイメージセンサ形成方法はまず半導体基板１０１を準備する。半導体基板１０１は例えば、単結晶バルクシリコンで用意したチョクラルスキー（Ｃｚｏｃｈｒａｌｓｋｉ）またはフロートゾーン（Ｆｌｏａｔ Ｚｏｎｅ）から切断されたウェーハ、そして特性向上及び所望する構造を提供するために選択されたエピタキシャル層、埋没酸化膜またはドーピング領域のうちの少なくとも一つ以上を含む基板から選択されることができる。半導体基板１０１は例えばホウ素（Ｂ）のようなＰ型不純物でドーピングされたＰ型半導体基板である。

素子分離工程を進行して活性領域１０２、１０２Ａ、１０２Ｂを画定する素子分離膜１０３を形成する。活性領域１０２Ａは受光素子が形成される領域であり、活性領域１０２Ｂは受光素子から発生された信号電荷を送って電圧に変換して出力する各種のトランジスタが形成される領域である。素子分離膜１０３は例えば周知のシャロートレンチ分離技術（ＳＴＩ）を使用して形成されることができる。

続いて、図８Ａ及び図８Ｂを参照すると、ゲート絶縁膜１０４、第１導電膜１０５、誘電膜１０７及び第２導電膜１０９を順に形成する。ゲート絶縁膜１０４は例えば熱酸化工程を進行して形成することができる。第１導電膜１０５は例えば、ドーピングされたポリシリコンで形成されることができる。第１導電膜１０５はピクセル領域ではピクセルを構成する各種のゲートのためのものである。また第１導電膜１０５は周辺回路領域ではキャパシタの下部電極のために使用される。誘電膜１０７はカップリングの割合を高めるために高誘電物質で形成されることが望ましい。例えば、誘電膜１０７は酸化膜−窒化膜−酸化膜（ＯＮＯ）を順に蒸着することによって形成されることができる。第２導電膜１０９はドーピングされたポリシリコンで形成されることができる。第２導電膜１０９はピクセル領域でブースティングゲートパターンのためのものである。また第２導電膜１０９は周辺回路領域ではキャパシタの上部電極のために使用される。

次に、図９Ａ及び図９Ｂを参照すると、フォトリソグラフィ及びエッチング工程を進行して第２導電膜からブースティングゲートパターン１０９ａを形成する。この際、周辺回路領域ではキャパシタの上部電極が形成されるであろう。具体的にフォトリソグラフィ工程を進行して第２導電膜１０９上にフォトレジストパターン１１０ａを形成する。フォトレジストパターン１１０ａをエッチングマスクとして使用して露出された第２導電膜エッチングしてブースティングゲートパターン１０９ａを形成する。この際、周辺回路領域ではキャパシタの上部電極が形成される。

図１０Ａ及び図１０Ｂを参照すると、フォトリソグラフィ及びエッチング工程を進行して第１導電膜から伝送ゲート１０５ａ、リセットゲート１０５ｂ、駆動ゲート１０５ｃ、及び選択ゲート１０５ｄを形成する。伝送ゲート１０５ａはブースティングゲートパターン１０９ａの下に整列される。一方、周辺回路領域ではキャパシタ誘電膜及び下部電極が形成される。具体的に、フォトリソグラフィ工程を進行してフォトレジストパターン１１０ｂ１、１１０ｂ２、１１０ｂ３、１１０ｂ４を誘電膜１０７上に形成する。ここでフォトレジストパターン１１０ｂ１はブースティングゲートパターン１０９ａを覆って伝送ゲートを画定する。フォトレジストパターン１１０ｂ２、１１０ｂ３、１１０ｂ４は各々リセットゲート、駆動ゲート及び選択ゲートを画定する。フォトレジストパターン１１０ｂ１〜１１０ｂ４をエッチングマスクとして使用して露出された誘電膜と第１導電膜をエッチングする。

図１１Ａ及び図１１Ｂを参照すると、フォトダイオードのＮ領域のためのイオン注入マスクパターン（図示しない）を形成した後、Ｎ型不純物イオンを注入して活性領域１０２ＡにフォトダイオードのＮ領域１１１を形成する。この際、Ｎ領域のためのイオン注入マスクパターンは活性領域１０２Ａを露出させる。Ｎ領域１１１は伝送ゲート１０５ａの一側に形成される。

続いて、フォトダイオードのＰ領域のためのイオン注入マスクパターン（図示しない）を形成した後、Ｐ型不純物イオンを注入して活性領域１０２ＡのＮ領域１１１にＰ領域１１３を形成する。ここで、Ｐ領域のためのイオン注入マスクパターンは活性領域１０２Ａを露出させる。Ｐ領域１１３及びＮ領域１１１がフォトダイオード１１５を形成する。

フォトダイオードのＮ領域１１１に形成された信号電荷がＰ型基板１０３に漏洩されることを防止するためのバリア層としてＮ型エピタキシャルシリコン層を形成した後、深いＰ型ウェルをＰ型基板とＮ型エピタキシャルシリコン層の間に形成することができる。Ｎ型エピタキシャルシリコン層形成工程及びＰ型ウェル工程は素子分離工程を進行した後、ゲート酸化膜を形成する前に進行される。

Ｎ型の不純物イオン注入工程を進行して隣接したゲートの間の半導体基板にＮ型不純物拡散領域を形成する。伝送ゲート１０５ａ及びリセットゲート１０５ｂの間の不純物拡散領域はフローティング拡散領域１１７であり、リセットゲート１０５ｂ及び駆動ゲート１０５ｃの間の不純物拡散領域はリセット拡散領域１１９であり、駆動ゲート１０５ｃ及び選択ゲートの間の不純物拡散領域及び選択ゲート１０５ｄと素子分離膜１０３との間の不純物拡散領域はソース／ドレイン領域１２１、１２３である。

図１２Ａ及び図１２Ｂを参照すると、選択的な工程（ｏｐｔｉｏｎａｌｐｒｏｃｅｓｓ）としてゲート側壁に絶縁性スペーサを形成した後、層間絶縁膜１２５を形成する。層間絶縁膜１２５は周知の薄膜蒸着工程を使用して形成され、例えば酸化膜系列の絶縁膜で形成される。

層間絶縁膜１２５をパターニングして伝送ゲート１０５ａの上部のブースティングゲートパターン１０９ａを露出させるコンタクトホール１２７ａ、フローティング拡散領域１１７を露出させるコンタクトホール１２７ｂ、駆動ゲート１０５ｃを露出させるコンタクトホール１２７ｃ、及び選択ゲート１０５ｄを露出させるコンタクトホール１２７ｄを形成する。図示しないが、伝送ゲート、リセットゲートを露出させるコンタクトホールも同時に形成されることができる。

図１３Ａ及び図１３Ｂを参照すると、コンタクトホール１２７ａ〜１２７ｄを満たすように層間絶縁膜１２５上に導電性物質１３１を形成する。次に、導電性物質１３１に対するフォトリソグラフィ及びエッチング工程を進行してコンタクトホール１２７ａ、１２７ｄ内のコンタクトプラグ１２９ａ、１２９ｄを通じてブースティングゲートパターン１０９ａ及び選択ゲート１０５ｄを電気的に連結させる局所金属配線１３１ａと、コンタクトホール１２７ｂ、１２７ｃ内のコンタクトプラグ１２９ｂ、１２９ｃを通じてフローティング拡散領域１１７及び駆動ゲート１０５ｃを電気的に連結させる局所金属配線１３１ｂを形成する。この際、伝送ゲート及びリセットゲートを露出させるコンタクトホールを満たすコンタクトプラグなども形成されるであろう。

後続工程で通常のＣＭＯＳイメージセンサ工程を進行する。例えば、局所金属配線及びコンタクトプラグに制御電圧を印加する金属配線を形成する工程などを進行する。

（第４実施形態）
図５Ａ乃至図５Ｃのイメージセンサの形成方法は第３実施形態とほぼ同一である。ただ、ブースティングゲートパターンが駆動ゲートの上部に形成されるだけである。この場合、駆動ゲート上部のブースティングゲートパターンは選択ゲートに電気的に連結される。

今まで本発明に対してその望ましい実施形態野を中心によく見た。本発明が属する技術分野で通常の知識を持つ者は本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態で実現されることができることを理解することができるであろう。

したがって、本開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それらと同等な範囲内にあるすべての差異は本発明に含まれたこととして解釈されなければならないであろう。

通常のトランジスタ受光素子及び４個のトランジスタを含むＣＭＯＳイメージセンサのピクセル構造を概略的に示す。 図１Ａのイメージセンサの動作を説明するための波形図である。 本発明の望ましい一実施形態による４個のトランジスタピクセル構造のイメージセンサに対する平面図である。 図２ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。 図２Ａ乃至図２Ｃのブースティングゲートパターン１０９ａに印加されるブースティング電圧ΦＢＧによって伝送ゲート１０５ａにカップリングされるブースティングゲートカップリング電圧ΦＣＢＧを説明するための図である。 本発明の一実施形態によるイメージセンサにおいて、受光素子からフローティング拡散領域への信号電荷伝送を説明する静電位ダイヤグラムである。 本発明の一実施形態によるイメージセンサにおいて、受光素子からフローティング拡散領域への信号電荷伝送を説明する静電位ダイヤグラムである。 本発明の一実施形態によるイメージセンサにおいて、受光素子からフローティング拡散領域への信号電荷伝送を説明する静電位ダイヤグラムである。 本発明の一実施形態によるイメージセンサにおいて、受光素子からフローティング拡散領域への信号電荷伝送を説明する静電位ダイヤグラムである。 本発明の望ましい一実施形態による４個のトランジスタピクセル構造のイメージセンサに対する平面図である。 図５ＡのＩＩＩ−ＩＩＩ線に沿って切断した際の断面図である。 図５ＡのＩＶ−ＩＶ線に沿って切断した際の断面図である。 図２Ａ乃至図２Ｃのイメージセンサに対する概略的な図である。 図６Ａのイメージセンサの動作を説明するための信号波形図である。 図５Ａ乃至図５Ｃのイメージセンサに対する概略的な図である。 図７Ａのイメージセンサの動作を説明するための信号波形図である。 図２Ａ乃至図２Ｃのイメージセンサを形成する方法を説明する断面図として、図２ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。 図２Ａ乃至図２Ｃのイメージセンサを形成する方法を説明する断面図として、図２ＡのＩ−Ｉ線に沿って切断した時の断面図である。 図２ＡのＩＩ−ＩＩ線に沿って切断した時の断面図である。 図２Ａ乃至図２Ｃのイメージセンサを形成する方法を説明する断面図として、図２ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。 図２Ａ乃至図２Ｃのイメージセンサを形成する方法を説明する断面図として、図２ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。 図２Ａ乃至図２Ｃのイメージセンサを形成する方法を説明する断面図として、図２ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。 図２Ａ乃至図２Ｃのイメージセンサを形成する方法を説明する断面図として、図２ＡのＩ−Ｉ線に沿って切断した際の断面図である。 図２ＡのＩＩ−ＩＩ線に沿って切断した際の断面図である。

符号の説明

１０１ 半導体基板
１１５ 受光素子
１１７ フローティング拡散領域
１０５ａ 伝送ゲート
１０５ｂ リセットゲート
１０５ｃ 駆動ゲート
１０５ｄ 選択ゲート
１０９ａ ブースティングゲート
１１９ リセット拡散領域
１２７ｄ、１２７ｅ コンタクトホール
１２９ｄ、１２９ｅ コンタクトプラグ
５０１ 半導体基板
５０２、５０２Ａ、５０２Ｂ 活性領域
５０３ 素子分離膜
５０５ａ 伝送ゲート
５０５ｂ リセットゲート
５０５ｃ 駆動ゲート
５０５ｄ 選択ゲート
５０９ａ ブースティングゲート
５１１ Ｎ領域
５１３ Ｐ領域
５１５ フォトダイオード
５１７ フローティング拡散領域
５１９ リセット拡散領域
５２１、５２３ 不純物拡散領域
５２５ 層間絶縁層
５２７ｂ、５２７ｃ コンタクトホール
５２９ｂ、５２９ｃ コンタクトプラグ
５３１ｂ 第２局所金属配線
５３１ｃ 第１局所金属配線

Claims (15)

1. 半導体基板に形成され、入射される光によって電荷を発生する受光素子と、
   前記半導体基板上に形成され、前記受光素子で生成された電荷を前記半導体基板のフローティング拡散領域に送るために伝送電圧が印加される伝送ゲートと、
   前記半導体基板上に形成され、前記フローティング拡散領域に貯蔵された電荷をリセット拡散領域に排出するためのリセットゲートと、
   前記リセット拡散領域を間に置いて前記リセットゲートから離隔されて前記半導体基板上に形成された駆動ゲート及び選択ゲートと、を含み、
   前記伝送ゲートの上には絶縁膜を間に置いてブースティングゲートが配置され、
   前記伝送ゲートは、前記伝送電圧を印加したときにチャンネルが形成され、前記伝送電圧を遮断したときにフローティングされるものであり、
   前記ブースティングゲートは、前記選択ゲートに電気的に連結され、前記伝送電圧を遮断して前記伝送ゲートをフローティングにしてブースティング電圧が印加されるものであることを特徴とするイメージセンサのピクセル。
2. 前記伝送ゲート、前記リセットゲート、前記駆動ゲート、前記選択ゲート、及び前記ブースティングゲートはドーピングされたポリシリコンであることを特徴とする請求項１に記載のイメージセンサのピクセル。
3. 前記受光素子はフォトダイオードであることを特徴とする請求項１に記載のイメージセンサのピクセル。
4. 前記受光素子で生成された電荷を前記フローティング拡散領域に送る際、前記伝送ゲートの下の半導体基板にチャンネルが形成されるように前記伝送ゲートに伝送電圧が印加され、前記伝送電圧が遮断されて前記伝送ゲートがフローティングされ、前記ブースティングゲートにブースティング電圧が印加されて、前記伝送ゲートに前記伝送電圧より大きい電圧が印加されることを特徴とする請求項１に記載のイメージセンサのピクセル。
5. 前記選択ゲートに印加される電圧を前記ブースティング電圧として使用することを特徴とする請求項４に記載のイメージセンサのピクセル。
6. 前記リセットゲートの下にチャンネルが形成されるように前記リセットゲートにリセット電圧パルスを印加して、
   前記選択ゲートの下の半導体基板にチャンネルが形成されるように前記選択ゲートに第１選択電圧パルスを印加して、
   前記伝送ゲートの下の半導体基板にチャンネルが形成されるように伝送電圧パルスを印加して、
   前記選択ゲートに第２選択電圧パルスを印加することによって前記ブースティングゲートに前記第２選択電圧パルスを印加して、
   前記受光素子で生成された電荷が電圧に変換されて前記ピクセルの外に出力されることを特徴とする請求項１に記載のイメージセンサのピクセル。
7. 受光素子と、前記受光素子から発生された信号電荷をフローティング拡散領域に送る信号電荷伝送部と、前記フローティング拡散領域に伝送された信号電荷を電圧に変換して出力する信号変換出力部とを含むイメージセンサにおいて、
   前記信号電荷伝送部は伝送ゲートを含み、前記信号変換出力部はリセットゲート、駆動ゲート、及び選択ゲートを含み、
   前記伝送ゲートの上には絶縁膜及びブースティングゲートが配置され、
   前記伝送ゲートは、伝送電圧を印加したときにチャンネルが形成され、前記伝送電圧を遮断したときにフローティングされるものであり、
   前記ブースティングゲートは、前記選択ゲートに電気的に連結され、前記伝送電圧を遮断して前記伝送ゲートをフローティングにしてブースティング電圧が印加されるものであることを特徴とするイメージセンサ。
8. 前記受光素子から前記フローティング拡散領域へ前記信号電荷が伝送されるように前記伝送ゲートに所定期間伝送電圧を印加して、前記ブースティングゲートにブースティング電圧を印加することによって前記受光素子で生成された信号電荷が前記フローティング拡散領域に伝送されることを特徴とする請求項７に記載のイメージセンサ。
9. 前記受光素子から前記フローティング拡散領域へ前記信号電荷が伝送されるように前記伝送ゲートに所定期間伝送電圧を印加して、前記選択ゲートに選択電圧を印加することによって前記受光素子で生成された信号電荷が前記フローティング拡散領域に伝送されることを特徴とする請求項７に記載のイメージセンサ。
10. 第１期間の間前記選択ゲートに第１選択電圧を印加して、
    前記第１期間内の所定期間の間前記フローティング拡散領域に残存する信号電荷を除去するために前記リセットゲートにリセット電圧を印加して、
    第２期間の間前記受光素子から前記フローティング拡散領域へ前記信号電荷が伝送されるように前記伝送ゲートに伝送電圧を印加して、
    第３期間の間前記選択ゲートに第２伝送電圧を印加することによって、前記受光素子で生成された信号電荷が伝送及び出力されることを特徴とする請求項７に記載のイメージセンサ。
11. 前記第１期間、前記第２期間及び前記第３期間は互いに重畳されないことを特徴とする請求項１０に記載のイメージセンサ。
12. 請求項７に記載のイメージセンサの形成方法であって、
    半導体基板上に第１導電膜、誘電膜、及び第２導電膜を順に形成して、
    第１フォトリソグラフィ及びエッチング工程を進行して前記第２導電膜をパターニングしてブースティングゲートを形成して、
    第２フォトリソグラフィ及びエッチング工程を進行して前記誘電膜及び第１導電膜をパターニングして伝送ゲート、リセットゲート、駆動ゲート及び選択ゲートを形成して、
    受光素子を形成することを含むことを特徴とするイメージセンサ形成方法。
13. 半導体基板上にゲート酸化膜、第１導電膜、誘電膜及び第２導電膜を形成して、
    前記第２導電膜をパターニングしてブースティングゲートを形成して、
    前記誘電膜及び第１導電膜をパターニングして伝送ゲート、リセットゲート、駆動ゲート及び選択ゲートを形成し、少なくとも前記伝送ゲートは前記ブースティングゲートの下に形成されるようにして、
    前記伝送ゲートに隣接した半導体基板に受光素子を形成して、
    伝送ゲート及び前記リセットゲートの間の半導体基板にはフローティング拡散領域を、前記フローティング拡散領域に対して前記リセットゲートを介した反対側の半導体基板にはリセット拡散領域を、前記駆動ゲート及び前記選択ゲートの間の半導体基板に対して前記選択ゲートを介した反対側の半導体基板にソース／ドレイン領域を形成して、
    前記ブースティングゲートと前記選択ゲートとを電気的に連結させる第１局所金属配線及び前記フローティング拡散領域と前記駆動ゲートとを互いに電気的に連結させる第２局所金属配線を形成することを含むことを特徴とするイメージセンサ形成方法。
14. 前記第１局所金属配線及び第２局所金属配線を形成する方法は、
    層間絶縁膜を形成して、
    前記層間絶縁膜をパターニングして前記ブースティングゲート、前記フローティング拡散領域、前記駆動ゲート、前記選択ゲートを露出させるコンタクトホールを形成して、
    前記コンタクトホールを満たすように前記層間絶縁膜上に導電性物質を形成して、
    前記導電性物質をパターニングすることを含むことを特徴とする請求項１３に記載のイメージセンサ形成方法。
15. 受光素子で生成された信号電荷を伝送ゲートを通じてフローティング拡散領域に送る請求項７に記載のイメージセンサの電荷伝送方法において、
    前記受光素子及び前記フローティング拡散領域の間に電荷伝送が触発されるように前記伝送ゲートに伝送電圧を印加して、
    前記伝送ゲートをフローティングさせた後、前記伝送ゲートの上部に誘電膜を介在して位置するブースティングゲートパターンにブースティング電圧を印加することを含むことを特徴とする電荷伝送方法。

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