JP2005012161A - Ｍｏｓ型固体撮像装置及びその製造方法 - Google Patents
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Abstract
【課題】 ホールポケットの形成及びその位置合わせが容易であって高集積化に適したＭＯＳ型固体撮像装置及びその製造方法を提供する。
【解決手段】 ｐ型ウェル層１５の表層にチャネルドープ層１５ｃを形成し、この上に絶縁膜１８を介してゲート電極１９を形成する。このゲート電極１９をマスクとしてｎ型不純物をウェル領域１５の表層にイオン注入することで、ＭＯＳトランジスタ１０ｂの形成領域にｎ型のソース領域１６ａ及びドレイン領域１７ａが、受光ダイオード１０ａの形成領域にｎ型の不純物領域１７ｂが形成されるとともに、ゲート電極１９で覆われたウェル領域１５に、ｐ+ 型の高濃度領域であるホールポケット２５がゲート電極１９に対してセルフアラインして形成される。ＭＯＳ型固体撮像装置は、このような受光ダイオード１０ａとＭＯＳトランジスタ１０ｂとからなるピクセル１０を複数個備える。
【選択図】 図２
【解決手段】 ｐ型ウェル層１５の表層にチャネルドープ層１５ｃを形成し、この上に絶縁膜１８を介してゲート電極１９を形成する。このゲート電極１９をマスクとしてｎ型不純物をウェル領域１５の表層にイオン注入することで、ＭＯＳトランジスタ１０ｂの形成領域にｎ型のソース領域１６ａ及びドレイン領域１７ａが、受光ダイオード１０ａの形成領域にｎ型の不純物領域１７ｂが形成されるとともに、ゲート電極１９で覆われたウェル領域１５に、ｐ+ 型の高濃度領域であるホールポケット２５がゲート電極１９に対してセルフアラインして形成される。ＭＯＳ型固体撮像装置は、このような受光ダイオード１０ａとＭＯＳトランジスタ１０ｂとからなるピクセル１０を複数個備える。
【選択図】 図２
Description
本発明は、デジタルカメラ、カメラ付き携帯電話機等に用いられる閾値電圧変調方式のＭＯＳ型固体撮像装置及びその製造方法に関するものである。
ＣＣＤ(Charge Coupled Device) 型やＭＯＳ(Metal Oxide Silicon) 型の固体撮像装置（イメージセンサ）は、量産性に優れているため、パターンの微細化技術の進展に伴って大量生産され、ほとんどの画像入力デバイス装置に適用されている。特に、近年、ＣＣＤ型固体撮像装置と比べて、消費電力が小さく、かつ、撮像素子と周辺回路とを同じＣＭＯＳ(Complementary MOS) 技術によって作成できるという利点を有するＭＯＳ型固体撮像装置が見直されている。
このような動向に鑑み、ＭＯＳ型固体撮像装置の各種改良がなされ、光検出用ＭＯＳトランジスタのチャネル領域の下に電荷キャリア（ホール）を蓄積するためのキャリアポケット（ホールポケット）を有するＭＯＳ型固体撮像装置が開示されている（例えば、特許文献１参照）。このＭＯＳ型固体撮像装置は、図２６に示すような、受光ダイオード１１０ａと光信号検出用ＭＯＳトランジスタ１１０ｂとからなるピクセル（画素）を複数個備えている。このピクセルの形成領域には、ｎ型（一導電型）ウエル層１１２の表層にｐ型（反対導電型）ウエル層１１５ａ、１１５ｂが設けられている。受光ダイオード１１０ａの形成領域には、ｐ型ウエル層１１５ａの表層にｎ型の不純物層１１７ｂが形成され、光発生電荷に対する埋込構造となっている。ＭＯＳトランジスタ１１０ｂの形成領域には、ｐ型ウエル層１１５ｂ上に絶縁膜１１８を介してリング状のゲート電極１１９が形成されている。このリング状のゲート電極１１９に囲まれたｐ型ウエル層１１５ｂの表層にはｎ型のソース領域１１６ａが形成されており、ゲート電極１１９の外側のｐ型ウエル層１１５ｂの表層にはｎ型のドレイン領域１１７ａが形成されている。ドレイン領域１１７ａは延在して、受光ダイオード１１０ａの不純物層１１７ｂと一体となっている。
また、ゲート電極１１９の下には、ｎ型のチャネルドープ層１１５ｃが形成され、チャネルドープ層１１５ｃの下のウエル層１１５ｂには、ｐ型不純物を高濃度に注入（導入）して形成されたホールポケット１２５がソース領域１１６ａに近接するように設けられている。ホールポケット１２５には、受光ダイオード１１０ａにおいて光励起によって生じたホールが蓄積され、蓄積されたホールの電荷量に応じてＭＯＳトランジスタ１１０ｂの閾値電圧が変調される。そして、この閾値電圧の変動に追随した電位がソース領域１１６ａに生じることで、映像信号が得られる。
特許第３３１５９６２号公報
ところで、近年、このＭＯＳ型固体撮像装置の小型化及び高画質化が要求されており、ピクセルの縮小及び高集積化が進んでいる。ピクセルのサイズを例えば４．２μｍから３．０μｍに縮小すると、ゲート電極の幅を１．３５μｍから０．５μｍにまで縮小せざるを得ない状況となっている。このようにゲート電極の幅が短くなると、不純物（イオン）注入によってキャリアポケットを形成する際に、形成するキャリアポケットの領域に応じた開口部を有するレジストマスクを作成することや、このレジストマスクをゲート電極と正確に位置合わせすることが困難となる。この場合、レジストマスクを使用した不純物注入により形成されるキャリアポケットは、ゲート電極や、このゲート電極にセルフアライン（自己整合）して形成されるソース領域及びドレイン領域に対して位置ずれが生じてしまう。この位置ずれが生じると、キャリアポケットの蓄積電荷が及ぼす閾値電圧の変動量が変化してしまい、映像信号に誤差が多く含まれることとなる。
本発明は、上記課題を解決するためになされたものであり、キャリアポケット（高濃度領域）の形成及びその位置合わせが容易であって高集積化に適したＭＯＳ型固体撮像装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明のＭＯＳ型固体撮像装置は、一導電型の第１の半導体層上に反対導電型の第２の半導体層を形成し、この第２の半導体層に設けられた受光ダイオードと光信号検出用ＭＯＳトランジスタとからなるピクセルを複数個備えたＭＯＳ型固体撮像装置において、前記受光ダイオードは、前記第２の半導体層の表層に形成された一導電型の不純物層を備え、前記光信号検出用ＭＯＳトランジスタは、前記第２の半導体層の上に絶縁膜を介して形成されたゲート電極と、前記第２の半導体層の表層に前記ゲート電極に対してセルフアラインして形成された一導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間の前記第２の半導体層の表層に形成された一導電型のチャネルドープ層と、このチャネルドープ層の下の前記第２の半導体層に前記ゲート電極に対してセルフアラインして形成された反対導電型の高濃度領域とを備え、前記不純物層と前記ドレイン領域とは接続されて一体となっていることを特徴とするものである。
なお、前記第１の半導体層は、反対導電型の半導体基板上に形成され、前記受光ダイオードは、前記第１の半導体層の下端に接続され、かつ前記半導体基板の内部に埋め込まれた一導電型の第１の埋込層を備え、前記光信号検出用ＭＯＳトランジスタは、前記第１の半導体層の下端に接続され、かつ前記半導体基板の内部に埋め込まれた反対導電型の第２の埋込層を備えていることが好ましい。
また、前記複数のピクセルは第１の方向と第２の方向とに二次元的に配列され、前記第１の方向に並ぶ複数のピクセルの前記ソース領域は第１の配線によって連結され、前記第２の方向に並ぶ複数のピクセルの前記ゲート電極は第２の配線によって連結され、前記第１の方向又は第２の方向に並ぶ複数のピクセルの前記ドレイン領域は第３の配線によって連結されていることが好ましい。
また、前記受光ダイオードで発生した電荷を前記高濃度領域に蓄積すること、この高濃度領域に蓄積された電荷の量に応じた第１の電位を前記ソース領域に生成すること、前記高濃度領域に蓄積された電荷を排出すること、前記高濃度領域の電荷が排出された後に第２の電位を前記ソース領域に生成することを順次実行するために、前記第１〜第３の配線に所定の電圧を供給する第１〜第３の電圧供給回路と、前記第１と第２の電位の差を外部に出力する信号出力回路とを備えていることが好ましい。
また、一導電型の前記不純物層とドレイン領域とは、一導電型の不純物領域に接続されるとともに、この不純物領域は隣接する全てのピクセル間で共有されることにより、全てのピクセルのドレイン領域は同一導電型の領域で接続されていることが好ましい。
前記第１の配線と前記第３の配線とを電気的に短絡／開放するスイッチ回路を備え、前記高濃度領域に蓄積された電荷を排出する際に、前記ゲート電極をハイインピーダンス状態に保ったまま、前記スイッチ回路が前記第１の配線と前記第３の配線を短絡して前記ソース領域と前記ドレイン領域とに同電圧を印加することにより、前記ゲート電極の電位を昇圧することが好ましい。
本発明のＭＯＳ型固体撮像装置の製造方法は、受光ダイオードと光信号検出用ＭＯＳトランジスタとからなるピクセルの形成領域全体に一導電型不純物を反対導電型の半導体基板に導入して形成された一導電型の第１の半導体層と、前記ピクセルの形成領域全体に対して前記第１の半導体層の表層に反対導電型不純物を導入して形成された反対導電型の第２の半導体層と、前記ピクセルの形成領域全体に対して前記第２の半導体層の表層に一導電型不純物を導入して形成された一導電型のドープ層と、前記ドープ層の上に形成された絶縁膜と、からなる材料を準備する工程と、前記光信号検出用ＭＯＳトランジスタの形成領域に形成された前記絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記第２の半導体層の表層に一導電型不純物を導入して、前記光信号検出用ＭＯＳトランジスタの形成領域に一導電型のソース領域及びドレイン領域を形成するとともに、前記受光ダイオードの形成領域に一導電型の不純物層を形成することにより、前記ゲート電極で覆われた前記ドープ層の下の前記第２の半導体層に、反対導電型の高濃度領域が前記ゲート電極に対してセルフアラインして形成される工程とを有することを特徴とするものである。
なお、前記受光ダイオードの形成領域に対して前記半導体基板の内部に一導電型不純物を導入して、前記第１の半導体層の下端に接続されるとともに、前記半導体基板の内部に埋め込まれた一導電型の第１の埋込層を形成する工程と、前記光信号検出用ＭＯＳトランジスタの形成領域に対して前記半導体基板の内部に反対導電型不純物を導入して、前記第１の半導体層の下端に接続されるとともに、前記半導体基板の内部に埋め込まれた反対導電型の第２の埋込層を形成する工程とを有することが好ましい。
また、前記ソース領域と前記ドレイン領域とに導入する一導電型不純物の導入条件を変え、前記高濃度領域をゲート電極下で前記ソース領域側に寄った位置に形成してもよい。
本発明によれば、光発生電荷を蓄積するための反対導電型の高濃度領域は、ゲート電極に対してセルフアラインして形成されるので、この高濃度領域の形成の際にレジストマスクを作成する必要がなくなる。これにより、サイズの小さな高濃度領域の形成及びその位置合わせが容易となり、ＭＯＳ型固体撮像装置を高集積化に適したものとすることができる。
また、この高濃度領域は、同時にゲート電極に対してセルフアラインして形成されるソース領域及びドレイン領域に対して位置ずれが生じることはないので、高濃度領域の蓄積電荷が及ぼす閾値電圧の変動量は安定し、映像信号の誤差は低減される。
図１及び図２に示すように、ピクセル１０には、受光ダイオード１０ａと光信号検出用ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタと呼ぶ）１０ｂとがｐ型（反対導電型）ウエル層１５内にそれぞれ隣接して設けられている。受光ダイオード１０ａは、光照射に応じて電子−ホール対（光発生電荷）を励起する。ＭＯＳトランジスタ１０ｂは、チャネル領域の下に形成されたホールポケット２５に転送されたホール（電荷）が付与するポテンシャルによって、その閾値電圧（ソース電圧）が変調される。
図１に示すように、ＭＯＳトランジスタ１０ｂのゲート電極１９は、その周縁部が八角形のリング状に形成され、プラグ２１に接続されている。また、ｎ型（一導電型）のソース領域１６ａは、リング形状のゲート電極１９の内周に囲まれた領域内に形成され、プラグ２０に接続されている。さらに、ｎ型の低濃度のドレイン領域１７ａがゲート電極１９の外周を取り囲むように形成されている。
受光ダイオード１０ａには、ドレイン領域１７ａとほぼ同じｎ型の不純物濃度を有するｎ型不純物層１７ｂがドレイン領域１７ａと一体に形成されている。さらに、ドレイン領域１７ａとｎ型不純物層１７ｂとの周囲には、プラグ２２のコンタクト層となる高濃度で低抵抗のｎ+ 型不純物領域１７ｃが形成されている。ホールポケット２５は、局所的に 不純物濃度が高められたｐ+ 型の高濃度領域であり、ゲート電極１９の下に配置されている。
図２（Ａ）は、図１のＡ−Ａ線に沿う断面構造を示す。ｐ+ 型シリコンからなる基板 １１上に、この基板１１より不純物濃度が低いｐ- 型シリコンがエピタキシャル成長され、エピタキシャル層３１が形成されている。基板１１及びエピタキシャル層３１がｐ型の半導体基板を構成する。
受光ダイオード１０ａは、エピタキシャル層３１内に埋め込まれた比較的高い不純物濃度を有するｎ型埋込層（第１の埋込層）３２と、ｎ型埋込層３２に接続されるように、この上に形成された低濃度のｎ型ウエル層（第１の半導体層）１２と、このｎ型ウエル層１２の表層に形成されたｐ型ウエル領域（第２の半導体層）１５と、このｐ型ウエル層１５の表層に形成されたｎ型不純物層１７ｂとで構成されている。さらに、ｎ型不純物層１７ｂの表層は、薄い絶縁膜１８によって覆われている。
ｎ型不純物層１７ｂ、ｐ型ウエル層１５、ｎ型ウエル層１２、及びｎ型埋込層３２は、一体となってｎｐｎ構造の埋め込みフォトダイオードを構成している。受光ダイオード１０ａをこのような埋め込み構造とすることで、捕獲準位の多い半導体表面の影響を排し、雑音の低減を図っている。なお、表層から深い位置に設けられたｎ型埋込層３２は、ｎ型ウエル層１２と一体となって厚いｎ型の層を形成するとともに深い空乏層を形成し、波長の長い光に反応して電荷を励起するので、赤色光に対する感度を高める。
ＭＯＳトランジスタ１０ｂのドレイン領域１７ａは、リング形状のゲート電極１９の外周を囲むようにｐ型ウエル層１５の表層に形成され、ｎ型不純物層１７ｂと一体となっている。ソース領域１６ａは、リング形状のゲート電極１９の内周に囲まれるようにｐ型ウエル層１５の表層に形成されており、このソース領域１６ａの表層には、タングステンで形成されたプラグ２０と低抵抗で接続するための、ｎ+ 型のコンタクト層１６ｂが形成 されている。
ゲート電極１９は、ｐ型ウエル層１５上に絶縁膜１８を介して形成されている。ゲート電極１９の下のドレイン領域１７ａとソース領域１６ａとに挟まれたｐ型ウエル層１５の表層がチャネル領域となる。また、ＭＯＳトランジスタ１０ｂの通常の動作電圧において、このチャネル領域をデプリーション状態に保持するために、このチャネル領域に適当な濃度のｎ型不純物を注入して、チャネルドープ層１５ｃを形成している。ＭＯＳトランジスタ１０ｂは、デプリーション型のｎチャネルＭＯＳトランジスタである。
ホールポケット２５は、チャネルドープ層１５ｃの下のｐ型ウエル層１５に、ゲート電極１９に対してセルフアラインするように形成されている。すなわち、ホールポケット２５は、ゲート電極１９が覆うリング状の領域全体にわたって形成され、ｐ型ウエル層１５内の最も不純物濃度が高い領域となっている。
ＭＯＳトランジスタ１０ｂの領域のｐ型ウエル層１５の下方には、ｎ型ウエル層１２を介して比較的高い不純物濃度を有するｐ型埋込層（第２の埋込層）３３が埋め込まれており、受光ダイオード１０ａの領域のｎ型埋込層３２に隣接している。これにより、ＭＯＳトランジスタ１０ｂの領域では、ｎ型ウエル層１２は、上下がｐ型の層によって挟まれて厚さが薄く保たれている。このｐ型埋込層３３及びｎ型ウエル層１２の不純物分布は、ホールポケット２５に蓄積されたホールをｐ型埋込層３３を経由して基板１１に掃き出す際に、空乏層がｐ型埋込層３３ではなくｐ型ウエル層１５内に広がって電界が集中するように設定されており、ｐ型埋込層３３に広がる空乏層の厚さは薄い。すなわち、低いリセット電圧でｐ型ウエル層１５内に急激なポテンシャル変化が生じて、ホールポケット２５に蓄積されたホールを確実に掃き出しリセットすることができる。
ｎ+ 型不純物領域１７ｃは、ｐ型ウエル層１５を囲むように受光ダイオード１０ａ及びＭＯＳトランジスタ１０ｂの外側に形成され、タングステンで形成されたプラグ２２が低抵抗で接続される領域である。また、ドレイン領域１７ａ及びｎ型不純物層１７ｂは、ｎ+ 型不純物領域１７ｃを介して、同一導電性を有するｎ型ウエル層１２に接続されている。これにより、ｐ型ウエル層１５は、ピクセル１０内でｎ型の導電体に囲まれて孤立する。さらに、ｎ+ 型不純物領域１７ｃの外側には、表層から基板１１に達するようにエピタキシャル層３１の厚さ方向全体にわたるｐ+ 型領域１４が形成されている。このｐ+ 型領域１４の上には、絶縁膜１８を介してゲート電極１３が形成されている。
また、受光ダイオード１０ａの上方に形成された受光窓２４以外の領域は、金属層（遮光膜）２３により覆われて遮光されている。
図２（Ｂ）は、受光ダイオード１０ａで光照射によって発生した電子−ホール対のうちのホールがＭＯＳトランジスタ１０ｂのホールポケット２５に輸送されて蓄積され、チャネル領域に電子が誘起されて電子蓄積が生じている状態のポテンシャルを示す。ホールポケット２５では、ホールに対するポテンシャルが低くなる。このホールポケット２５の蓄積電荷により、ＭＯＳトランジスタ１０ｂの閾値電圧が変調される。光信号（映像信号）の検出は、この閾値電圧の変調によってソース領域１６ａに生じる電位を検出することにより行われる。
図３に示すように、上記のように構成されたピクセル１０は、列方向（第１の方向）と行方向（第２の方向）とに沿って２次元マトリクス状に複数個配列され、列方向は例えば低電圧にバイアスされたゲート電極１３と、その下に形成された高濃度のｐ+ 型領域１４とで構成される素子分離帯によって、列方向に隣接するピクセル１０の間で素子分離が行なわれている。一方、行方向においては、隣接するピクセル１０のｎ+ 型不純物領域１７ｃが接続され、ｎ+ 型不純物領域１７ｃは行方向に延在している。これにより、ｎ+ 型不純物領域１７ｃは一行毎に電気的に分離されている。
各ピクセル１０のソース領域１６ａに接続されたプラグ２０は、複数の垂直出力線３４によって連結され、１つの列に並んだプラグ２０は同一の１つの垂直出力線３４に連結されている。また、各ピクセル１０のゲート電極１９に接続されたプラグ２１は、複数の垂直走査信号供給線３５によって連結され、１つの行に並んだプラグ２１は同一の１つ垂直走査信号供給線３５に連結されている。垂直出力線３４と垂直走査信号供給線３５とはそれぞれ異なる金属層によって形成され、交差している。なお、図３においては煩雑化を防ぐために図示しないが、各ピクセル１０のｎ+ 型不純物領域１７ｃに接続されたプラグ２２は、行方向又は列方向に沿って配線されたドレイン電圧供給線によって連結されている。
図４に示すように、上記の様に配列された複数のピクセル１０に、垂直出力線（第１の配線）３４に高電圧を与える昇圧回路（第１の電圧供給回路）４０、垂直走査信号供給線（第２の配線）３５を走査し電圧を与える垂直走査回路（第２の電圧供給回路）４１、ドレイン電圧供給線（第３の配線）３６に電圧を与えるドレイン電圧駆動回路（第３の電圧供給回路）４２、光検出信号を出力する信号出力回路４３、信号出力回路４３を水平走査する水平走査（Ｈ走査）回路４４等が接続されることにより、ＭＯＳ型固体撮像装置が構成される。なお、同図において、簡単化のためにピクセル１０は行方向と列方向にそれぞれ２個ずつのみ示している。
昇圧回路４０からは、昇圧電圧出力線３７が列毎に一本ずつ出力され、昇圧電圧出力線３７は列毎に対応する垂直出力線３４に接続されており、これらの垂直出力線３４は信号出力回路４３に接続されている。垂直走査（Ｖ走査）回路４１には、上記の垂直走査信号供給線３５が接続されており、各ピクセル１０のゲート電極１９にゲート電圧を供給する。ドレイン電圧駆動回路４２には、ドレイン電圧供給線３６が接続されており、各ピクセル１０のドレイン領域１７ａに共通のドレイン電圧を供給する。また、Ｈ走査回路４４は、信号出力回路４３に沿って配置されており、列毎に１つずつ水平走査信号供給線３８が出ている。この水平走査信号供給線３８は、信号出力回路４３に接続されている。
図５に信号出力回路４３の詳細を示す。ＭＯＳトランジスタ１０ｂのソース領域１６ａに接続された１つの垂直出力線３４は、高電圧ブロック用のスイッチ回路ＣＫ７を介して分岐し、ラインメモリＬｍｓの一端子に接続されたスイッチ回路ＣＫ１と、ラインメモリＬｍｎの一端子と接続されたスイッチ回路ＣＫ２とにそれぞれ接続されている。ラインメモリＬｍｓは、ソース領域１６ａに生じるホールポケット２５に蓄積されたホールによって上昇した電位とホール蓄積前の固有の基準電位（雑音電位）とを含んだ電位ＶｏｕｔＳ（第１の電位）を記憶させるために用いられ、第２のラインメモリは、ソース領域１６ａに生じるホール蓄積前の固有の基準電位ＶｏｕｔＮ（第２の電位）を記憶させるために用いられる。
ラインメモリＬｍｓの一端子は、水平走査信号供給線３８によりオン／オフが制御されるスイッチ回路ＣＫ３を介して二端子入力二端子出力の演算増幅器４５の負入力端子に接続され、ラインメモリＬｍｎの一端子は、水平走査信号供給線３８によりオン／オフが制御されるスイッチ回路ＣＫ４を介して演算増幅器４５の正入力端子に接続されている。さらに、演算増幅器４５の正出力端子は、二端子入力一端子出力の演算増幅器４６の負入力端子に接続され、演算増幅器４５の負出力端子は、演算増幅器４６の正入力端子に接続されている。演算増幅器４６の出力端子は、水平出力線４７を通して出力端子４８に接続されている。
演算増幅器４５の負入力端子と正出力端子の間には、帰還キャパシタＣｆｓ及びリセットスイッチ回路ＲＳＴｓが並列に接続され、正入力端子と負出力端子の間には、帰還キャパシタＣｆｎ及びリセットスイッチ回路ＲＳＴｎが並列に接続されている。演算増幅器４５は、帰還キャパシタＣｆｓ，Ｃｆｎをそれぞれ対応する入力電圧に応じた電圧に充電する。リセットスイッチ回路ＲＳＴｓ，ＲＳＴｎは、帰還キャパシタＣｆｓ，Ｃｆｎに充電された電荷を除去するときに閉じられる。また、演算増幅器４６は、演算増幅器４５入力された２つの電圧の差を演算して出力する。
２つのラインメモリＬｍｓ，Ｌｍｎにプリセット電圧Ｖｍｐｒを印加するための図示しない回路が設けられており、この回路は、スイッチ回路ＣＫ５，ＣＫ６を介してラインメモリＬｍｓ，Ｌｍｎの各一端子に接続されている。これにより、ラインメモリＬｍｓ，Ｌｍｎに上記の電位ＶｏｕｔＳ，ＶｏｕｔＮを記憶させる前に、接地電位よりも高く、かつ記憶させるソース電位よりも低いプリセット電圧を記憶させておき、ゲート電極１９が接地電位となっているときにも確実にＭＯＳトランジスタ１０ｂの動作を抑え、リーク電流を抑制することができる。
信号出力回路４３内のスイッチ回路ＣＫ１〜ＣＫ７及びリセットスイッチ回路ＲＳＴｓ，ＲＳＴｎは、ｎチャネルＭＯＳトランジスタ若しくはｐチャネルＭＯＳトランジスタを単独又は組み合わせて構成される。ラインメモリＬｍｓ，Ｌｍｎへのソース電位の伝達経路にあるスイッチ回路ＣＫ１，ＣＫ２には、より高い信号電圧を歪みなく通せるようにするために、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを並列接続したいわゆるトランスミッションゲートが用いられ、このｎチャネルＭＯＳトランジスタは閾値の低いデプリーション型であることが好ましい。その他のスイッチ回路には、例えばｎチャネルＭＯＳトランジスタを単独で用いればよい。なお、スイッチ回路ＣＫ７は、昇圧回路４０から垂直出力線３４に高電圧が印加された場合に、スイッチ回路ＣＫ１，ＣＫ２のトランスミッションゲートを構成する一方のトランジスタにおけるソース／ドレイン領域のｐｎ接合が順方向にバイアスされて正常に動作しなくなることを防ぐようにオン／オフされるものである。
上記のラインメモリＬｍｓ，Ｌｍｎ及びスイッチ回路ＣＫ１〜ＣＫ７は、各列に１組ずつ設けられている。信号出力回路４３は、このような構成であるので、ラインメモリＬｍｓ，Ｌｍｎに記憶された電位ＶｏｕｔＳ，ＶｏｕｔＮの差、すなわち映像信号Ｖｏｕｔ（＝ＶｏｕｔＳ−ＶｏｕｔＮ）を列毎に得ることができる。
図６及び図７は、このように構成されたＭＯＳ型固体撮像装置の撮像動作を説明するための図である。撮像動作が開始すると、垂直走査信号供給線３５によって連結されたピクセル１０からなる行がＶ走査回路４１によって順に選択されるとともに、図６に示す一連の４つのステップＳ１〜４（蓄積期間（Ｓ１）→読出期間（Ｓ２）→初期化期間（Ｓ３）→読出期間（Ｓ４））が一行ずつ順に繰り返し実施される。このとき、選択された行が最終行に達した場合には、先頭行へ戻り、同じ動作を繰り返すといった、いわゆるローリング動作が行われる。
ステップＳ１の蓄積期間では、全ての行において光照射によるホールの発生及び蓄積が行われるとともに、信号出力回路４３から映像信号Ｖｏｕｔが出力される。まず、蓄積期間内の期間Ａにおいて、全てのピクセル１０のゲート電極１９に約２．５Ｖの電圧を印加する。このゲート電極１９に印加される電圧をゲート電圧と呼び、同図中ではＶｇ１，Ｖｇ２と示されている。ゲート電圧Ｖｇ１は、Ｖ走査回路４１によって選択された行におけるゲート電圧であり、ゲート電圧Ｖｇ２は、それ以外の非選択の行におけるゲート電圧である。ただし、この蓄積期間ではこの選択行・非選択行の区別はない。
また、ドレイン領域１７ａ及びソース領域１６ａとｐ型ウエル層１５とで形成されたｐｎ接合が逆バイアスされ、かつ２．５Ｖのゲート電圧に対してチャネル領域が空乏化せず、チャネル領域に十分な密度を持って電子が蓄積されるように、全てのピクセル１０のドレイン領域１７ａに約１．６Ｖの電圧を印加する。このドレイン領域１７ａに印加される電圧をドレイン電圧と呼び、同図中ではＶｄと示されている。さらに、チャネル領域を通して電流が流れないように、スイッチ回路ＣＫ７をオフとしてソース領域１６ａを外部回路から切り離す。これにより、チャネル領域には十分な密度の電子が蓄積され（いわゆる電子ピンニング状態が形成される）、ソース領域１６ａは、このチャネル領域を通してドレイン領域１７ａと繋がり、ドレイン領域１７ａと同じ電位約１．６Ｖになる。
このとき、ｐ型ウエル層１５及びｎ型ウエル層１２は空乏化し、受光ダイオード１０ａ部の光照射によって発生した電子−ホール対のうちのホールがｐ型ウエル層１５に蓄積される。また、このとき、ｐ+ 型のホールポケット２５は、ｐ型ウエル層１５内でホールに対するポテンシャルが最も低くなっているので、受光ダイオード１０ａ部のｐ型ウエル層１５のホールはホールポケット２５の方に移動し、ホールポケット２５に蓄積される。
期間Ａにおいて、チャネル領域に十分な量の電子を蓄積させることにより、絶縁膜１８とチャネル領域との界面での準位のホール発生中心は非活性化状態で保持されて、界面準位からのホールの放出が防止される。すなわち、ホールの放出によるリーク電流が抑制されるため、光照射で発生したホール以外のホールがホールポケット２５へ蓄積されることが抑制され、映像画面において、いわゆる白キズが発生することが防止される。
蓄積期間終了前の期間Ｂにおいて、ゲート電圧Ｖｇ１，Ｖｇ２を接地電位０．０Ｖとするとともに、ドレイン領域１７ａ及びソース領域１６ａとｐ型ウエル層１５とで形成されたｐｎ接合が期間Ａよりもより深く逆バイアスされるように、ドレイン電圧Ｖｄを約３．３Ｖとする。これにより、チャネル領域はデプリーション状態を維持するとともに、ｐ型ウエル層１５にはホールポケット２５に向かうより強い電界が生じて、受光ダイオード１０ａ部のｐ型ウエル層１５に残存するホールは全てホールポケット２５に移送されて蓄積される。ホールポケット２５では、ホールの蓄積電荷量に対応したアクセプタの負電荷量が中性化されるので、ソース領域１６ａ付近のポテンシャルが変調されて、ＭＯＳトランジスタ１０ｂの閾値電圧が変化する。
なお、この蓄積期間において、各列のラインメモリＬｍｓ、Ｌｍｎに記憶されたソース電位の差が映像信号Ｖｏｕｔとして信号出力回路４３から出力されるが、この動作に関してはステップ４の読出期間の後に説明する。
次に、ステップ２の読出期間に移行する。読出期間開始直後の期間Ｃにおいて、信号出力回路４３のスイッチ回路ＣＫ７，ＣＫ１を閉じ、かつスイッチ回路ＣＫ２を開放して、ラインメモリＬｍｓと垂直出力線３４との間を導通させるとともに、ラインメモリＬｍｎと垂直出力線３４との間を非導通とする。このとき、ゲート電圧Ｖｇ１，Ｖｇ２を接地電位０．０Ｖとするとともに、スイッチ回路ＣＫ５を閉じて、ラインメモリＬｍｓに約１．６Ｖのプリセット電圧Ｖｍｐｒを与える。また、このとき、全てのピクセル１０のドレイン電圧Ｖｄは約３．３Ｖに保たれる。なお、このプリセット電圧Ｖｍｐｒは、接地電位より大きく、かつステップ２及びステップ４の期間ＤでラインメモリＬｍｓ，Ｌｍｎに読み出されるソース電位ＶｏｕｔＳ，ＶｏｕｔＮより低い電圧に設定される。
読出期間のこの後半の期間Ｄにおいて、スイッチ回路ＣＫ５を開放するとともに、スイッチ回路ＣＫ７，ＣＫ１を閉じ、かつスイッチ回路ＣＫ２を開放したままにして、ラインメモリＬｍｓと垂直出力線３４との間を導通させておく。このとき、Ｖ走査回路４１は、選択する第Ｎ行の垂直走査信号供給線３５に約２．２Ｖのゲート電圧Ｖｇ１を印加して、その他の非選択の垂直走査信号供給線３５のゲート電圧Ｖｇ２を接地電位０．０Ｖとする。また、このとき、全てのピクセル１０のドレイン電圧Ｖｄは約３．３Ｖに保たれる。このような電圧印加により、選択されたピクセル１０のＭＯＳトランジスタ１０ｂは飽和状態で動作する。
この期間Ｄでは、第Ｎ行目の各ピクセル１０のソース領域１６ａに生成された電位ＶｏｕｔＳまで各列のラインメモリＬｍｓが充電される。すなわち、ラインメモリＬｍｓに電位ＶｏｕｔＳが記憶される。前述したように、この電位ＶｏｕｔＳは、ホール蓄積前の固有の基準電位ＶｏｕｔＮと、ホールポケット２５に蓄積されたホールによって上昇した電位とを含んだ電位である。なお、このラインメモリへのソース電位の転送を「読み出し」と表現している。
この読出期間が終了すると、ステップ３の初期化期間に移行する。閉じていた電圧ブロック用のスイッチ回路ＣＫ７、及びスイッチ回路ＣＫ１，ＣＫ５を開放する。まず、選択された第Ｎ行のゲート電極１９とドレイン領域１７ａとを電気的に外部から切り離してフローティング状態（ハイインピーダンス状態）にする。このとき、他の非選択行のゲート電極１９は接地して、ゲート電圧Ｖｇ２を０．０Ｖとする。続いて、昇圧回路４０からソース領域１６ａに約６．６Ｖの高電圧を印加ことにより、チャネル領域を通してドレイン電圧Ｖｄは約６．６Ｖとなる。第Ｎ行のゲート電極１９にはすでに約２．２Ｖに充電されており、これにソース−ゲート間の容量を介して約６．６Ｖの電圧が加わり、ゲート電圧Ｖｇ１は約８．６Ｖとなる。
このとき、ゲート電極１９の電圧Ｖｇ１は、ｐ型ウエル層１５及びその下のｎ型ウエル層１２にかかる。このとき発生する高電界により、第Ｎ行のピクセル１０内のｐ型ウエル層１５及びホールポケット２５からホールを掃き出すことができる。このように、低い電圧で確実にホールを掃き出し、初期化を行うことができる。なお、他の非選択行のホールポケット２５に蓄積されたホールは排出されずホールポケット２５内に保持される。このとき、高電圧ブロック用のスイッチ回路ＣＫ７は開放されているので、スイッチ回路ＣＫ１，ＣＫ２とソース領域１６ａとの間は非導通となっている。従って、スイッチ回路ＣＫ１，ＣＫ２を構成するトランスミッションゲートのｐチャネルＭＯＳのソース／ドレイン領域に高い電圧が印加されることはない。
次に、ステップ４の読出期間に移行する。前述のステップ２の読出動作において、スイッチ回路ＣＫ１の制御をスイッチ回路ＣＫ２に、スイッチ回路ＣＫ５の制御をスイッチ回路ＣＫ６に変更して第Ｎ行の同様な読出動作を行う。これにより、ホールポケット２５からホールが排出された状態での第Ｎ行のソース領域１６ａに生成される前述の固有の基準電位ＶｏｕｔＮのみが各列のもう一方のラインメモリＬｍｎに記憶される。なお、ステップＳ２〜４は、水平ブランキング期間内に行われ、１つの行を読み出すとともに初期化する期間である。
ステップ４の読出期間の終了後、スイッチ回路ＣＫ２，ＣＫ６を開放し、ステップ１の蓄積期間に戻る。このとき、前述の蓄積動作を行うとともに、ステップ２及びステップ４で各列のラインメモリＬｍｓ、Ｌｍｎに記憶されたソース電位ＶｏｕｔＳ，ＶｏｕｔＮの差を信号出力回路４３が演算して映像信号Ｖｏｕｔとして出力する信号出力動作を行う。
この信号出力動作時には、Ｈ走査回路４４によって列毎に設けられた水平走査信号供給線３８に順に水平走査信号（ＨＳＣＡＮ）が供給され水平走査される。水平走査信号ＨＳＣＡＮが供給された水平走査信号供給線３８に接続された信号出力回路４３内のスイッチ回路ＣＫ３，ＣＫ４は閉じられる。スイッチ回路ＣＫ３，ＣＫ４が閉じると、これに対応するラインメモリＬｍｓ、Ｌｍｎに記憶させたソース電位ＶｏｕｔＳ，Ｖｏｕｔを演算増幅器４５の負入力端子と正入力端子にそれぞれ入力させる。このとき、リセットスイッチ回路ＲＳＴｓ及びＲＳＴｎはともに開放されている。これにより、各ラインメモリＬｍｓ，Ｌｍｎの電荷は、各帰還キャパシタＣｆｓ、Ｃｆｎに移動し、演算増幅器４５の正及び負出力端子にそれぞれ−ＶｏｕｔＳ，−ＶｏｕｔＮの電位が出力される。これら−ＶｏｕｔＳ，−ＶｏｕｔＮの電位は、演算増幅器４６の負入力端子及び正出力端子にそれぞれ入力されて、演算増幅器４６の出力端子から電位差（ＶｏｕｔＳ−ＶｏｕｔＮ）が出力される。
以上の動作は、Ｈ走査回路４４の水平走査によって一列ずつ順に行われ、光照射量に比例した映像信号Ｖｏｕｔ（＝ＶｏｕｔＳ−ＶｏｕｔＮ）が順次水平出力線４７を介して出力端子４８から出力される。
このステップ１の蓄積期間が終了すると、次行の第（Ｎ＋１）行が選択され、同様に前述したステップ２〜４の動作が行われる。このようにして、各行から順に映像信号Ｖｏｕｔが出力される。なお、最終行に達した場合には先頭行へ戻って同じ動作が繰り返される。各行の露光時間（ホール蓄積時間）は、ステップＳ２〜４の水平ブランキング期間が終了してから次の水平ブランキング期間が開始されるまでの時間、すなわち１フレームに要される時間となる。
図８〜図１３は、ピクセル１０の製造方法を示す。まず、図８（Ａ）に示すように、不純物濃度１×１０18ｃｍ-3以上のｐ+ 型シリコンからなる基板１１上に、この基板１１の不純物濃度より低いｐ- 型のシリコンをエピタキシャル成長し、不純物濃度約１×１０15ｃｍ-3のｐ- 型エピタキシャル層３１を形成する。そして、熱酸化を行い、エピタキシャル層３１の表層に酸化膜であるパッド絶縁膜５０を形成する。
図８（Ｂ）に示すように、素子分離帯を形成する領域を覆うレジストマスク５１を形成し、このレジストマスク５１をマスクとしてｐ型不純物（Ｂｏｒｏｎ+ ，以下、Ｂ+ という）をイオン注入する。これにより、エピタキシャル層３１に、表層から基板１１にまで達し、基板１１と同程度のｐ型不純物濃度を有するｐ+ 型領域１４を形成する。
レジストマスク５１を除去した後、図９（Ａ）に示すように、受光ダイオード１０ａの形成領域にほぼ対応した開口部５２ａを有するレジストマスク５２を形成し、この開口部５２ａを通してｎ型不純物（Ｐｈｏｓｐｈｏｒｕｓ+ ，以下、Ｐｈ+ という）を深くイオン注入する。これにより、深い位置に不純物濃度約１×１０17ｃｍ-3のｎ型埋込層３２を形成する。
レジストマスク５２を除去した後、図９（Ｂ）に示すように、素子分離帯の形成領域以外の領域に開口部５３ａを有するレジストマスク５３を形成する。この開口部５３ａを通してｎ型不純物（Ｐｈ+ ）をイオン注入し、その下端がｎ型埋込層３２に達する不純物濃度約３×１０16ｃｍ-3のｎ型ウエル層１２を形成する。また、開口部５３ａを通してｐ型不純物（Ｂ+ ）をイオン注入し、ｎ型ウエル層１２の表層に不純物濃度約６×１０16ｃｍ-3のｐ+ 型のウエル層１５を形成する。さらに、同じ開口部５３ａを通してｎ型不純物（Ａｒｓｅｎｉｃ+ ，以下、Ａｓ+ という）を浅くイオン注入し、ウエル層１５の表層に不純物濃度約２×１０17ｃｍ-3のｎ型のドープ層５４を形成する。
レジストマスク５３を除去した後、図１０（Ａ）に示すように、ＭＯＳトランジスタ１０ｂの形成領域にほぼ対応した開口部５５ａを有するレジストマスク５５を形成する。この開口部５５ａを通してｐ型不純物（Ｂ+ ）を深くイオン注入する。これにより、深い位置に不純物濃度約５×１０16ｃｍ-3のｐ型埋込層３３を形成する。
レジストマスク５５を除去し、かつパッド絶縁膜５０を除去した後、図１０（Ｂ）に示すように、半導体基板の表面を熱酸化して酸化膜である絶縁膜１８を形成する。そして、この絶縁膜１８の上に、例えばポリシリコンとタングステンシリサイドとを積層して導電膜５６を形成する。
図１１（Ａ）に示すように、導電膜５６をエッチングしてパターニングし、ＭＯＳトランジスタ１０ｂのゲート電極１９と、素子分離帯のゲート電極１３とを形成する。
図１１（Ｂ）に示すように、ゲート電極１９及びゲート電極１３をマスクとしてｎ型不純物（Ａｓ+ ）をイオン注入し、ｐ+ 型のウエル層１５の表層に不純物濃度約６×１０17ｃｍ-3のソース領域１６ａ、ドレイン領域１７ａ、及びｎ型不純物層１７ｂを形成する。このｎ型不純物のイオン注入により、ｐ+ 型のウエル層１５は、ゲート電極１９の下を 除いた領域の不純物濃度が低下する。また、厚さの薄いドープ層５４はゲート電極１９下のみとなり、チャネルドープ層１５ｃが形成される。これにより、ソース領域１６ａ及びドレイン領域１７ａがゲート電極１９に対してセルフアラインして形成されるとともに、チャネルドープ層１５ｃの下のｐ型のウエル層１５には、ｐ+ 型の高濃度領域がゲート 電極１９に対してセルフアラインして形成される。この高濃度領域がホールポケット２５となる。
図１２（Ａ）に示すように、ＣＶＤ(Chemical Vapor Deposition) 法等によって形成した絶縁膜に異方性エッチングを行い、ゲート電極１３，１９の側面にサイドウオール５７を形成する。
図１２（Ｂ）に示すように、受光ダイオード１０ａとＭＯＳトランジスタ１０ｂとの形成領域のみを覆うレジストマスク５８を形成し、このレジストマスク５８と、ゲート電極１３及びそのサイドウオール５７とをマスクとしてｎ型不純物（Ｐｈ+ ）をイオン注入する。これにより、ｐ型ウエル層１５の周囲を囲み、ドレイン領域１７ａ及びｎ型不純物層１７ｂをｎ型ウエル層１２に接続する不純物濃度約２×１０18ｃｍ-3の高濃度のｎ+ 型不純物領域１７ｃが形成される。ｐ型ウエル層１５は、ｎ型の導電体に囲まれて孤立する。
レジストマスク５８を除去した後、図１３（Ａ）に示すように、ソース領域１６ａ及びゲート電極１９の一部とその側壁のサイドサイドウオール５７とを露呈させる開口部５９ａを有するレジストマスク５９を形成する。このレジストマスク５９と、ゲート電極１９及びそのサイドウオール５７とをマスクとして高濃度のｎ型不純物（Ａｓ+ ）を浅くイオン注入する。これにより、ソース領域１６ａの表層にｎ+ 型のコンタクト層１６ｂを形 成する。
レジストマスク５９を除去した後、図１３（Ｂ）に示すように、表面全体を覆うように絶縁層６０〜６３をそれぞれ順に積層し、かつ金属配線層を形成するとともに、コンタクト層１６ｂ及びゲート電極１３を各金属配線層に接続するためのプラグ２０，２１をタングステンによって形成する。また、図示しないが、これと同時に、ｎ+ 型不純物領域１７ｃを金属配線層に接続するためのプラグ２２をタングステンによって形成する。さらに、絶縁層６２の上に、受光ダイオード１０ａ部の領域に受光窓２４が設けられた遮光膜２３を形成する。このようにして、ピクセル１０は完成する。なお、この遮光膜２３が配線層を兼ねるようにすることもできる。
図１４は、完成したピクセル１０をモデルとしたデバイスシミュレーションによって得られた不純物濃度プロファイルを示す。このように、ゲート電極１９の下のｐ型ウエル層１５の表層には、局所的にｐ型不純物の高濃度領域が形成されていることが分かる。この高濃度領域がホールポケット２５である。
以上の製造方法では、ホールポケット２５を形成する際に、その形成領域を狙ったイオン注入を行わなくて済むので、このイオン注入のためのレジストマスクを作成する必要はない。すなわち、ホールポケット２５は、レジストマスクを用いることなく、ゲート電極１９にセルフアラインして形成されるので、ゲート電極１９が微細化されたとしてもゲート電極１９と位置ずれを起こすことはない。また、ホールポケット２５は、ゲート電極１９にセルフアラインして形成されるソース領域１６ａ及びドレイン領域１７ａとも位置ずれを起こすことがない。これにより、ホールポケット２５とゲート電極１９／ソース領域１６ａ／ドレイン領域１７ａとの間で生じる静電容量のばらつきは低減し、ホールポケット２５の蓄積電荷量が及ぼす閾値電圧の変動量の誤差が低減して安定するという利点もある。
上記実施形態では、低電圧にバイアスされたゲート電極１３と、その下に形成された高濃度のｐ+ 型領域１４とで構成される素子分離帯によって列方向に隣接するピクセル１０の間で素子分離を行い、ｎ+ 型不純物領域１７ｃを一行毎に電気的に分離した。これは、上記初期化期間において、ソース領域１６ａに印加された高電圧によってドレイン電圧Ｖｄを昇圧するために、フローティング状態にあるドレイン領域１７ａに繋がったｎ+ 型不純物領域１７ｃの大きな負荷を低減することが目的であった。
しかしながら、これに限られず、図１５及び図１６に示すように、ピクセル１０を素子分離帯を形成せずに配列し、隣接する各ピクセル１０の間でｎ+ 型不純物領域１７ｃを共有するように、すなわち、ｎ+ 型不純物領域１７ｃは全ピクセル１０へ延在するようにしてもよい。このように、素子分離帯を排除することで列方向に並ぶ各ピクセル１０の間隔が狭くなるので、列方向へのピクセル１０の高集積化を図ることができる。ここで、上記実施形態と同一の層や領域については同一の符号を付している。
なお、同図において図示されていないが、垂直出力線３４及び垂直走査信号供給線３５は、図３と同様に配線されてプラグ２０及びプラグ２１をそれぞれ連結している。また、図示しないが、ｎ+ 型不純物領域１７ｃに接続されたプラグ２２は、行方向に沿って配線されたドレイン電圧供給線３６によって連結されている。プラグ２２は、ｎ+ 型不純物領域１７ｃ上の適宜位置に接続されている。
図１７には、このように全ピクセル１０に延在して一体化されたｎ+ 型不純物領域１７ｃにかかるドレイン電圧Ｖｄを効果的に昇圧するために設けられたスイッチ回路４９が示されている。スイッチ回路４９は、各ピクセル１０に対応するドレイン電圧供給線３６と昇圧電圧出力線３７とに接続され、これらを導通（短絡）／非導通（開放）に切り換える。すなわち、スイッチ回路４９は、各ピクセル１０のソース領域１６ａとドレイン領域１７ａとをそのピクセル１０の外部から接続したり切り離したりするものである。
このように構成された別形態のＭＯＳ型固体撮像装置は、ホールポケット２５に蓄積されたホールを基板１１へ排出する図７に示した初期化期間Ｓ３において、まず、ある行のゲート電極１９を電気的に外部から切り離してフローティング状態にする。続いて、昇圧回路４０から昇圧電圧出力線３７を介して各ピクセル１０のソース領域１６ａに高電圧を供給するとともに、このとき、スイッチ回路４９が対応するドレイン電圧供給線３６と昇圧電圧出力線３７とを短絡して、そのソース領域１６ａとドレイン領域１７ａとをピクセル１０外部から電気的に接続することで、ソース領域１６ａとドレイン領域１７ａとに同時に共通の高電圧を印加する。これにより、ゲート電極１９はソース−ゲート間の容量を介して昇圧される。スイッチ回路４９を設けることで、全ピクセル１０に延在して一体化された負荷の大きいｎ+ 型不純物領域１７ｃをチャネル領域を通して昇圧する必要がなくなり、各ピクセル１０に効率よく高電界を発生させることができる。
また、図７に示した蓄積期間Ｓ１では、ドレイン電圧Ｖｄとソース電圧Ｖｓは同電位（１．６Ｖ）とされるので、この期間においてもスイッチ回路４９がドレイン電圧供給線３６と昇圧電圧出力線３７とを短絡し、ソース領域１６ａとドレイン領域１７ａとをピクセル１０外部から電気的に接続するようにしてもよい。なお、読出期間（Ｓ２，Ｓ４）では、スイッチ回路４９はドレイン電圧供給線３６と昇圧電圧出力線３７とを開放する。
図１８〜図２３は、素子分離帯が形成されずにｎ+ 型不純物領域１７ｃが延在した、図１６の断面図に示したピクセル１０の製造方法を示す。なお、上記実施形態の製造方法と同一のレジストマスクなどについては同じ符号を付している。
まず、図１８（Ａ）に示すように、不純物濃度１×１０18ｃｍ-3以上のｐ+ 型シリコンからなる基板１１上に、この基板１１の不純物濃度より低いｐ- 型のシリコンをエピタキシャル成長し、不純物濃度約１×１０15ｃｍ-3のｐ- 型エピタキシャル層３１を形成する。そして、熱酸化を行い、エピタキシャル層３１の表層に酸化膜であるパッド絶縁膜５０を形成する。
図１８（Ｂ）に示すように、受光ダイオード１０ａとＭＯＳトランジスタ１０ｂとの形成領域のみを覆うレジストマスク７０を形成し、このレジストマスク７０をマスクとしてｎ型不純物（Ｐｈ+ ）をイオン注入する。これにより、エピタキシャル層３１の表層に、不純物濃度約２×１０18ｃｍ-3の高濃度のｎ+ 型不純物領域１７ｃが形成される。
レジストマスク７０を除去した後、図１９（Ａ）に示すように、前述の図９（Ａ）の工程と同様に、受光ダイオード１０ａの形成領域にほぼ対応した開口部５２ａを有するレジストマスク５２を形成し、この開口部５２ａを通してｎ型不純物（Ｐｈ+ ）を深くイオン注入する。これにより、深い位置に不純物濃度約１×１０17ｃｍ-3のｎ型埋込層３２を形成する。
レジストマスク５２を除去した後、図１９（Ｂ）に示すように、全面にｎ型不純物（Ｐｈ+ ）をイオン注入し、その下端がｎ型埋込層３２に達する不純物濃度約３×１０16ｃｍ-3のｎ型ウエル層１２を形成する。また、全面にｐ型不純物（Ｂ+ ）をイオン注入し、ｎ型ウエル層１２の表層に不純物濃度約６×１０16ｃｍ-3のｐ+ 型のウエル層１５を形成する。さらに、全面にｎ型不純物（Ａｓ+ ）を浅くイオン注入し、ウエル層１５の表層に不純物濃度約２×１０17ｃｍ-3のｎ型のドープ層５４を形成する。
この後の図２０〜図２３に示す製造工程は、素子分離帯のゲート電極１３を形成しないようにすること以外は図１０〜図１３と同様であるので、詳しい説明は省略する。このようにして、図１６に示したピクセル１０は完成する。
上記実施形態では、図９（Ｂ）及び図１９（Ｂ）の製造工程において、ウエル層１５を１回のイオン注入によって形成したが、これに代えて、それぞれ図２４（Ａ）及び図２４（Ｂ）に示すように、第１のイオン注入によってｐ型のウエル層１５ａを形成した後、第２のイオン注入によってこのウエル層１５ａの表層に、より不純物濃度が高いｐ+ 型の 高濃度層１５ｂを形成して、濃度の異なる２層でウエル層１５を形成するようにしてもよい。その後、同様な製造工程を実施すると、高濃度層１５ｂがチャネルドープ層１５ｃの下に残され、より不純物濃度が高いホールポケット２５を効率よく形成することができる。
また、上記実施形態では、図９（Ｂ）及び図１９（Ｂ）の製造工程において、ウエル層１５を受光ダイオード１０ａとＭＯＳトランジスタ１０ｂとの形成領域全体にわたるように、１回のイオン注入によって一層として形成したが、これに代えて、図２６の従来例のように、受光ダイオード領域１１０ｂとＭＯＳトランジスタ領域１１０ａとにそれぞれ別に形成された２つの層（ウエル層１１５ａ，１１５ｂ）を接続して上記のウエル層１５を構成してもよい。ウエル層１１５ｂのｐ型不純物の濃度をウエル層１１５ａの濃度より高めることで、ホールが効率よくホールポケット２５に転送することができる。
また、上記実施形態では、図１１（Ｂ）及び図２１（Ｂ）の製造工程において、同一の注入条件でソース領域１６ａとドレイン領域１７ａとにイオン注入をおこなったが、これに代えて、ソース領域１６ａとドレイン領域１７ａとで注入するｎ型不純物の注入条件を変え、ドレイン領域１７ａに注入される濃度をソース領域１６ａに注入される濃度より高くするようにしてもよい。これにより、ウエル層１５のチャネルドープ層１５ｃの下のｐ型不純物濃度はドレイン領域１７ａ側が低下するので、図２５に示すように、ホールポケット２５はゲート電極１９下においてソース領域１６ａ側に寄った位置に形成される。この場合、ホールポケット２５はソース領域１６ａ側と強く容量結合するようになるため、ソース領域１６ａの電位として得られる映像信号のばらつきは小さくなり、より安定した映像信号を得ることができる。
また、上記実施形態では、ｐ型の基板１１を用いたが、これに限られず基板１１をｎ型としてもよい。この場合、上記実施形態と同様な効果を得るためには、各層あるいは領域の導電型をすべて反対（ｎ型（一導電型）をｐ型（反対導電型）、ｐ型（反対導電型）をｎ型（一導電型））にすればよい。このとき、受光ダイオード１０ａからＭＯＳトランジスタ１０ｂに移動して蓄積され、ＭＯＳトランジスタ１０ｂの閾値電圧の変調を行う電荷は電子となる。さらに、製造時のイオン注入に用いられるｎ型不純物及びｐ型不純物のイオンは、上記実施形態で示したものに限られず、適宜のものでよい。
１０ ピクセル
１０ａ 受光ダイオード
１０ｂ 光信号検出用ＭＯＳトランジスタ
１１ 基板（半導体基板）
１２ ｎ型ウエル層（第１の半導体層）
１３ ゲート電極
１４ ｐ+ 型領域
１５ ｐ型ウエル層（第２の半導体層）
１５ｂ 高濃度層
１５ｃ チャネルドープ層
１６ａ ソース領域
１７ａ ドレイン領域
１７ｂ ｎ型不純物層
１７ｃ ｎ+ 型不純物領域
１８ 絶縁膜
１９ ゲート電極
２０〜２２ プラグ
２５ ホールポケット（高濃度領域）
３１ エピタキシャル層（半導体基板）
３２ ｎ型埋込層（第１の埋込層）
３３ ｐ型埋込層（第２の埋込層）
３４ 垂直出力線（第１の配線）
３５ 垂直走査信号供給線（第２の配線）
３６ ドレイン電圧供給線（第３の配線）
３７ 昇圧電圧出力線
３８ 水平走査信号供給線
４０ 昇圧回路（第１の電圧供給回路）
４１ 垂直走査回路（第２の電圧供給回路）
４２ ドレイン電圧駆動回路（第３の電圧供給回路）
４３ 信号出力回路
４４ 水平走査回路
４９ スイッチ回路
１０ａ 受光ダイオード
１０ｂ 光信号検出用ＭＯＳトランジスタ
１１ 基板（半導体基板）
１２ ｎ型ウエル層（第１の半導体層）
１３ ゲート電極
１４ ｐ+ 型領域
１５ ｐ型ウエル層（第２の半導体層）
１５ｂ 高濃度層
１５ｃ チャネルドープ層
１６ａ ソース領域
１７ａ ドレイン領域
１７ｂ ｎ型不純物層
１７ｃ ｎ+ 型不純物領域
１８ 絶縁膜
１９ ゲート電極
２０〜２２ プラグ
２５ ホールポケット（高濃度領域）
３１ エピタキシャル層（半導体基板）
３２ ｎ型埋込層（第１の埋込層）
３３ ｐ型埋込層（第２の埋込層）
３４ 垂直出力線（第１の配線）
３５ 垂直走査信号供給線（第２の配線）
３６ ドレイン電圧供給線（第３の配線）
３７ 昇圧電圧出力線
３８ 水平走査信号供給線
４０ 昇圧回路（第１の電圧供給回路）
４１ 垂直走査回路（第２の電圧供給回路）
４２ ドレイン電圧駆動回路（第３の電圧供給回路）
４３ 信号出力回路
４４ 水平走査回路
４９ スイッチ回路
Claims (9)
- 一導電型の第１の半導体層上に反対導電型の第２の半導体層を形成し、この第２の半導体層に設けられた受光ダイオードと光信号検出用ＭＯＳトランジスタとからなるピクセルを複数個備えたＭＯＳ型固体撮像装置において、
前記受光ダイオードは、前記第２の半導体層の表層に形成された一導電型の不純物層を備え、
前記光信号検出用ＭＯＳトランジスタは、前記第２の半導体層の上に絶縁膜を介して形成されたゲート電極と、前記第２の半導体層の表層に前記ゲート電極に対してセルフアラインして形成された一導電型のソース領域及びドレイン領域と、このソース領域とドレイン領域との間の前記第２の半導体層の表層に形成された一導電型のチャネルドープ層と、このチャネルドープ層の下の前記第２の半導体層に前記ゲート電極に対してセルフアラインして形成された反対導電型の高濃度領域とを備え、
前記不純物層と前記ドレイン領域とは接続されて一体となっていることを特徴とするＭＯＳ型固体撮像装置。 - 前記第１の半導体層は、反対導電型の半導体基板上に形成され、
前記受光ダイオードは、前記第１の半導体層の下端に接続され、かつ前記半導体基板の内部に埋め込まれた一導電型の第１の埋込層を備え、
前記光信号検出用ＭＯＳトランジスタは、前記第１の半導体層の下端に接続され、かつ前記半導体基板の内部に埋め込まれた反対導電型の第２の埋込層を備えていることを特徴とする請求項１記載のＭＯＳ型固体撮像装置。 - 前記複数のピクセルは第１の方向と第２の方向とに二次元的に配列され、
前記第１の方向に並ぶ複数のピクセルの前記ソース領域は第１の配線によって連結され、
前記第２の方向に並ぶ複数のピクセルの前記ゲート電極は第２の配線によって連結され、
前記第１の方向又は第２の方向に並ぶ複数のピクセルの前記ドレイン領域は第３の配線によって連結されていることを特徴とする請求項１又は２のいずれかに記載のＭＯＳ型固体撮像装置。 - 前記受光ダイオードで発生した電荷を前記高濃度領域に蓄積すること、この高濃度領域に蓄積された電荷の量に応じた第１の電位を前記ソース領域に生成すること、前記高濃度領域に蓄積された電荷を排出すること、前記高濃度領域の電荷が排出された後に第２の電位を前記ソース領域に生成することを順次実行するために、前記第１〜第３の配線に所定の電圧を供給する第１〜第３の電圧供給回路と、前記第１と第２の電位の差を外部に出力する信号出力回路とを備えていることを特徴とする請求項３記載のＭＯＳ型固体撮像装置。
- 一導電型の前記不純物層とドレイン領域とは、一導電型の不純物領域に接続されるとともに、この不純物領域は隣接する全てのピクセル間で共有されることにより、全てのピクセルのドレイン領域は同一導電型の領域で接続されていることを特徴とする請求項４記載のＭＯＳ型固体撮像装置。
- 前記第１の配線と前記第３の配線とを電気的に短絡／開放するスイッチ回路を備え、前記高濃度領域に蓄積された電荷を排出する際に、前記ゲート電極をハイインピーダンス状態に保ったまま、前記スイッチ回路が前記第１の配線と前記第３の配線を短絡して前記ソース領域と前記ドレイン領域とに同電圧を印加することにより、前記ゲート電極の電位を昇圧することを特徴とする請求項５記載のＭＯＳ型固体撮像装置。
- 受光ダイオードと光信号検出用ＭＯＳトランジスタとからなるピクセルの形成領域全体に一導電型不純物を反対導電型の半導体基板に導入して形成された一導電型の第１の半導体層と、前記ピクセルの形成領域全体に対して前記第１の半導体層の表層に反対導電型不純物を導入して形成された反対導電型の第２の半導体層と、前記ピクセルの形成領域全体に対して前記第２の半導体層の表層に一導電型不純物を導入して形成された一導電型のドープ層と、前記ドープ層の上に形成された絶縁膜と、からなる材料を準備する工程と、
前記光信号検出用ＭＯＳトランジスタの形成領域に形成された前記絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記第２の半導体層の表層に一導電型不純物を導入して、前記光信号検出用ＭＯＳトランジスタの形成領域に一導電型のソース領域及びドレイン領域を形成するとともに、前記受光ダイオードの形成領域に一導電型の不純物層を形成することにより、前記ゲート電極で覆われた前記ドープ層の下の前記第２の半導体層に、反対導電型の高濃度領域が前記ゲート電極に対してセルフアラインして形成される工程とを有することを特徴とするＭＯＳ型固体撮像装置の製造方法。 - 前記受光ダイオードの形成領域に対して前記半導体基板の内部に一導電型不純物を導入して、前記第１の半導体層の下端に接続されるとともに、前記半導体基板の内部に埋め込まれた一導電型の第１の埋込層を形成する工程と、
前記光信号検出用ＭＯＳトランジスタの形成領域に対して前記半導体基板の内部に反対導電型不純物を導入して、前記第１の半導体層の下端に接続されるとともに、前記半導体基板の内部に埋め込まれた反対導電型の第２の埋込層を形成する工程とを有することを特徴とする請求項７記載のＭＯＳ型固体撮像装置の製造方法。 - 前記ソース領域と前記ドレイン領域とに導入する一導電型不純物の導入条件を変え、前記高濃度領域をゲート電極下で前記ソース領域側に寄った位置に形成することを特徴とする請求項７又は８に記載のＭＯＳ型固体撮像装置の製造方法。
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