JP5052007B2

JP5052007B2 - 半導体装置

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Inventors: 竜二山日; 浩矢野
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Description

本発明は、電極パッドおよびキャパシタを備える半導体装置に関する。

ＩｎＰ基板上にフォトダイオード、抵抗素子、バイパスダイオードおよび容量素子を集積化した半導体受光素子が開示されている（例えば、特許文献１参照）。この技術によれば、ＩｎＰ基板上に受光素子として機能するために必要な素子を集積することができる。したがって、外部の抵抗素子、容量素子等の外付け部品への接続が不要になる。

ここで、容量素子は、電源において発生する高周波成分をカットしてデバイスの誤作動を防止するために用いられる。この高周波成分の高周波信号は、電流変化に伴って電源ラインを伝搬してデバイスの誤作動を誘発する。したがって、高周波成分を十分にカットする大容量の容量素子が必要になる。

特開２００５−１２９６８９号公報

しかしながら、特許文献１の技術では、容量素子の容量を十分に大きくしようとすると半導体受光素子が大型化してしまう。本発明は、大型化せずに容量素子の容量を増大させることができる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、電極パッドと、キャパシタと、電極パッドおよびキャパシタが所定の領域に配置された基板とを備え、キャパシタおよび電極パッドは、キャパシタおよび電極パッドの各々の少なくとも２辺が所定の間隔で隣接する、平面上の配置関係を有し、キャパシタは、キャパシタの当該２辺を連結して電極パッドと対向する接続辺をさらに備え、接続辺と２辺の各々とがなすキャパシタの外側の角度は、９０度よりも大きく、キャパシタは、第１のキャパシタ上に第２のキャパシタが積層された構造を有し、第１のキャパシタおよび第２のキャパシタは、電極によって絶縁体が挟持された構成を有し、前記２辺および前記接続辺は、第２のキャパシタの辺であり、第１のキャパシタは、第２のキャパシタよりも電極パッド側に延在していることを特徴とするものである。

本発明に係る光半導体装置においては、キャパシタの電極パッドに隣接する隣接部を電極パッド方向に拡大させることができる。それにより、キャパシタの面積を増大させることができる。その結果、光半導体装置全体を大型化することなく、キャパシタの容量を増大させることができる。

第１のキャパシタおよび第２のキャパシタは、ＭＩＳ構造またはＭＩＭ構造からなるものであってもよい。

キャパシタは、第１のキャパシタ領域上に第２のキャパシタ領域が積層された構造を有し、第１のキャパシタおよび第２のキャパシタは、電極によって絶縁体が挟持された構成を有し、前記２辺および前記接続辺は、第２キャパシタの辺であり、第１のキャパシタ領域は、第２のキャパシタ領域よりも電極パッド側に延在していてもよい。この場合、第１のキャパシタ領域の容量を増大させることができる。それにより、キャパシタ全体の容量を増大させることができる。

本発明に係る半導体装置は基板上にさらに受光素子を備え、基板上の中央部に受光素子の受光面が配置され、基板上の少なくとも４隅の１つに電極パッドとが配置されていてもよい。また、受光素子は、アバランシェフォトダイオードまたはＰＩＮフォトダイオードであってもよい。さらに、本発明に係る半導体装置は基板上にさらに抵抗素子を備えていてもよい。この場合、本発明に係る光半導体装置を外部の抵抗体に接続する必要がなくなる。

本発明によれば、キャパシタの電極パッドに隣接する隣接部を電極パッド方向に拡大させることができる。それにより、キャパシタの面積を増大させることができる。その結果、光半導体装置全体を大型化することなく、キャパシタの容量を増大させることができる。

以下、本発明を実施するための最良の形態を説明する。

図１は、本発明の第１実施例に係る光半導体装置１００を説明するための図である。図１（ａ）は光半導体装置１００の平面図であり、図１（ｂ）は光半導体装置１００の回路図である。図１（ａ）に示すように、光半導体装置１００は、基板１０上の配置領域１１内にフォトダイオード２０、抵抗素子３０，４０、電極パッド５１〜５４およびキャパシタ６０が配置された構造を有する。

基板１０は、例えば、一辺が４４０μｍ程度の正方形状のチップで、ＩｎＰ等の半絶縁性材料から構成される。フォトダイオード２０は、受光径が約３０μｍ〜１００μｍ程度のＰＩＮフォトダイオードであり、基板１０上の中央部に配置されている。なお、フォトダイオード２０として、ＡＰＤ（アバランシェフォトダイオード）を用いることもできる。

抵抗素子３０，４０は、高周波信号の反射、オーバーシュート、アンダーシュート等のデバイスを誤作動させるノイズを低減させるためのものである。抵抗素子３０は、電極パッド５４とキャパシタ６０とを接続している。抵抗素子４０は、電極パッド５２と電極パッド５３とを接続している。抵抗素子３０の抵抗は例えば５０Ωであり、抵抗素子４０の抵抗は例えば３０Ωである。

電極パッド５１〜５４のそれぞれは、配置領域１１の各角に配置されている。電極パッド５１とキャパシタ６０とは、配線６２によって接続されている。フォトダイオード２０と電極パッド５３とは、配線６１によって接続されている。キャパシタ６０は、配置領域１１内におけるフォトダイオード２０、抵抗素子３０，４０および配線６１，６２を除く領域において、電極パッド５１〜５４と所定の間隔で隣接するように配置されている。各素子と各電極パッドとを上記のように接続することによって、図１（ｂ）に示すような回路構成となる。

図２は、電極パッド５１〜５４およびキャパシタ６０の形状の詳細について説明するための図である。図２においては、説明の簡略化のために電極パッド５１およびその周辺のキャパシタ６０の形状について説明する。電極パッド５１は、２辺が配置領域１１の角部において基板１０の一角部に対向するように配置されている。

本実施例においては、電極パッド５１は、電極パッド５１が配置されている基板１０の角部に電極パッド５１の角部５１ａが平行になるように配置されている。それにより、電極パッド５１が配置されている基板１０の角方向に電極パッド５１の面積を最大限に広げることができる。その結果、電極パッド５１へのボンディングワイヤの接続が容易になる。また、角部５１ａを形成する２辺のいずれの方向からもボンディングワイヤを接続することができる。それにより、ボンディングワイヤを接続する方向の自由度を増すことができる。なお、本実施例においては、角部５１ａを構成する電極パッド５１の２辺のそれぞれの長さは、９０μｍ程度である。

また、電極パッド５１は、角部５１ａと反対側の角部の少なくとも一部が切除された形状を有している。すなわち、電極パッド５１において、角部５１ａの対角側の領域５１ｂは、角部５１ａの方向に収縮する形状を有する。この場合、キャパシタ６０の電極パッド５１に対向する対向部を電極パッド５１方向に拡大させることができる。それにより、電極パッド５１の十分な面積を確保しつつキャパシタ６０の面積を増大させることができる。なお、キャパシタ６０と電極パッド５１とが互いに隣接する隣接部において略一定の間隔で隣接することによって、キャパシタ６０の面積を最大限に増大させることができる。

電極パッド５２〜５４は、電極パッド５１と同様に配置領域１１の他の角部にそれぞれ配置され、電極パッド５１と同様の形状を有する。本実施例の場合、キャパシタ６０の容量を１００ｐＦ程度まで増大させることができる。以下、電極パッド５１の複数の例について説明する。

図２（ａ）に示すように、領域５１ｂは、丸みを帯びていてもよい。この場合、キャパシタ６０において電極パッド５１と対向しかつ直交する２辺は、キャパシタ６０側に凹な湾曲辺によって連結されている。また、図２（ｂ）に示すように、領域５１ｂは、角部５１ａと反対側に突出するような円弧を描いてもよく湾曲していてもよい。この場合、キャパシタ６０において電極パッド５１と対向する外周は、キャパシタ６０側に凹に湾曲している。

さらに、図２（ｃ）に示すように、領域５１ｂを多角形状にして角部５１ａ方向に収縮する形状としてもよい。図２（ｃ）の場合、キャパシタ６０と電極パッド５１とは、各々の連続する３辺が所定の間隔で隣接する。キャパシタ６０の上記３辺のうち連続する２辺のなキャパシタ６０の外側の角度は、９０度よりも大きくなっている。また、図２（ｄ）に示すように、電極パッド５１の形状を三角形として角部５１ａの対角側を切り取った形状としてもよい。この場合、キャパシタ６０において電極パッド５１と対向する角部を構成する２辺と９０度よりも大きい内角をなす辺によって接続されている。

電極パッド５１の形状を上記のような形状とすることにより、電極パッド５１とボンディングワイヤとの接続領域を確保しつつ、光半導体装置１００が大型化することなくキャパシタ６０の容量を増大させることができる。また、外部の抵抗素子、キャパシタに接続する必要がなくなる。それにより、光半導体装置１００の実装密度が向上する。

図３は、光半導体装置１００の概略的な積層構造を示す図である。以下、図３を参照しつつ、光半導体装置１００の積層構造について説明する。フォトダイオード２０は、基板１０上に、ｎ型ＩｎＧａＡｓ膜７１、ｉ型ＩｎＧａＡｓ膜７２、ｐ型ＩｎＧａＡｓ膜７３、ｐ型ＩｎＧａＡｓ膜７４、ｉ型ＩｎＰ膜７５および反射防止ＳｉＯＮ膜７６が順に積層された構造を有する。また、ｐ型ＩｎＧａＡｓ膜７４上の一部の領域からオーミック電極７７および電極７８が上方に貫通している。

ｎ型ＩｎＧａＡｓ膜７１の膜厚は６００ｎｍ程度であり、ｉ型ＩｎＧａＡｓ膜７２の膜厚は２７００ｎｍ程度であり、ｐ型ＩｎＧａＡｓ膜７３の膜厚は１００ｎｍ程度であり、ｐ型ＩｎＧａＡｓ膜７４の膜厚は２００ｎｍ程度であり、ｉ型ＩｎＰ膜７５の膜厚は５００ｎｍ程度であり、反射防止ＳｉＯＮ膜７６の膜厚は２００ｎｍ程度である。

キャパシタ６０は、ｎ型ＩｎＧａＡｓ膜７１上にＳｉＮ膜７９、Ｔｉ（１００ｎｍ）／Ｐｔ（８０ｎｍ）／Ａｕ（１３０ｎｍ）からなる金属層８０、ＳｉＮ膜８１、Ｔｉ（１００ｎｍ）／Ｐｔ（８０ｎｍ）／Ａｕ（１３０ｎｍ）からなる金属層８２が順に積層された構造を有する。すなわち、キャパシタ６０は、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタおよびＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが積層された構造を有する。なお、ＳｉＮ膜７９，８１の膜厚は、７０ｎｍ程度である。

このように、フォトダイオード２０のｎ型半導体層およびキャパシタ６０の半導体層は、共通のｎ型ＩｎＧａＡｓ膜７１の一部を用いている。この場合、フォトダイオード２０のｎ型半導体層およびキャパシタ６０の半導体層を同一工程で成膜することができる。それにより、光半導体装置１００の製造コストの低減化を図ることができる。また、フォトダイオード２０のｎ型半導体層およびキャパシタ６０の半導体とを個別に形成する場合に比較して、光半導体装置１００を小型化することができる。

なお、フォトダイオード２０のｐ型半導体層およびキャパシタ６０の半導体層が共通の半導体層の一部を用いてもよい。フォトダイオード２０としてアバランシェフォトダイオードを用いる場合においても、アバランシェフォトダイオードを構成する半導体層とキャパシタ６０の半導体層とを共通の半導体層の一部としてもよい。

抵抗素子３０，４０は、基板１０上にＳｉＮ膜８３およびＮｉＣｒＳｉからなる抵抗膜８４が積層された構造を有する。なお、反射防止ＳｉＯＮ膜７６は、光半導体装置１００全体を覆っている。電極パッド５１は、金属層８０上の一部に積層されたＴｉ／Ｐｔ／Ａｕからなる電極８５から構成される。なお、ＳｉＮ膜８１等と反射防止ＳｉＯＮ膜７６との間にコンタクト用ＳｉＯＮ膜８６が形成されている。コンタクト用ＳｉＯＮ膜８６の膜厚は、１７０ｎｍ程度である。

続いて、光半導体装置１００の製造方法について説明する。まず、基板１０上にシリコンを１×１０^１８ｃｍ^−３ドープしたｎ型ＩｎＧａＡｓ膜、不純物を故意にドープしないｉ型ＩｎＧａＡｓ膜、Ｚｎを１×１０^１８ｃｍ^−３ドープしたｐ型ＩｎＧａＡｓ膜およびＺｎを１．５×１０^１９ｃｍ^−３ドープしたｐ型ＩｎＧａＡｓ膜を順に積層する。これらの膜は、基板１０上にＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ）等によって成膜することができる。

次に、硫酸を用いたエッチング処理によって、フォトダイオード２０を形成する領域のｉ型ＩｎＧａＡｓ膜７２、ｐ型ＩｎＧａＡｓ膜７３およびｐ型ＩｎＧａＡｓ膜７４と、フォトダイオード２０およびキャパシタ６０を形成する領域のｎ型ＩｎＧａＡｓ膜７１と、を除く上記各膜を除去する。次いで、ｉ型ＩｎＧａＡｓ膜７２、ｐ型ＩｎＧａＡｓ膜７３およびｐ型ＩｎＧａＡｓ膜７４を覆うようにｉ型ＩｎＰ膜７５を成長させる。

次に、リン酸エッチング処理および酢酸エッチング処理によって抵抗素子３０，４０を形成する領域のｎ型ＩｎＧａＡｓ膜および基板１０の一部を除去する。その後、成膜およびエッチング処理等を繰り返すことによって、ＳｉＮ膜８３、オーミック電極７７、ＳｉＮ膜７９、抵抗膜８４、金属層８０、ＳｉＮ膜８１、金属層８２、コンタクト用ＳｉＯＮ膜８６、電極８５および反射防止ＳｉＯＮ膜７６を順に形成する。以上の工程により、光半導体装置１００が完成する。

図４は、光半導体装置１００における電極パッド５１〜５４とキャパシタ６０との立体的な関係の例を説明するための模式的断面図である。図４（ａ）に示すように、キャパシタ６０は、電極パッド５１〜５４の下方に形成されていなくてもよい。この場合、電極パッド５１〜５４からのキャパシタ６０への影響を抑制することができる。なお、電極パッド５１とキャパシタ６０とは、配線６２による電極パッド５１と金属層８２との接続によって接続されている。また、図４（ｂ）に示すように、電極パッド５１の下方までｎ型ＩｎＧａＡｓ膜７１、ＳｉＮ膜７９および金属層８０が延在していてもよい。この場合、キャパシタ６０に含まれるＭＩＳキャパシタの容量が増大する。それにより、キャパシタ６０全体の容量を増大させることができる。

さらに、図４（ｃ）に示すように、電極パッド５１の下方までｎ型ＩｎＧａＡｓ膜７１、ＳｉＮ膜７９、金属層８０、ＳｉＮ膜８１および金属層８２が延在していてもよい。この場合、キャパシタ６０に含まれるＭＩＳキャパシタおよびＭＩＭキャパシタの容量が増大する。それにより、キャパシタ６０全体の容量を増大させることができる。

また、図４（ｄ）に示すように、金属層８２の一部を分離して電極パッド５２〜５４として用い、金属層８２の一部を分離せずに電極パッド５１として用い、電極パッド５２〜５４の下方までｎ型ＩｎＧａＡｓ膜７１、ＳｉＮ膜７９および金属層８０が延在してもよい。

この場合、金属層８２を形成する工程において同時に電極パッド５１〜５４を形成することができる。それにより、光半導体装置１００の製造工程の短縮化を図ることができるとともに、光半導体装置１００の製造コストの低減化を図ることができる。また、電極パッド５１側においては、キャパシタ６０に含まれるＭＩＳキャパシタおよびＭＩＭキャパシタの容量が増大する。さらに、電極パッド５２〜５４側においては、キャパシタ６０に含まれるＭＩＳキャパシタの容量が増大する。それにより、キャパシタ６０全体の容量を増大させることができる。

図５は、光半導体装置１００のレイアウトの他の例を示す図である。図５に示すように、電極パッド５３とフォトダイオード２０とを結ぶ最短ラインに沿って配線６１を配置してもよい。この場合、基板１０上においてフォトダイオード２０、抵抗素子３０，４０および配線６１，６２を除く領域を最大限活用してキャパシタ６０の面積を確保することができる。

本実施例においては、キャパシタ６０のＭＩＳキャパシタが第１のキャパシタ領域に相当し、キャパシタ６０のＭＩＭキャパシタ第２のキャパシタ領域に相当する。

図６は、本発明の第２実施例に係る光半導体装置１００ａを説明するための図である。図６（ａ）は光半導体装置１００ａの平面図であり、図６（ｂ）は光半導体装置１００ａの回路図である。図６（ａ）に示すように、光半導体装置１００ａが図１の光半導体装置１００と異なる点は、電極パッド５２が設けられていない点およびキャパシタ６０の占有面積が拡大している点である。

図６（ａ）に示すように、電極パッド５３とフォトダイオード２０とは、抵抗４０素子および配線６１を介して接続されている。キャパシタ６０は、光半導体装置１００において電極パッド５２が配置されていた領域まで占有している。それにより、基板１０上の領域を最大限活用してキャパシタ６０の面積を確保することができる。本実施例においては、キャパシタ６０の容量は、１２３ｐＦ程度である。各素子と各電極パッドとを上記のように接続することによって、図６（ｂ）に示すような回路構成となる。

このように、電極パッドが３つである場合においても、電極パッド５１，５３，５４の形状を図２に示すような形状にすることによって、キャパシタ６０の面積を拡大させることができる。その結果、光半導体装置１００ａが大型化することなくキャパシタ６０の容量を増大させることができる。

続いて、本発明の第３実施例に係る光半導体装置１００ｂについて説明する。図７は、光半導体装置１００ｂの平面図である。図７に示すように、光半導体装置１００ｂが図１の光半導体装置１００と異なる点は、電極パッド５１〜５４が配置されている箇所および電極パッド５１〜５４の形状である。電極パッド５１〜５４のそれぞれは、配置領域１１の各側部の中央部に配置されている。各素子と各電極パッドとの接続は、光半導体装置１００と同様である。キャパシタ６０は、配置領域１１内においてフォトダイオード２０、抵抗素子３０，４０および配線６１，６２を除く領域において、電極パッド５１〜５４と所定の間隔で隣接するように配置されている。

図８は、電極パッド５１〜５４およびキャパシタ６０の形状の詳細について説明するための図である。図８においては、説明の簡略化のために電極パッド５１およびその周辺のキャパシタ６０の形状について説明する。電極パッド５１は、一辺が配置領域１１の側部において基板１０の一辺に対向するように配置されている。本実施例においては、電極パッド５１は、電極パッド５１が配置されている基板１０の一辺に電極パッド５１の辺５１ｃが平行になるように配置されている。それにより、電極パッド５１が配置されている基板１０の側部方向に電極パッド５１の面積を最大限に拡大することができる。その結果、電極パッド５１へのボンディングワイヤの接続が容易になる。なお、本実施例においては、辺５１ｃの長さは、９０μｍ程度である。

ここで、電極パッド５１において辺５１ｃと反対側の２つの角部領域をそれぞれ領域５１ｄおよび領域５１ｅとする。電極パッド５１の辺５１ｃと反対側の形状は、矩形の少なくとも１つの角部の少なくとも一部が切除された形状である。すなわち、領域５１ｄおよび領域５１ｅのうち少なくとも一方は、内側に収縮する形状を有する。この場合、キャパシタ６０の電極パッド５１に対向する対向部を電極パッド５１方向に拡大させることができる。それにより、電極パッド５１の十分な面積を確保しつつキャパシタ６０の面積を増大させることができる。

電極パッド５２〜５４は、電極パッド５１と同様に配置領域１１の他の側部にそれぞれ配置され、電極パッド５１と同様の形状を有する。本実施例の場合、キャパシタ６０の容量を１２５ｐＦ程度まで増大させることができる。以下、電極パッド５１の複数の例について説明する。

図８（ａ）に示すように、領域５１ｄまたは領域５１ｅは、丸みを帯びていてもよい。また、図８（ｂ）に示すように、領域５１ｄおよび領域５１ｅの両方が、辺５１ｃと反対側に突出するような円弧を描いてもよく湾曲していてもよい。さらに、図８（ｃ）に示すように、領域５１ｄおよび領域５１ｅを矩形の角部を切り取った形状としてもよい。電極パッド５１の形状を上記のような形状とすることにより、電極パッド５１とボンディングワイヤとの接続領域を確保しつつ、光半導体装置１００が大型化することなくキャパシタ６０の容量を増大させることができる。また、外部の抵抗素子、キャパシタに接続する必要がなくなる。それにより、光半導体装置１００ｂの実装密度が向上する。

なお、本実施例においても、電極パッド５１の下方にキャパシタ６０のＭＩＳキャパシタおよびＭＩＭキャパシタが延在していてもよく、電極パッド５２〜５４の下方にキャパシタ６０のＭＩＳキャパシタが延在していてもよい。

図９は、本発明の第４実施例に係る光半導体装置１００ｃの平面図である。上記のように、実施例１および実施例２においては各電極パッドを配置領域１１の各角部に配置する構成例を示し、実施例３においては各電極パッドを配置領域１１の各側部に配置する構成例を示した。第４実施例においては、各電極パッドを配置する箇所を配置領域１１の角部および側部の両方に組み合わせて配置させる構成を示す。以下、詳細について説明する。

図９に示すように、光半導体装置１００ｃが図１の光半導体装置１００と異なる点は、配置領域１１内において電極パッド５３，５４を配置する場所が異なる点である。光半導体装置１００ｃにおいては、電極パッド５３は図１において配置されている配置領域１１の角部よりも電極パッド５２側の側部に配置され、電極パッド５４は図１において配置されている配置領域１１の角部よりも電極パッド５１側の側部に配置されている。各素子と各電極パッドとの接続は、光半導体装置１００と同様である。キャパシタ６０は、基板１０上においてフォトダイオード２０、抵抗素子３０，４０および配線６１，６２を除く領域において、電極パッド５１〜５４と所定の間隔で隣接するように配置されている。

このように、各電極パッドを配置する箇所を基板１０の角部および側部の両方に配置する場合においても、電極パッド５１〜５４の形状を図２または図８に示すような形状にすることによって、キャパシタ６０の面積を拡大させることができる。その結果、電極パッド５１〜５４とボンディングワイヤとの接続領域を確保しつつ、光半導体装置１００が大型化することなくキャパシタ６０の容量を増大させることができる。なお、電極パッド５１〜５４のいずれを配置領域１１の側部に配置してもよく、電極パッド５１〜５４のいずれを配置領域１１の角部に配置してもよい。

続いて、本発明の第５実施例に係る電子部品２００について説明する。図１０は、本発明の第５実施例に係る電子部品２００を説明するための図である。図１０（ａ）は電子部品２００の平面図であり、図１０（ｂ）は電子部品２００の回路図である。図１０（ａ）に示すように、電子部品２００は、基板２０１上の配置領域２１０内に、抵抗素子２０２、電極パッド２０３〜２０５およびキャパシタ２０６が配置された構造を有する。

基板２０１は、図１の基板１０と同様の材料から構成され、基板１０と同様の形状を有する。抵抗素子２０２は、電極パッド２０４と電極パッド２０５とを接続する。抵抗素子２０２の抵抗は、例えば、５０Ω程度である。電極パッド２０３〜２０５のそれぞれは、配置領域２１０内の各角に配置されている。配線２０７は、電極パッド２０３とキャパシタ２０６とを接続する。配線２０８は、電極パッド２０５とキャパシタ２０６とを接続する。

キャパシタ２０６は、配置領域２１０内における抵抗素子２０２、電極パッド２０３〜２０５および配線２０７，２０８を除く領域において、電極パッド２０３〜２０５と所定の間隔で隣接するように配置されている。各素子と各電極パッドとを上記のように接続することによって、図１０（ｂ）に示すような回路構成となる。電子部品２００の積層構造は、フォトダイオード２０が設けられていない場合の光半導体装置１００と同様である。

電極パッド２０３〜２０５の形状は、図２に示すような形状を有する。それにより、キャパシタ２０６の面積を拡大させることができる。その結果、電極パッドとボンディングワイヤとの接続領域を確保しつつ、電子部品２００が大型化することなくキャパシタ２０６の容量を増大させることができる。また、外部の抵抗素子、キャパシタに接続する必要がなくなる。それにより、電子部品２００の実装密度が向上する。

なお、電極パッド２０３〜２０５を配置領域２１０の各側部に配置して電極パッド２０３〜２０５の形状を図８に示すような形状にしてもよい。また、キャパシタと電極パッドとの平面上の配置関係は、上記各実施例における配置に制限されるものではない。その場合においても、キャパシタおよび電極パッドは、図２および図８に示すような形状であってもよい。さらに、電極パッド２０３の下方にキャパシタ２０６のＭＩＳキャパシタおよびＭＩＭキャパシタが延在していてもよく、電極パッド２０４，２０５の下方にキャパシタ２０６のＭＩＳキャパシタが延在していてもよい。

本発明の第１実施例に係る光半導体装置を説明するための図である。電極パッドおよびキャパシタの形状の詳細について説明するための図である。光半導体装置の概略的な積層構造を示す図である。光半導体装置における電極パッドとキャパシタとの立体的な関係の例を説明するための模式的断面図である光半導体装置のレイアウトの他の例を示す図である。本発明の第２実施例に係る光半導体装置を説明するための図である。本発明の第３実施例に係る光半導体装置の平面図である。電極パッドおよびキャパシタの形状の詳細について説明するための図である。本発明の第４実施例に係る光半導体装置の平面図である。本発明の第５実施例に係る電子部品を説明するための図である。

符号の説明

１０基板
１１，２１０配置領域
２０フォトダイオード
３０，４０，２０２抵抗素子
５１〜５４，２０３〜２０５電極パッド
６０，２０６キャパシタ
１００，１００ａ，１００ｂ，１００ｃ光半導体装置
２００電子部品

Claims

電極パッドと、
キャパシタと、
前記電極パッドおよび前記キャパシタが所定の領域に配置された基板とを備え、
前記キャパシタおよび前記電極パッドは、前記キャパシタおよび前記電極パッドの各々の少なくとも２辺が所定の間隔で隣接する、平面上の配置関係を有し、
前記キャパシタは、前記キャパシタの当該２辺を連結して前記電極パッドと対向する接続辺をさらに備え、
前記接続辺と前記２辺の各々とがなす前記キャパシタの外側の角度は、９０度よりも大きく、
前記キャパシタは、第１のキャパシタ上に第２のキャパシタが積層された構造を有し、
前記第１のキャパシタおよび前記第２のキャパシタは、電極によって絶縁体が挟持された構成を有し、
前記２辺および前記接続辺は、前記第２のキャパシタの辺であり、
前記第１のキャパシタは、前記第２のキャパシタよりも前記電極パッド側に延在していることを特徴とする半導体装置。
前記第１のキャパシタおよび前記第２のキャパシタは、ＭＩＳ構造またはＭＩＭ構造からなることを特徴とする請求項１記載の半導体装置。
前記基板上にさらに受光素子を備え、
前記基板上の中央部に前記受光素子の受光面が配置され、前記基板上の少なくとも４隅の１つに前記電極パッドとが配置されていることを特徴とする請求項１または２記載の半導体装置。
前記受光素子は、アバランシェフォトダイオードまたはＰＩＮフォトダイオードであることを特徴とする請求項３記載の半導体装置。
前記基板上にさらに抵抗素子を備えることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。