JP5761533B2 - ＳｉＣ半導体素子 - Google Patents

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Description

本発明は、ＳｉＣ半導体素子の絶縁膜とＳｉＣ半導体における界面欠陥を低減し、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）等のチャネル移動度を向上させる技術に関する。
ＳｉＣ半導体とは炭素（Ｃ）とケイ素（Ｓｉ）の化合物であるＳｉＣ（Silicon carbide，炭化ケイ素）からなる半導体である。ＳｉＣ半導体の最大の特徴は、パワーエレクトロニクスに用いる半導体デバイス（パワーデバイス）の材料として適した物性値を有することである。例えば、市販されている単結晶の４Ｈ−ＳｉＣの場合、禁制帯幅が３．３ｅＶと従来のＳｉ半導体に比べて３倍と広く、絶縁破壊電界強度が３ＭＶ／ｃｍと従来のＳｉ半導体に比べて１０倍程度大きく、また飽和電子速度が従来のＳｉ半導体に比べて３倍と速い。また、ＳｉＣ半導体は、Ｓｉ半導体よりも、熱伝導性，耐熱性，耐薬品性に優れており、放射線に対する耐性もＳｉ半導体より高いという特徴を備えている。このような特徴から、ＳｉＣ半導体、特に、ＳｉＣのＭＯＳＦＥＴは、パワーエレクトロニクスに用いられる半導体デバイスに好適に使用されている。
しかし、ＳｉＣのＭＯＳＦＥＴでは、ゲート絶縁膜（ゲート酸化膜）とＳｉＣの界面における欠陥が多く、チャネル移動度が小さいことが、従来から問題とされていた。特に、４Ｈ−ＳｉＣでは、バルク結晶中の電子移動度が８００−１０００ｃｍ２／Ｖｓと高いのに対し、ＳｉＣのＭＯＳＦＥＴのチャネル移動度（Ｓｉ面）は、１０ｃｍ２／Ｖｓと小さいことが問題として挙げられていた。
また従来から、熱酸化やＣＶＤ法を用いて絶縁膜を形成したり、また、形成した絶縁膜をＮＯ，ＮＯ２,ＮＨ３ガスなどにより絶縁膜とＳｉＣの界面を窒化することなどが行われており、界面における欠陥を少なくして、チャネル移動度を向上させている。しかしながら、ＳｉＣのＭＯＳＦＥＴのチャネル移動度（Ｓｉ面）は、界面を窒化した場合でも、４０−５０ｃｍ２／Ｖｓと小さく、更なるチャネル移動度の向上が切望されている。
ＳｉＣのＭＯＳＦＥＴのチャネル移動度が小さい理由は、従来技術で作製されるＳｉＣの界面には欠陥が多い、すわなち、界面準位密度が大きいためである。ＳｉＣのＭＯＳＦＥＴのチャネル移動度が小さいことによって、ＭＯＳＦＥＴのトランジスタのオン抵抗値が大きくなる。トランジスタのオン抵抗値が大きくなれば消費電力が多くなってしまう。
上述したように、４Ｈ−ＳｉＣでは、本来、バルク結晶中の電子移動度が８００−１０００ｃｍ２／Ｖｓと高いにも関わらず、ＳｉＣのＭＯＳＦＥＴといったデバイス化を図ると、ゲート絶縁膜とＳｉＣの界面における欠陥のためにチャネル移動度が小さくなってしまうといった問題がある。
従来、上記問題に関して、熱酸化法、ＣＶＤ法および界面窒化法などによるゲート絶縁膜の形成方法を工夫することにより界面欠陥を低減し、チャネル移動度を向上させてきた。
一方、上記問題に関して、ＳｉＣの結晶面に着目し、チャネル移動度を向上させる技術がある。このＳｉＣ結晶面に着目した技術を幾つか紹介する。
先ず、ＤＭＯＳＦＥＴ（Double implanted ＭＯＳＦＥＴ）やＵＭＯＳＦＥＴ（トレンチ型ＭＯＳＦＥＴ）といったデバイスを作製する際は、一般的に、標準のＳｉＣウェハのＳｉ面の（０００１）面あるいはＣ面の（０００−１）面を、＜１１−２０＞方向に４°または８°の傾斜（オフ）させた結晶面が用いられている。しかし、（０００１）面あるいは（０００−１）面は、チャネル移動度がさほど高くない。
（０００１）面あるいは（０００−１）面よりも、｛０００１｝面に垂直な｛１１−２０｝面で高いチャネル移動度が報告されているが、結晶面がずれると移動度は低下してしまうことが知られている。｛１１−２０｝面を用いることでチャネル移動度が向上するものの、チャネル移動度は６ｃｍ２／Ｖｓ程度である。
また、｛０００１｝面から＜０１−１０＞方向に５０〜６５°の範囲内で傾斜（オフ）させた結晶面により、界面欠陥の低減が図れ、チャネル移動度が向上することが知られている（特許文献１）。
また、｛０３−３８｝面を用いることでチャネル移動度が向上することが知られている（特許文献２）。ここで、｛０３−３８｝面は、｛０００１｝面から＜１−１００＞方向に５４．７°傾斜した結晶面である。
しかしながら、｛０３−３８｝面を用いることでチャネル移動度が向上するものの、チャネル移動度は１１ｃｍ２／Ｖｓ程度である。
なお、結晶面および方向の表記は、結晶学上、数字に上付きのバーを付すが、本発明の明細書、要約書、特許請求の範囲における結晶面および方向の表記は、出願表記の制約上、数字の上にバーを付す代わりに、数字の前に−（マイナス符号）を付して表現する。また、結晶内の方向を示す個別方位は［ ］で、等価な方向すべてを示す集合方位は＜ ＞で、結晶面を示す個別面は（ ）で、等価な対称性を有する集合面は｛ ｝でそれぞれ表現する。なお、図面における結晶面および方向の表記は、結晶学上の数字の上にバーを付した本来の表記で行っている。
特開２０１０−０４０５６４号公報 特開２００２−２６１２７５号公報
上記状況に鑑みて、本発明は、ＳｉＣ半導体に接する絶縁膜とＳｉＣとの界面欠陥を低減させ、チャネル移動度を向上させたＳｉＣ半導体素子を提供することを目的とする。
本発明者らは、従来知られていなかったＳｉＣの特定の結晶面をＭＯＳＦＥＴのトレンチ側壁などに用いることにより、絶縁膜とＳｉＣの界面欠陥が大幅に低減でき、チャネル移動度を大幅に向上できることを見出し、本発明を完成させた。
すなわち、上記目的を達成すべく、本発明のＳｉＣ半導体素子は、ＳｉＣ半導体基板と基板に接する絶縁膜を少なくとも備える半導体素子において、ＳｉＣ半導体基板の結晶面として、｛１１−２０｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜１１−２０＞方向に７０〜８０°オフさせた面上、に絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備える。
特定の結晶面を用いることにより、ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度を向上させることができる。
ここで、｛１１−２０｝面を［０００−１］方向に１０〜２０°オフさせた面と、（０００−１）面を＜１１−２０＞方向に７０〜８０°オフさせた面とは、同じ面を示している。すなわち、一例として、「｛１１−２０｝面を［０００−１］方向に１０°オフさせた面」は、「（０００−１）面を＜１１−２０＞方向に８０°オフさせた面」と同じ面を示す。「｛１１−２０｝面を［０００−１］方向に１０〜２０°オフさせた面と、（０００−１）面を＜１１−２０＞方向に７０〜８０°オフさせた面とは、同じ面を示している」とは、角度の対応関係を考慮すると、「｛１１−２０｝面を［０００−１］方向に１０〜２０°オフさせた面と、（０００−１）面を＜１１−２０＞方向に８０〜７０°オフさせた面とは、同じ面を示している」ということができる。｛１１−２０｝面は、等価な対称性を有する個別面の（１１−２０）面,（１−２１０）面，（−２１１０）面を意味している。また、（０００−１）面は、Ｃ面を意味している。なお、絶縁膜には酸化膜や窒化膜が含まれる。
なお、「オフさせた面」とは、本発明の所定の面から、所定の方向に所定の角度で「傾斜させた面」と表現することもできる。オフさせた結晶面は、本発明の所定の面から、所定の方向に所定の角度で傾いている面である。
上記のＳｉＣ半導体基板の結晶面として、｛１１−２０｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜１１−２０＞方向に７５°オフさせた面上、に絶縁膜を形成した構造を備えることが特に好ましい。ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度をより向上させることができる。
また、本発明のＳｉＣ半導体素子は、ＳｉＣ半導体基板と基板に接する絶縁膜を少なくとも備える半導体素子において、ＳｉＣ半導体基板の結晶面として、｛１−１００｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜１−１００＞方向に７０〜８０°オフさせた面上、に絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備える。
特定の結晶面を用いることにより、ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度を向上させることができる。
ここで、｛１−１００｝面を［０００−１］方向に１０〜２０°オフさせた面と、（０００−１）面を＜１−１００＞方向に７０〜８０°オフさせた面とは、同じ面を示している。｛１−１００｝面は、等価な対称性を有する個別面の（１−１００）面,（−１０１０）面，（０１−１０）面を意味している。
上記のＳｉＣ半導体基板の結晶面として、｛１−１００｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜１−１００＞方向に７５°オフさせた面上、に絶縁膜を形成した構造を備えることが特に好ましい。ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度をより向上させることができる。
また、本発明のＳｉＣ半導体素子は、ＳｉＣ半導体基板と基板に接する絶縁膜を少なくとも備える半導体素子において、ＳｉＣ半導体基板の結晶面として、｛−１２−１０｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜−１２−１０＞方向に７０〜８０°オフさせた面上、に絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備える。
特定の結晶面を用いることにより、ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度を向上させることができる。
ここで、｛−１２−１０｝面を［０００−１］方向に１０〜２０°オフさせた面と、（０００−１）面を＜−１２−１０＞方向に７０〜８０°オフさせた面とは、同じ面を示している。｛−１２−１０｝面は、等価な対称性を有する個別面の（−１２−１０）面,（２−１−１０）面，（−１−１２０）面を意味している。
また、｛−１２−１０｝面は、｛１１−２０｝面と比較すると、原子の構造配列が類似している。すなわち、ＳｉＣの単位セル構造においては、｛−１２−１０｝面と｛１１−２０｝面は、原子の構造配列が結晶軸に対称で、かつ、軸方向に単位セル構造の半分だけずれた構造配列になっている。これは、マクロ的に見れば、類似した結晶面となる。
上記のＳｉＣ半導体基板の結晶面として、｛−１２−１０｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜−１２−１０＞方向に７５°オフさせた面上、に絶縁膜を形成した構造を備えることが特に好ましい。ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度をより向上させることができる。
また、本発明のＳｉＣ半導体素子は、ＳｉＣ半導体基板と基板に接する絶縁膜を少なくとも備える半導体素子において、ＳｉＣ半導体基板の結晶面として、｛１０−１０｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜１０−１０＞方向に７０〜８０°オフさせた面上、に絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備える。
特定の結晶面を用いることにより、ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度を向上させることができる。
ここで、｛１０−１０｝面を［０００−１］方向に１０〜２０°オフさせた面と、（０００−１）面を＜１０−１０＞方向に７０〜８０°オフさせた面とは、同じ面を示している。｛１０−１０｝面は、等価な対称性を有する個別面の（１０−１０）面,（０−１１０）面，（−１１００）面を意味している。
また、｛１０−１０｝面は、｛１−１００｝面と比較すると、原子の構造配列が類似している。すなわち、ＳｉＣの単位セル構造においては、｛１０−１０｝面と｛１−１００｝面は、原子の構造配列が結晶軸に対称で、かつ、軸方向に単位セル構造の半分だけずれた構造配列になっている。これは、マクロ的に見れば、類似した結晶面となる。
上記のＳｉＣ半導体基板の結晶面として、｛１０−１０｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜１０−１０＞方向に７５°オフさせた面上、に絶縁膜を形成した構造を備えることが特に好ましい。ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度をより向上させることができる。
本発明のＳｉＣ半導体基板の特定の結晶面を用いることにより、ＳｉＣ半導体基板と絶縁膜との界面欠陥を低減し、半導体素子のチャネル移動度を向上させることができ、そのチャネル移動度は９０ｃｍ２／Ｖｓ以上のものを得ることができる。
また、上記の本発明のＳｉＣ半導体素子における結晶面が、ＳｉＣ半導体基板を用いたトレンチゲート構造のＭＯＳＦＥＴのトレンチ側壁の結晶面に用いられることが好ましい態様である。
上記の本発明のＳｉＣ半導体素子の結晶面を、トレンチゲート構造のＭＯＳＦＥＴのトレンチ側壁の結晶面として用いることにより、デバイス特性を大幅に改善することができる。これについては、後述の実施例において、実際にトレンチゲート構造のＭＯＳＦＥＴを作製して、ドレイン電流を測定し、チャネル移動度を評価している。
ここで、トレンチ側壁の形状としては、特に限定されるものではなく、溝のようなストライプ状や、六角形状の穴のようなハニカム状でもよい。また、側壁の基板面に対する角度は、垂直に形成されるものでも、所定のテーパー角度で斜めに形成されるものでもよく、側壁の結晶面として、本発明の結晶面が用いられていればよい。
また、上記の本発明のＳｉＣ半導体素子における絶縁膜には酸化膜や窒化膜が含まれる。
絶縁膜とＳｉＣの界面欠陥が低減できているため、ゲート絶縁膜として用いることで、ＭＯＳＦＥＴ等のチャネル移動度の向上が図れ、トランジスタのオン抵抗の低減につながることになる。また、表面パッシベーション膜として用いることで、ＳｉＣ表面、すなわちＳｉＣと絶縁膜の界面におけるキャリアの再結合が押さえられ、リーク電流の低減やバイポーラトランジスタおよびサイリスタなどにおける増幅率の向上につながることになる。
ＳｉＣ半導体の結晶構造は、六方晶系の結晶構造であればよく、例えば、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ（菱面体晶）などを用いることができる。また、本発明の半導体素子として、ＦＥＴを採用する場合、チャネルはｎ型チャネルであっても、ｐ型チャネルであっても、いずれでもよい。
本発明によれば、従来から用いている結晶面と比べ、飛躍的にチャネル移動度を向上させることができる。また、しきい値電圧も他のものに比べて低く、ドレイン電流の立ち上がりが急峻であるといった特性を有することから、本発明による結晶面をチャネルとしたＳｉＣのパワーＭＯＳＦＥＴを作製すれば、オン抵抗の低減につながり、パワーデバイスの消費電力低減が図れるといった効果を有する。
また、本発明による結晶面は、他の結晶面よりも界面欠陥が少ないことから、デバイス特性の温度変化も小さく、デバイス特性の改善が図れる効果もある。
４Ｈ−ＳｉＣ単位セルの結晶面の説明図１ ４Ｈ−ＳｉＣ単位セルの結晶面の説明図２ ４Ｈ−ＳｉＣ単位セルの結晶面と方向の説明図１ ４Ｈ−ＳｉＣ単位セルの結晶面と方向の説明図２ ４Ｈ−ＳｉＣの構造模式図 トレンチ側壁の結晶面の一例を示す模式図 トレンチ側壁の結晶面の説明図 本発明の結晶面の説明図１ 本発明の結晶面の説明図２ 本発明の結晶面を利用するデバイスの構造模式図 ＳｉＣのパワーＭＯＳＦＥＴの代表例であるＤＭＯＳＦＥＴの模式図 チャネル移動度をパラメータとしたＭＯＳＦＥＴのオン抵抗と絶縁破壊電圧の相関図 作製したトレンチ型ＭＯＳＦＥＴの構造模式図 ＵＭＯＳＦＥＴのドレイン電流特性の測定結果を示すグラフ ＵＭＯＳＦＥＴのチャネル移動度の測定結果を示すグラフ 第一原理計算により求めたＳｉＯ２／ＳｉＣ界面のバンド構造を示す図 各結晶面におけるラフネスと移動度の関係を表すグラフ 各結晶面のＡＦＭ像、（ａ）は（１１−２０）面を[０００−１]方向に１５°オフさせた結晶面、（ｂ）は（１１−２０）面、（ｃ）は（１１−２０）面を[０００１]方向に１５°オフさせた結晶面である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
先ず、図１と図２を参照して、４Ｈ−ＳｉＣ単位セルの結晶面の説明を行う。図１にＳｉＣの結晶の単位セル構造を示す。主な六方晶ＳｉＣには、一対のＳｉ−Ｃから成る層がｃ軸方向に４層周期で積層された構造になっている４Ｈ−ＳｉＣと、６層周期で積層されている６Ｈ−ＳｉＣがある。図１の単位セル構造の格子内に、４Ｈ−ＳｉＣでは４層、６Ｈ−ＳｉＣでは６層含まれている。
図２（１）は、六角柱の上面が（０００１）Ｓｉ面、底面が（０００−１）Ｃ面である。図２（２）は、六角柱の側面が（１−１００）面である。図２（３）は、図２（２）の（１−１００）面と垂直な面の（１１−２０）面である。
この六角柱の底面の（０００−１）Ｃ面の平面図を図３に示す。図３（１）（２）に示す六角には、ａ１，ａ２，ａ３の方向があり、ａ１とａ２の真ん中の方向が[１１−２０]方向、その反時計周りに１２０°毎に[１−２１０]方向、[−２１１０]方向となっている。[１１−２０]方向を法線とする面が、（１１−２０）面である。また、ａ１，ａ２，ａ３の方向が、それぞれ、[２−１−１０]方向、[−１２−１０]方向、[−１−１２０]方向となっている。
また、図４に示すように、[１１−２０]方向と[１−１００]方向とは互いに直交している。
また、図５は、４Ｈ−ＳｉＣの構造模式図を示している。図５（１）は{１１−２０}面の構造模式図であり、図５（２）は{−１２−１０}面の構造模式図である。{１１−２０}面と｛−１２−１０｝面は、原子の構造配列が類似している。ＳｉＣの単位セル構造においては、｛１１−２０｝面と｛−１２−１０｝面とは原子の構造配列が結晶軸に対称で、かつ、ｃ軸方向に単位セル構造の半分だけずれた構造配列になっている。これは、マクロ的に見れば、類似した結晶面となる。
図６は、トレンチ側壁の結晶面の一例を示す模式図である。図６では、（０００−１）Ｃ面のＳｉＣ基板に垂直に長方形のトレンチを形成した場合を想定している。４つの側壁は、図６の右の側壁が（１１−２０）面、その対向する左の側壁が（−１−１２０）、上の側壁が（１−１００）、下の側壁が（−１１００）である。
図７は、（０００−１）Ｃ面を水平０°から１５°傾斜（オフ）させた基板に略垂直にトレンチ側壁を形成した様子の断面模式図を示している。これは図８のＳｉＣ結晶の構造模式図に示すように、（１１−２０）面を[０００−１]方向に１５°傾斜（オフ）させたものと同等である。すなわち、トレンチゲート構造のＭＯＳＦＥＴにおいて、トレンチ側壁の結晶面として、（１１−２０）面を[０００−１]方向に１５°オフさせた面が用いられている。
図９は、ＳｉＣ結晶の単位セル構造に、（１１−２０）面を[０００−１]方向に１５°傾斜（オフ）させた面をハッチング表記で示したものである。
この面は、後述の実施例１で示すように優れたチャネル移動度を持つものであり、図１０に示すようなＤＭＯＳＦＥＴやＵＭＯＳＦＥＴのゲート絶縁膜と接触する部分、すなわち、ＳｉＣ半導体基板に絶縁膜を形成する結晶面として用いれば、それらのデバイス特性を大幅に改善することが可能である。
これについて、下記に詳細に説明する。
図１１に、ＳｉＣのＭＯＳＦＥＴの模式図を示す。ＳｉＣのＭＯＳＦＥＴは、ＳｉＣ半導体１０の基板上にゲート絶縁膜２０を形成し、ゲート電極１１、ソース電極１２、ドレイン電極１３の端子を設ける。ここで、ＳｉＣ半導体１０は図に示すように、ｎ＋層、ｐボディ層、ｎ−ドリフト層、ｎ＋基板層などいくつかの層に分けられる。そして、ソース電極１２からドレイン電極１３にかけて、電流抵抗となる部位が存在する。
例えば、ソース電極１２とｎ＋層の間の抵抗値Ｒｃｓ、ｎ＋層の抵抗値Ｒｎ、ゲート絶縁膜２０とＳｉＣ半導体１０の界面２１のチャネル抵抗値Ｒｃｈ、ｐボディ層に挟まれたｎ−ドリフト層のＪＦＥＴ抵抗値Ｒｊ、ｎ−ドリフト層の抵抗値Ｒｄ、ｎ＋基板層の抵抗値Ｒｓｕｂ、ｎ＋基板層とドレイン電極１３の間の抵抗値Ｒｃｄである。これらの抵抗値のうち、特に支配的なのが、界面２１のチャネル抵抗値Ｒｃｈである。
上述したように、４Ｈ−ＳｉＣでは、バルク中の電子移動度が８００−１０００ｃｍ２／Ｖｓと高いのに対し、ＳｉＣのＭＯＳＦＥＴの界面のチャネル移動度は、１０ｃｍ２／Ｖｓと小さいことが問題として挙げられている。これについて、図１２を用いて説明する。図１２は、チャネル移動度（μｃｈ）とトランジスタのオン抵抗の相関図を示しており、横軸は絶縁破壊電圧、すなわち半導体素子の耐圧を示している。
図１２において、４Ｈ−ＳｉＣの場合、Ｓｉの場合と比べて、同一耐圧の半導体素子に対するオン抵抗値は、シリコン単体（Ｓｉ
ｌｉｍｉｔ）とＳｉＣ半導体のドリフト層と基板（ｄｒｉｆｔ＋ｓｕｂ． ｌｉｍｉｔ）を比較すると、絶縁破壊電圧１０３Ｖ付近においては、１０００分の１程度と小さいことが示されている。また、チャネル移動度（μｃｈ）に反比例してオン抵抗値が低減されることが示されている。
なお、ＳｉＣ半導体において、チャネル抵抗、ｎ−ドリフト層の抵抗およびｎ＋基板層の抵抗以外の抵抗値は無視できる大きさである。特にチャネル抵抗値の低減がＳｉＣ半導体デバイスの性能向上に不可欠である。ＳｉＣのＭＯＳＦＥＴの界面のチャネル移動度（μｃｈ）を従来の１０ｃｍ２／Ｖｓ程度から１００ｃｍ２／Ｖｓ程度まで性能向上することで、本来の４Ｈ−ＳｉＣの高いポテンシャルを活用できることとなる。
実施例１では、トレンチ型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）デバイスを作製し、種々のオフ角を有する（０００−１）Ｃ面のＳｉＣ基板上に、略垂直の側壁を有するトレンチを形成して、デバイス特性を調べた結果を示す。
図１３は、今回作製したトレンチ型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）の構造模式図を示している。種々のオフ角を有する（０００−１）Ｃ面のＳｉＣ基板上に、略垂直の側壁を有するトレンチを形成し、トレンチ側壁の片側のみ電流の流れるトレンチ型ＭＯＳＦＥＴを作製したものである。
基板について（０００−１）面を用い、オフ角は、０°（すなわち、ｏｎ−ａｘｉｓ）、[−１−１２０]方向に４°、[−１−１２０]方向に８°、[−１−１２０]方向に１５°，[１−１００]方向に８°のものを作製した。また、トレンチの形状は長方形とし、隣接する側壁同士が直交するようにし、側壁の４面は、（１１−２０）面，（−１−１２０）面，（１−１００）面，（−１１００）面となるようにトレンチを形成した。基板にはオフ角があるため、実際には図７に示すように、例えば（１１−２０）面に対してオフ角がつくようになる。このため、以下の実施例では、例えば（１１−２０）と表記してあっても、実際には（１１−２０）面から基板オフ角に由来する傾斜がついている。
ここで、作製したＵＭＯＳＦＥＴのチャネル部のアクセプタ密度は、Ｎａが１〜２×１０１７ｃｍ−３である。移動度のでやすいアクセプタ密度ではなく、実用化されているデバイスに近いアクセプタ密度を用いている。また、ゲート絶縁膜は、Ｓｉ酸化膜をウェット酸化で形成し、酸化後に一酸化窒素（ＮＯ）ガスを用いて熱処理したものである（酸化膜を窒化させたもの）。
また、作製したＵＭＯＳＦＥＴは、ゲート電極としてアルミニウムを使用し、ソース電極としてアルミニウム−チタン合金を使用し、ドレイン電極としてニッケルを使用した。
図１４のグラフは、作製したＵＭＯＳＦＥＴのドレイン電流特性の測定結果を示すものである。図１４の（１）〜（５）は、それぞれ、ｏｎ−ａｘｉｓ、[−１−１２０]方向（図中のａ面方向）に４°オフ、[−１−１２０]方向に８°オフ、[−１−１２０]方向に１５°オフ、[１−１００]方向（図中のｍ面方向）に８°オフさせたものの測定結果をプロットしている。図１４の（１）〜（５）の内、図１４（３）の[−１−１２０]方向に１５°オフさせた基板上に作製したもので、（１１−２０）面にオフ角がついたものが、最もドレイン電流値が大きいことが確認できる。
また、図１５のグラフは、作製したＵＭＯＳＦＥＴのチャネル移動度の測定結果を示すものである。図１５の（１）〜（５）は、図１４と同様に、それぞれ、ｏｎ−ａｘｉｓ、[−１−１２０]方向（図中のａ面方向）に４°オフ、[−１−１２０]方向に８°オフ、[−１−１２０]方向に１５°オフ、[１−１００]方向（図中のｍ面方向）に８°オフさせたものの測定結果をプロットしている。図１５の（１）〜（５）の内、図１５（３）の[−１−１２０]方向に１５°オフさせた基板上に作製したもので、（１１−２０）面にオフ角がついたものが、最もチャネル移動度が大きいことが確認できる。
下表１は、[−１−１２０]方向に４°オフ、[−１−１２０]方向に８°オフ、[−１−１２０]方向に１５°オフ、[１−１００]方向に８°オフさせた基板上に作製したトレンチＭＯＳＦＥＴにおいて、（１１−２０）面，（−１−１２０）面，（１−１００）面，（−１１００）面に対して、チャネル移動度の測定最大値をまとめたものである。
下表１から、（０００−１）Ｃ面の基板を[−１−１２０]方向に１５°オフさせた基板上にほぼ垂直に形成させたトレンチ側壁のうち、（１１−２０）面を用いた時のチャネル移動度が１０３ｃｍ２／Ｖｓと最も高く、デバイス特性が優れていることが確認できる。この側壁の結晶面は、正確には、図７に示すように、（１１−２０）面を[０００−１]方向に１５°オフさせた結晶面である。
ここで、上記表１中、最左列は、トレンチ型ＭＯＳＦＥＴを作成した基板の種類を表し、それぞれ（０００−１）面を所定角／所定方向にオフした基板を示す。表１中、最上段は、移動度を測定したトレンチ側壁の結晶面を示す。一例として、オフ方向が［−１−１２０］方向の基板を用いた場合、「（１１−２０）」とは、「（１１−２０）面を[０００−１]方向に所定角度だけオフさせた結晶面」を示す。
（１１−２０）面を[０００−１]方向に１５°オフさせた結晶面の移動度が特に優れている理由について以下に説明する。
図１６に、第一原理計算により求めたＳｉＯ２／ＳｉＣ界面のバンド構造を示す。図１６に示すグラフの横軸の各点は、Ｙ(0.0, 0.5, 0.0)、Ｔ(0.0, 0.5, 0.5)、Γ(0.0, 0.0, 0.0)、Ｚ(0.0, 0.0, 0.5) である。図１６において、Structure１は（１１−２０）面を[０００−１]方向に１５°オフさせた結晶面のバンド構造、Structure２は（１１−２０）面を[０００１]方向に１５°オフさせた結晶面のバンド構造を示している。
Structure２では、図１６のバンド構造において、伝導帯の下部にＹからΓにかけて直線となる準位が存在することがわかる（図中の矢印で示したもの）。ここで、バンド曲線の曲率が小さいほど有効質量が大きいことを表す。このことから、直線となる準位では、電子の有効質量が無限大となり、電子が局在してトラップ準位となっていると考えられる。このため、Structure２では界面準位が多くなり、移動度が小さくなっている。
一方、Structure１では、Structure２のように伝導帯に直線となる準位は存在しない。すなわち、Structure１では、電子が局在してトラップ準位を形成しているものはなく、界面準位が少ないために移動度が大きくなったと考えられる。
（１１−２０）面を所定角度だけオフさせた各種の結晶面について、酸化膜形成後に酸化膜をエッチングしてＳｉＣ表面の形状をＡＦＭ（原子間力顕微鏡）で測定し、その時のラフネス（最大と最小の差の最大値）と移動度とを対応付けした。
図１７は、各結晶面におけるラフネスと移動度の関係を表すグラフである。グラフの横軸は傾斜角度であり、（１１−２０）面を傾斜角度０°、（１１−２０）面を[０００−１]方向に傾斜させたものをマイナス角度、（１１−２０）面を[０００１]方向に傾斜させたものをプラス角度として示している。グラフの左側の縦軸（Max of Peak-to-Valley）はラフネス、すなわち界面のうねりの高さの最大と最小の差の最大値をナノメートルで表している。また、グラフの右側の縦軸は電界効果移動度を表している。図１７のグラフ中、黒塗り円はラフネスのプロットであり、中抜き円は電界効果移動度のプロットである。
図１８に各結晶面のＡＦＭ像を示す。ここで、図１８（ａ）は（１１−２０）面を[０００−１]方向に１５°オフさせた結晶面、図１８（ｂ）は（１１−２０）面、図１８（ｃ）は（１１−２０）面を[０００１]方向に１５°オフさせた結晶面である。
図１７および図１８から、各結晶面のＳｉＯ２／ＳｉＣ界面におけるラフネスには大きな差異があることが確認できる。
具体的には、図１８（ａ）に示したもの、すなわち、（１１−２０）面を[０００−１]方向に１５°オフさせた結晶面が、ラフネスが小さいことがわかる。図１８（ｂ）、図１８（ｃ）になると、だんだんとラフネスが大きくなることがわかる。
これらのことから、移動度の大きい面では、ラフネスが小さいために均一な反転層チャネルが形成されていることがわかる。しかし、ラフネスが大きくなるにつれ反転層が不均一になり、チャネルが途切れ途切れになり、ドレイン電流が流れにくくなる。この結果として移動度が小さくなると考えられる。
以上のことから、（１１−２０）面を[０００−１]方向に１５°オフさせた結晶面の移動度が特に優れている理由としては、界面準位が小さいこと、ラフネスが小さく、均一な反転層が形成できること、の２点である。
（他の実施例）
実施例１では、｛１１−２０｝面を［０００−１］方向に１５°オフさせた結晶面のチャネル移動度が優れていることを示した。上記結果より、同様に、｛１０−１０｝面を［０００−１］方向に１５°オフさせた結晶面も、優れたチャネル移動度を示すことがわかる。すなわち、上記表１の最下段、 [１−１００]方向に８°オフさせた基板の結果によると、（−１１００）面を用いた場合、（１−１００）面に比較してより高いチャネル移動度が得られた。
ここで示した（−１１００）面は、正確には（−１１００）面、すなわち｛１０−１０｝面を[０００−１]方向に８°オフした結晶面となる。｛１０−１０｝面と｛１１−２０｝面は、ともに（０００−１）面に垂直な結晶面であり、炭素とケイ素の原子が１：１の割合で表面に現れるなど、類似した性質を持っている。
また、[−１−１２０]方向に８°オフさせた基板および１５°オフさせた基板の結果から、以下のことが容易に類推できる。すなわち、［１−１００］方向に１５°オフさせた基板を用いると、（−１１００）面の移動度は８°オフしたものに比べてより高いチャネル移動度を実現することができる。これは、すなわち｛１０−１０｝面を[０００−１]方向に１５°オフさせた結晶面において、８°オフさせた結晶面より、より高いチャネル移動度を実現することができるといえる。
さらに、上述の通り、｛−１２−１０｝面と｛１１−２０｝面、および、｛１０−１０｝面と｛１−１００｝面とは、原子の構造配列が、軸方向に単位セル構造の半分ずれた構造配列となっており、互いに類似しており、いずれもより高いチャネル移動度を実現することができる。
本発明は、電気自動車、ハイブリッド自動車、鉄道、家電、電力系統などのインバータのスイッチで用いられるＭＩＳ（ＭＯＳ）型電界効果トランジスタ（ＭＩＳ（ＭＯＳ）ＦＥＴ）に有用である。また、ＭＩＳ（ＭＯＳ）ＦＥＴよりも高耐圧領域で用いられる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも利用できる。
また、ゲートターンオフ（ＧＴＯ）サイリスタ，接合型バイポーラトランジスタ（ＢＪＴ），接合型電界効果トランジスタ（ＪＦＥＴ），Ｐ（ｉ）Ｎダイオード，ショットキーバリアダイオード（ＳＢＤ）などの表面パッシベーション膜に適用可能である。
さらに、横型のパワーＭＯＳＦＥＴ（RESURF MOSFET）が作製でき、集積化したパワーＩＣ，ＩＰＭなどに利用可能である。
１０ ＳｉＣ半導体
１１ ゲート電極
１２ ソース電極
１３ ドレイン電極
２０ ゲート絶縁膜
２１ 界面
３０ トレンチ

Claims (10)

  1. ＳｉＣ半導体基板と、基板に接する絶縁膜を少なくとも備える半導体素子において、
    前記ＳｉＣ半導体基板の結晶面として、｛１１−２０｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜１１−２０＞方向に７０〜８０°オフさせた面上、に前記絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備えることを特徴とするＳｉＣ半導体素子。
  2. 前記ＳｉＣ半導体基板の結晶面として、｛１１−２０｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜１１−２０＞方向に７５°オフさせた面上、に前記絶縁膜を形成した構造を備えることを特徴とする請求項１に記載のＳｉＣ半導体素子。
  3. ＳｉＣ半導体基板と、基板に接する絶縁膜を少なくとも備える半導体素子において、
    前記ＳｉＣ半導体基板の結晶面として、｛１−１００｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜１−１００＞方向に７０〜８０°オフさせた面上、に前記絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備えることを特徴とするＳｉＣ半導体素子。
  4. 前記ＳｉＣ半導体基板の結晶面として、｛１−１００｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜１−１００＞方向に７５°オフさせた面上、に前記絶縁膜を形成した構造を備えることを特徴とする請求項３に記載のＳｉＣ半導体素子。
  5. ＳｉＣ半導体基板と、基板に接する絶縁膜を少なくとも備える半導体素子において、
    前記ＳｉＣ半導体基板の結晶面として、｛−１２−１０｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜−１２−１０＞方向に７０〜８０°オフさせた面上、に前記絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備えることを特徴とするＳｉＣ半導体素子。
  6. 前記ＳｉＣ半導体基板の結晶面として、｛−１２−１０｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜−１２−１０＞方向に７５°オフさせた面上、に前記絶縁膜を形成した構造を備えることを特徴とする請求項５に記載のＳｉＣ半導体素子。
  7. ＳｉＣ半導体基板と、基板に接する絶縁膜を少なくとも備える半導体素子において、
    前記ＳｉＣ半導体基板の結晶面として、｛１０−１０｝面を［０００−１］方向に１０〜２０°オフさせた面上、若しくは、（０００−１）面を＜１０−１０＞方向に７０〜８０°オフさせた面上、に前記絶縁膜としてゲート絶縁膜、或いは、表面パッシベーション膜を形成した構造を備えることを特徴とするＳｉＣ半導体素子。
  8. 前記ＳｉＣ半導体基板の結晶面として、｛１０−１０｝面を［０００−１］方向に１５°オフさせた面上、若しくは、（０００−１）面を＜１０−１０＞方向に７５°オフさせた面上、に前記絶縁膜を形成した構造を備えることを特徴とする請求項７に記載のＳｉＣ半導体素子。
  9. 前記ＳｉＣ半導体素子のチャネル移動度が９０ｃｍ２／Ｖｓ以上であることを特徴とする請求項１〜８のいずれかに記載のＳｉＣ半導体素子。
  10. 前記結晶面が、ＳｉＣ半導体基板を用いたトレンチゲート構造のＭＯＳＦＥＴのトレンチ側壁の結晶面に用いられることを特徴とする請求項１〜８のいずれかに記載のＳｉＣ半導体素子。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013031172A1 (ja) 2011-08-26 2013-03-07 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその製造方法
JP5638558B2 (ja) 2012-03-26 2014-12-10 株式会社東芝 半導体装置及びその製造方法
JP5776610B2 (ja) * 2012-04-03 2015-09-09 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014007310A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2014120669A (ja) 2012-12-18 2014-06-30 Toshiba Corp 半導体発光素子
US9337271B2 (en) 2012-12-28 2016-05-10 Mitsubishi Electric Corporation Silicon-carbide semiconductor device and manufacturing method therefor
WO2014178094A1 (ja) * 2013-04-30 2014-11-06 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP5997746B2 (ja) * 2014-10-15 2016-09-28 株式会社東芝 半導体装置
JP6100233B2 (ja) 2014-12-26 2017-03-22 株式会社東芝 半導体装置
WO2017090285A1 (ja) 2015-11-24 2017-06-01 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2019091754A (ja) * 2017-11-13 2019-06-13 株式会社日立製作所 炭化ケイ素半導体装置、電力変換装置および炭化ケイ素半導体装置の製造方法
JP7331393B2 (ja) * 2019-03-14 2023-08-23 富士電機株式会社 炭化珪素半導体装置の製造方法
JP7292175B2 (ja) * 2019-10-16 2023-06-16 株式会社東芝 半導体装置
DE102019129412A1 (de) * 2019-10-31 2021-05-06 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144288A (ja) * 1999-11-17 2001-05-25 Denso Corp 炭化珪素半導体装置
JP2002261275A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk Ｍｏｓデバイス
JP2004281875A (ja) * 2003-03-18 2004-10-07 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置及びその製造方法
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
WO2010116886A1 (ja) * 2009-04-10 2010-10-14 住友電気工業株式会社 絶縁ゲート型バイポーラトランジスタ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62257727A (ja) 1986-05-01 1987-11-10 Fujitsu Ltd 半導体装置の製造方法
JP4765211B2 (ja) 2001-07-06 2011-09-07 住友電気工業株式会社 ｐｉｎ型受光素子
JP4360085B2 (ja) * 2002-12-25 2009-11-11 株式会社デンソー 炭化珪素半導体装置
JP4694144B2 (ja) * 2004-05-14 2011-06-08 住友電気工業株式会社 ＳｉＣ単結晶の成長方法およびそれにより成長したＳｉＣ単結晶
JP4375242B2 (ja) 2005-02-02 2009-12-02 株式会社デンソー 半導体用の放熱器
JP2006269534A (ja) 2005-03-22 2006-10-05 Eudyna Devices Inc 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板
JP5052007B2 (ja) 2005-12-28 2012-10-17 住友電工デバイス・イノベーション株式会社 半導体装置
JP5229845B2 (ja) * 2006-03-07 2013-07-03 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓｆｅｔの製造方法および炭化ケイ素ｍｏｓｆｅｔ
JP2008010835A (ja) * 2006-05-31 2008-01-17 Sumitomo Electric Ind Ltd 窒化物結晶の表面処理方法、窒化物結晶基板、エピタキシャル層付窒化物結晶基板および半導体デバイス、ならびにエピタキシャル層付窒化物結晶基板および半導体デバイスの製造方法
JP2008193005A (ja) 2007-02-07 2008-08-21 Eudyna Devices Inc 半導体装置の製造方法
JP5298691B2 (ja) 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144288A (ja) * 1999-11-17 2001-05-25 Denso Corp 炭化珪素半導体装置
JP2002261275A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk Ｍｏｓデバイス
JP2004281875A (ja) * 2003-03-18 2004-10-07 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置及びその製造方法
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
WO2010116886A1 (ja) * 2009-04-10 2010-10-14 住友電気工業株式会社 絶縁ゲート型バイポーラトランジスタ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN7011003612; Ｈｉｒｏｓｈｉ　Ｙａｎｏ　ｅｔ　ａｌ．: 'Ａｎｏｍａｌｏｕｓｌｙ　ａｎｉｓｏｔｒｏｐｉｃ　ｃｈａｎｎｅｌ　ｍｏｂｉｌｉｔｙ　ｏｎ　ｔｒｅｎｃｈ　ｓｉｄｅｗａｌｌｓ　ｉｎ　４Ｈ-ＳｉＣ　ｔｒｅｎｃｈ-ｇａｔｅ　ｍｅｔａｌ-ｏｘｉｄｅ-ｓｅｍｉｃ' Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ Ｖｏｌ．９０, 2007, ０４２１０２-１〜０４２１０２-３ *

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