JPWO2019008884A1 - 炭化珪素半導体装置 - Google Patents

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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

第１炭化珪素層は、第１ドリフト領域と、第１不純物領域と、第２不純物領域とを有している。第２炭化珪素層は、第２ドリフト領域と、第３不純物領域と、第４不純物領域とを有している。炭化珪素基板は、第１構造および第２構造のいずれか一方を有するように構成されている。第１構造は、第１不純物領域は第２不純物領域に接しており、第３不純物領域は第２ドリフト領域によって第４不純物領域から隔てられており、かつ第１主面に平行な方向において第２不純物領域の幅は第４不純物領域の幅よりも大きい構造である。第２構造は、第１不純物領域は第１ドリフト領域によって第２不純物領域から隔てられており、第３不純物領域は第４不純物領域に接しており、かつ第１主面に平行な方向において第４不純物領域の幅は第２不純物領域の幅よりも大きい構造である。

Description

本開示は、炭化珪素半導体装置に関する。本出願は、２０１７年７月４日に出願した日本特許出願である特願２０１７−１３１３３１号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
特開２０１４−１３９９６７号公報（特許文献１）には、トレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。当該トレンチ型ＭＯＳＦＥＴの周端部には、表面ガードリング領域と、埋込ガードリング領域とが設けられている。
特開２０１４−１３９９６７号公報
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ソース電極とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。ソース電極は、第１主面上に設けられている。炭化珪素基板は、第１炭化珪素層と、第１炭化珪素層上に設けられかつ第１主面を構成する第２炭化珪素層とを含んでいる。第１炭化珪素層は、第１導電型を有する第１ドリフト領域と、第１導電型と異なる第２導電型を有する第１不純物領域と、第２導電型を有しかつ第１主面に対して垂直な方向から見て第１不純物領域を取り囲む第２不純物領域とを有している。第２炭化珪素層は、第１導電型を有する第２ドリフト領域と、第２導電型を有しかつ第２ドリフト領域を挟んで第１不純物領域に対面する第３不純物領域と、第２導電型を有し、第２ドリフト領域を挟んで第２不純物領域と対面しかつ第１主面に対して垂直な方向から見て第３不純物領域を取り囲む第４不純物領域とを有している。第２ドリフト領域における第１導電型不純物の濃度は、第１ドリフト領域における第１導電型不純物の濃度よりも高い。第３不純物領域は、ソース電極と電気的に接続されている。炭化珪素基板は、第１構造および第２構造のいずれか一方を有するように構成されている。第１構造は、第１不純物領域は第２不純物領域に接しており、第３不純物領域は第２ドリフト領域によって第４不純物領域から隔てられており、かつ第１主面に平行な方向において第２不純物領域の幅は第４不純物領域の幅よりも大きい構造である。第２構造は、第１不純物領域は第１ドリフト領域によって第２不純物領域から隔てられており、第３不純物領域は第４不純物領域に接しており、かつ第１主面に平行な方向において第４不純物領域の幅は第２不純物領域の幅よりも大きい構造である。
図１は、第１実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。 図２は、図１のＩＩ−ＩＩ線に沿った矢視断面模式図である。 図３は、図１のＩＩＩ−ＩＩＩ線に沿った矢視断面模式図である。 図４は、第２実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。 図５は、図４のＶ−Ｖ線に沿った矢視断面模式図である。 図６は、図４のＶＩ−ＶＩ線に沿った矢視断面模式図である。 図７は、耐圧と表面の終端構造のドーズ量との関係を示す図である。 図８は、ドーズ量が１．１×１０１３ｃｍ−２の場合のサンプル２に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。 図９は、ドーズ量が１．１×１０１３ｃｍ−２の場合のサンプル３に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。 図１０は、ドーズ量が１．１×１０１３ｃｍ−２の場合のサンプル１に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。 図１１は、ドーズ量が１．５×１０１３ｃｍ−２の場合のサンプル３に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。 図１２は、ドーズ量が１．５×１０１３ｃｍ−２の場合のサンプル２に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。
［本開示の実施形態の概要］
まず、本開示の実施形態の概要について説明する。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（１）本開示に係る炭化珪素半導体装置１００は、炭化珪素基板４０と、ソース電極５１とを備えている。炭化珪素基板４０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。ソース電極５１は、第１主面１上に設けられている。炭化珪素基板４０は、第１炭化珪素層１０と、第１炭化珪素層１０上に設けられかつ第１主面１を構成する第２炭化珪素層２０とを含んでいる。第１炭化珪素層１０は、第１導電型を有する第１ドリフト領域１３と、第１導電型と異なる第２導電型を有する第１不純物領域１１と、第２導電型を有しかつ第１主面１に対して垂直な方向から見て第１不純物領域１１を取り囲む第２不純物領域１２とを有している。第２炭化珪素層２０は、第１導電型を有する第２ドリフト領域２３と、第２導電型を有しかつ第２ドリフト領域２３を挟んで第１不純物領域１１に対面する第３不純物領域２１と、第２導電型を有し、第２ドリフト領域２３を挟んで第２不純物領域１２と対面しかつ第１主面１に対して垂直な方向から見て第３不純物領域２１を取り囲む第４不純物領域２２とを有している。第２ドリフト領域２３における第１導電型不純物の濃度は、第１ドリフト領域１３における第１導電型不純物の濃度よりも高い。第３不純物領域２１は、ソース電極５１と電気的に接続されている。炭化珪素基板４０は、第１構造および第２構造のいずれか一方を有するように構成されている。第１構造は、第１不純物領域１１は第２不純物領域１２に接しており、第３不純物領域２１は第２ドリフト領域２３によって第４不純物領域２２から隔てられており、かつ第１主面１に平行な方向において第２不純物領域１２の幅は第４不純物領域２２の幅よりも大きい構造である。第２構造は、第１不純物領域１１は第１ドリフト領域１３によって第２不純物領域１２から隔てられており、第３不純物領域２１は第４不純物領域２２に接しており、かつ第１主面１に平行な方向において第４不純物領域２２の幅は第２不純物領域１２の幅よりも大きい構造である。
上記（１）に係る炭化珪素半導体装置１００によれば、電圧が外周構造（第２不純物領域１２および第４不純物領域２２）全体に分散される。そのため、広い不純物濃度の範囲において、耐圧を維持することができる。つまり、耐圧のばらつきを抑制することができる。
（２）上記（１）に係る炭化珪素半導体装置１００において、炭化珪素基板４０は、第１構造を有するように構成されていてもよい。これにより、耐圧のばらつきを抑制することができる。
（３）上記（２）に係る炭化珪素半導体装置１００において、第４不純物領域２２は、１以上のガードリングを含んでいてもよい。これにより、電圧が外周構造全体にさらに分散される。
（４）上記（２）または（３）に係る炭化珪素半導体装置１００において、第１主面１に平行な方向における第２不純物領域１２の幅は、第１炭化珪素層１０の厚みおよび第２炭化珪素層２０の厚みの合計の２倍以上であってもよい。
（５）上記（２）〜（４）のいずれかに係る炭化珪素半導体装置１００において、第４不純物領域２２は、フローティングであってもよい。これにより、電圧が外周構造全体にさらに分散される。
（６）上記（２）〜（５）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１は、フローティングであってもよい。
（７）上記（２）〜（５）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１は、ソース電極５１と電気的に接続されていてもよい。
（８）上記（２）〜（４）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１、第２不純物領域１２および第４不純物領域２２の各々は、ソース電極５１と電気的に接続されていてもよい。
（９）上記（２）〜（８）のいずれかに係る炭化珪素半導体装置１００において、第２不純物領域１２における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下であってもよい。
（１０）上記（２）〜（９）のいずれかに係る炭化珪素半導体装置１００において、第４不純物領域２２における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下であってもよい。
（１１）上記（１）に係る炭化珪素半導体装置１００において、炭化珪素基板４０は、第２構造を有するように構成されていてもよい。これにより、耐圧のばらつきを抑制することができる。
（１２）上記（１１）に係る炭化珪素半導体装置１００において、第２不純物領域１２は、１以上のガードリングを含んでいてもよい。これにより、電圧が外周構造全体にさらに分散される。
（１３）上記（１１）または（１２）に係る炭化珪素半導体装置１００において、第１主面１に平行な方向における第４不純物領域２２の幅は、第１炭化珪素層１０の厚みおよび第２炭化珪素層２０の厚みの合計の２倍以上であってもよい。
（１４）上記（１１）〜（１３）のいずれかに係る炭化珪素半導体装置１００において、第２不純物領域１２は、フローティングであってもよい。これにより、電圧が外周構造全体にさらに分散される。
（１５）上記（１１）〜（１４）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１は、フローティングであってもよい。
（１６）上記（１１）〜（１４）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１は、ソース電極５１と電気的に接続されていてもよい。
（１７）上記（１１）〜（１３）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１および第２不純物領域１２の各々は、ソース電極５１と電気的に接続されていてもよい。
（１８）上記（１１）〜（１７）のいずれかに係る炭化珪素半導体装置１００において、第４不純物領域２２における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下であってもよい。
（１９）上記（１１）〜（１８）のいずれかに係る炭化珪素半導体装置１００において、第２不純物領域１２における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下であってもよい。
（２０）上記（１）〜（１９）のいずれかに係る炭化珪素半導体装置１００において、第１ドリフト領域１３における第１導電型不純物の濃度は、５×１０１３ｃｍ−３以上１×１０１６ｃｍ−３以下であってもよい。これにより、オン抵抗を低く抑えつつ、耐圧を高く維持することができる。
（２１）上記（１）〜（２０）のいずれかに係る炭化珪素半導体装置１００において、第２ドリフト領域２３における第１導電型不純物の濃度は、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下であってもよい。第２ドリフト領域２３における第１導電型不純物の濃度を高くすると、オン抵抗は低くなるが耐圧が低下する傾向にある。上記（１９）に係る炭化珪素半導体装置１００によれば、オン抵抗を低く抑えつつ、耐圧を高く維持することができる。
［本開示の実施形態の詳細］
以下、実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
（第１実施形態）
まず、第１実施形態に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ１００の構成について説明する。
図１に示されるように、第１実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板４０と、ゲート絶縁膜５２と、ゲート電極５３と、層間絶縁膜５４と、ソース電極５１と、ドレイン電極５０と、第１絶縁膜５５と、第２絶縁膜５６とを主に有している。炭化珪素基板４０は、炭化珪素単結晶基板３０と、第１炭化珪素層１０と、第２炭化珪素層２０とを含んでいる。炭化珪素基板４０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。第２炭化珪素層２０は、第１主面１を構成している。炭化珪素単結晶基板３０は、第２主面２を構成している。炭化珪素単結晶基板３０と、第１炭化珪素層１０と、第２炭化珪素層２０とは、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板３０は、たとえば窒素（Ｎ）などのｎ型不純物を含みｎ型（第１導電型）を有する。
炭化珪素基板４０の第１主面１の最大径は、たとえば１００ｍｍ以上である。第１主面１の最大径は、１５０ｍｍ以上であってもよいし、２００ｍｍ以上であってもよい。第１主面１は、たとえば｛０００１｝面または｛０００１｝面に対してオフ方向に８°以下のオフ角だけ傾斜した面である。具体的には、第１主面１は、たとえば（０００−１）面または（０００−１）面に対してオフ方向に８°以下のオフ角だけ傾斜した面であってもよい。オフ方向は、たとえば＜１１−２０＞方向であってもよいし、＜１−１００＞方向であってもよい。オフ角は、たとえば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
第１炭化珪素層１０は、第１ドリフト領域１３と、第１不純物領域１１と、第２不純物領域１２とを有している。第１ドリフト領域１３は、たとえば窒素（Ｎ）などのｎ型不純物を含んでおり、ｎ型（第１導電型）を有する。第１不純物領域１１は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を含み、ｎ型と異なるｐ型（第２導電型）を有する。第２不純物領域１２は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を含み、ｐ型（第２導電型）を有する。第２不純物領域１２は、たとえばＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域である。
第２不純物領域１２におけるｐ型不純物（第２導電型不純物）のドーズ量は、たとえば０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である。ドーズ量がこの範囲であると電界緩和に有用である。つまり、ドーズ量が０．４×１０１３ｃｍ−２未満であると、第２不純物領域１２の濃度が低すぎて、ドリフト層を空乏化させるのに必要な電荷が不足する。ドーズ量が２．０×１０１３ｃｍ−２を超えると、ドーズ量が高すぎて第２不純物領域１２が空乏化しないため、第２不純物領域１２内での電界降下が発生しなくなる。第１不純物領域１１におけるｐ型不純物のドーズ量は、第２不純物領域１２におけるｐ型不純物のドーズ量と同じであってもよい。ドーズ量が同じであれば、第１不純物領域１１と第２不純物領域１２を完全に空乏化させることが可能であり、耐圧が改善する。第１不純物領域１１におけるｐ型不純物のドーズ量は、第２不純物領域１２におけるｐ型不純物のドーズ量は、異なっていてもよい。
第１不純物領域１１は、たとえばフローティングであってもよい。第１不純物領域１１は、ソース電極５１から電気的に絶縁されていてもよい。反対に、第１不純物領域１１は、ソース電極５１と電気的に接続されていてもよい。第１不純物領域１１は、たとえば図示しないｐ型不純物領域を介してソース電極５１と接続されていると好ましい。外周構造の耐圧がより向上するからである。第２不純物領域１２は、第１不純物領域１１を介して、ソース電極５１と接続されていると好ましい。外周構造の耐圧がより向上するからである。第４不純物領域２２は、たとえばフローティングであってもよい。第４不純物領域２２は、ソース電極５１から電気的に絶縁されていてもよい。反対に、第４不純物領域２２は、ソース電極５１と電気的に接続されていると好ましい。外周構造の耐圧がより向上するからである。なお、フローティング（浮遊状態）とは、一般的には、ある領域の電位が、電極によって直接固定されていない状態のことである。
第２炭化珪素層２０は、第１炭化珪素層１０上に設けられている。第２炭化珪素層２０は、第２ドリフト領域２３と、第３不純物領域２１と、第４不純物領域２２と、第５不純物領域２４と、フィールドストップ領域２５とを有している。第２ドリフト領域２３は、たとえば窒素（Ｎ）などのｎ型不純物を含んでおり、ｎ型（第１導電型）を有する。第３不純物領域２１は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を含み、ｐ型（第２導電型）を有する。第３不純物領域２１は、第２ドリフト領域２３を挟んで第１不純物領域１１に対面する。第４不純物領域２２は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を含み、ｐ型を有する。第４不純物領域２２は、第２ドリフト領域２３を挟んで第２不純物領域１２と対面する。第５不純物領域２４は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を含み、ｐ型を有する。第５不純物領域２４は、第３不純物領域２１と接する。フィールドストップ領域２５は、たとえば窒素（Ｎ）などのｎ型不純物を含んでおり、ｎ型（第１導電型）を有する。
第３不純物領域２１におけるｐ型不純物（第２導電型不純物）の濃度は、たとえば１．０×１０１６ｃｍ−３以上１．０×１０１９ｃｍ−３以下である。第４不純物領域２２におけるｐ型不純物のドーズ量は、たとえば０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である。第５不純物領域２４におけるｐ型不純物の濃度は、第４不純物領域２２におけるｐ型不純物の濃度と同じであってもよいし、異なっていてもよい。
第１ドリフト領域１３におけるｎ型不純物（第１導電型不純物）の濃度は、たとえば５×１０１３ｃｍ−３以上１×１０１６ｃｍ−３以下である。電力用パワーデバイスに必要な耐圧として考えられる６００Ｖ以上２０ｋＶ以下を実現するために有用な範囲である。
第２ドリフト領域２３におけるｎ型不純物の濃度は、第１ドリフト領域１３におけるｎ型不純物の濃度よりも高い。第２ドリフト領域２３におけるｎ型不純物（第１導電型不純物）の濃度は、たとえば５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。５×１０１５ｃｍ−３未満であると、オン抵抗が上がりすぎる。１×１０１８ｃｍ−３を超えると酸化膜電界が上がりすぎる。フィールドストップ領域２５におけるｎ型不純物（第１導電型不純物）の濃度は、たとえば１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。
図１、図２および図３に示されるように、ＭＯＳＦＥＴ１００は、活性領域ＩＲと、外周領域ＯＲとにより構成されている。図２および図３に示されるように、外周領域ＯＲは、活性領域ＩＲを取り囲んでいる。図１および図２に示されるように、第４不純物領域２２は、第１主面１に対して垂直な方向から見て、第３不純物領域２１および第５不純物領域２４を取り囲んでいる。フィールドストップ領域２５は、第１主面１に対して垂直な方向から見て、第３不純物領域２１と、第５不純物領域２４と、第４不純物領域２２とを取り囲んでいる。第２絶縁膜５６は、第１主面１に対して垂直な方向から見て、第３不純物領域２１と第４不純物領域２２とフィールドストップ領域２５とを取り囲んでいる。図１および図３に示されるように、第２不純物領域１２は、第１主面１に対して垂直な方向から見て、第１不純物領域１１を取り囲んでいる。長方形のチップの外縁は、第１ドリフト領域１３により構成されていてもよい。
図１に示されるように、第１不純物領域１１は、第２不純物領域１２に接している。第３不純物領域２１は、第２ドリフト領域２３によって第４不純物領域２２から隔てられている。第１主面１に平行な方向において、第２不純物領域１２の幅Ｗ１は、第４不純物領域２２の幅Ｗ２よりも大きい。第４不純物領域２２は、１以上のガードリングを含んでいてもよい。第４不純物領域２２は、たとえば３個のガードリング２２を含んでいる。ガードリングの数は、２個以上であってもよいし、４個以上であってもよい。第１主面１に平行な方向における第２不純物領域１２の幅Ｗ１は、第１炭化珪素層１０の厚みＴ１および第２炭化珪素層２０の厚みＴ２の合計Ｔ３の２倍以上であってもよい。幅Ｗ１が厚みＴ１および厚みＴ２の合計Ｔ３の２倍以上であると、外周構造内で十分に電界集中の緩和ができ、耐圧が大きく向上する。第２不純物領域１２の幅Ｗ１は、第２不純物領域１２の延在方向に対して垂直な方向における幅である。第２不純物領域１２は、複数のガードリングの各々に面していてもよい。第２不純物領域１２は、第５不純物領域２４に面していてもよい。
第１不純物領域１１の厚みは、第２不純物領域１２の厚みよりも大きくてもよいし、同じであってもよい。第３不純物領域２１の厚みは、第４不純物領域２２の厚みよりも大きくてもよい。第３不純物領域２１の厚みは、第５不純物領域２４の厚みよりも大きくてもよい。フィールドストップ領域２５の厚みは、第４不純物領域２２の厚みよりも大きくてもよい。フィールドストップ領域２５の厚みは、第３不純物領域２１の厚みよりも小さくてもよい。
活性領域ＩＲは、たとえば、第３不純物領域２１と、ソース領域２７と、コンタクト領域２６と、ゲート絶縁膜５２と、ゲート電極５３と、層間絶縁膜５４と、ソース電極５１と、第１不純物領域１１とを有している。外周領域ＯＲは、たとえば、第２不純物領域１２と、第４不純物領域２２と、第５不純物領域２４と、フィールドストップ領域２５とを有している。第１ドリフト領域１３および第２ドリフト領域２３は、たとえば活性領域ＩＲから外周領域ＯＲにわたって設けられている。第２炭化珪素層２０は、ボディ領域２１と、ソース領域２７と、コンタクト領域２６とを有している。
ボディ領域２１は、第２ドリフト領域２３上に設けられている。ボディ領域２１は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）を有する。ボディ領域２１のｐ型不純物の濃度は、たとえば第２ドリフト領域２３のｎ型不純物の濃度よりも高い。ボディ領域２１の厚みは、第４不純物領域２２および第５不純物領域２４の厚みよりも大きくてもよい。第１不純物領域１１は、第２ドリフト領域２３を挟んでボディ領域２１に対面していてもよい。ボディ領域２１は、第３不純物領域２１において、ソース領域２７と第２ドリフト領域２３とに挟まれた部分である。
ソース領域２７は、ボディ領域２１によって第２ドリフト領域２３から隔てられるようにボディ領域２１上に設けられている。ソース領域２７は、たとえば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域２７は、第１主面１を構成している。ソース領域２７のｎ型不純物の濃度は、ボディ領域２１のｐ型不純物の濃度よりも高くてもよい。ソース領域２７のｎ型不純物の濃度は、たとえば２×１０19ｃｍ-3程度である。
コンタクト領域２６は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域２６のｐ型不純物の濃度は、たとえばボディ領域２１のｐ型不純物の濃度よりも高くてもよい。コンタクト領域２６は、ソース領域２７を貫通し、ボディ領域２１に接していてもよい。コンタクト領域２６は、第１主面１を構成する。コンタクト領域２６のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上３×１０20ｃｍ-3以下である。コンタクト領域２６のｐ型不純物濃度が１×１０18ｃｍ-3未満であると、接触抵抗が高くなりスイッチング特性を悪化させる。また、コンタクト領域２６のｐ型不純物濃度が３×１０20ｃｍ-3を超えると、炭化珪素の結晶性が悪くなり、ドレインリークなどの不具合が発生するおそれがある。
第１主面１には、側面ＳＷと底部ＢＴとにより規定されるトレンチＴＲが設けられている。側面ＳＷは、ソース領域２７およびボディ領域２１を貫通して第２ドリフト領域２３に至る。底部ＢＴは、側面ＳＷと連なる。底部ＢＴは、第２ドリフト領域２３に位置する。底部ＢＴは、たとえば第２主面２と平行な平面である。側面ＳＷと底部ＢＴとがなす角度は、９０°であってもよいし、９０°よりも大きくてもよい。側面ＳＷは、第１主面１に垂直な面に対して傾斜していてもよい。第１不純物領域１１は、底部ＢＴに面していてもよい。
ゲート絶縁膜５２は、たとえば酸化膜である。ゲート絶縁膜５２は、たとえば二酸化珪素を含む材料により構成されている。ゲート絶縁膜は、底部ＢＴにおいて第２ドリフト領域２３と接する。ゲート絶縁膜は、側面ＳＷにおいてソース領域２７、ボディ領域２１および第２ドリフト領域２３の各々と接する。ゲート絶縁膜は、第１主面１においてソース領域２７と接していてもよい。
ゲート電極５３は、ゲート絶縁膜５２上に設けられている。ゲート電極５３は、たとえば導電性不純物を含むポリシリコンから構成されている。ゲート電極５３の一部は、トレンチＴＲの内部に配置されていてもよい。
ソース電極５１は、第１主面１上に設けられている。ソース電極５１は、第３不純物領域２１と電気的に接続されている。ソース電極５１は、たとえばコンタクト領域２６に接している。ソース電極５１は、たとえば第３不純物領域２１に直接接していてもよい。ソース電極５１は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。
ドレイン電極５０は、第２主面２において炭化珪素単結晶基板３０と接している。ドレイン電極５０は、第１ドリフト領域１３と電気的に接続されている。ドレイン電極５０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。
層間絶縁膜５４は、ゲート電極５３およびゲート絶縁膜５２に接して設けられている。層間絶縁膜５４は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜５４は、ゲート電極５３とソース電極５１とを電気的に絶縁している。層間絶縁膜５４の一部は、トレンチＴＲの内部に設けられていてもよい。
第１絶縁膜５５は、第２絶縁膜５６上に設けられている。第１絶縁膜５５は、ソース電極５１上に設けられていてもよい。第２絶縁膜５６は、第１主面１上に設けられている。第２絶縁膜５６は、第１主面１において、第３不純物領域２１と、第４不純物領域２２と、第５不純物領域２４と、第２ドリフト領域２３とに接していてもよい。第２絶縁膜５６の一部は、炭化珪素基板４０の外縁に設けられた溝（ダイシングライン）を埋めていてもよい。第２絶縁膜５６は、第１不純物領域１１の一部と、第２不純物領域１２とに面していてもよい。
（第２実施形態）
次に、第２実施形態に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ１００の構成について説明する。第２実施形態に係るＭＯＳＦＥＴは、主に下記の構成において第１実施形態に係るＭＯＳＦＥＴと異なっており、それ以外の構成は、第１実施形態に係るＭＯＳＦＥＴと同様である。
図４に示されるように、第１不純物領域１１は、第１ドリフト領域１３によって第２不純物領域１２から隔てられていてもよい。この場合、第３不純物領域２１は第４不純物領域２２に接している。第１炭化珪素層１０は、第１ドリフト領域１３と、第１不純物領域１１と、第２不純物領域１２、第６不純物領域１４とを有している。第２炭化珪素層２０は、第２ドリフト領域２３と、第３不純物領域２１と、第４不純物領域２２と、フィールドストップ領域２５とを有している。第６不純物領域１４は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を含み、ｐ型を有する。第６不純物領域１４におけるｐ型不純物の濃度は、第２不純物領域１２におけるｐ型不純物の濃度と同じであってもよいし、異なっていてもよい。第６不純物領域１４は、第１不純物領域１１と接する。
第１主面１に平行な方向において、第４不純物領域２２の幅Ｗ２は、第２不純物領域１２の幅Ｗ１よりも大きい。第２不純物領域１２は、１以上のガードリングを含んでいてもよい。第１主面１に平行な方向における第４不純物領域２２の幅Ｗ２は、第１炭化珪素層１０の厚みＴ１および第２炭化珪素層２０の厚みＴ２の合計Ｔ３の２倍以上であってもよい。幅Ｗ２が厚みＴ１および厚みＴ２の合計Ｔ３の２倍以上であると、外周構造内で十分に電界集中の緩和ができ、耐圧が大きく向上する。第４不純物領域２２の幅Ｗ２は、第４不純物領域２２の延在方向に対して垂直な方向における幅である。第４不純物領域２２は、複数のガードリング１２の各々に面していてもよい。第４不純物領域２２は、第６不純物領域１４に面していてもよい。
第１不純物領域１１の厚みは、第２不純物領域１２の厚みよりも大きくてもよいし、同じであってもよい。第１不純物領域１１の厚みは、第６不純物領域１４の厚みよりも大きくてもよいし、同じであってもよい。第３不純物領域２１の厚みは、第４不純物領域２２の厚みよりも大きくてもよい。フィールドストップ領域２５の厚みは、第４不純物領域２２の厚みよりも大きくてもよい。フィールドストップ領域２５の厚みは、第３不純物領域２１の厚みよりも小さくてもよい。
第１不純物領域１１は、たとえばフローティングであってもよい。第１不純物領域１１は、ソース電極５１から電気的に絶縁されていてもよい。反対に、第１不純物領域１１は、ソース電極５１と電気的に接続されていてもよい。第１不純物領域１１は、たとえば図示しないｐ型不純物領域を介してソース電極５１と接続されていると好ましい。外周構造の耐圧がより向上するからである。第２不純物領域１２は、たとえばフローティングであってもよい。第２不純物領域１２は、ソース電極５１から電気的に絶縁されていてもよい。反対に、第２不純物領域１２は、ソース電極５１と電気的に接続されていてもよい。第２不純物領域１２は、第１不純物領域１１を介して、ソース電極５１と接続されていると好ましい。外周構造の耐圧がより向上するからである。第４不純物領域２２におけるｐ型不純物（第２導電型不純物）のドーズ量は、たとえば０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である。第２不純物領域１２におけるｐ型不純物（第２導電型不純物）のドーズ量は、たとえば０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である。
図４および図５に示されるように、第４不純物領域２２は、第１主面１に対して垂直な方向から見て、第３不純物領域２１を取り囲んでいる。フィールドストップ領域２５は、第１主面１に対して垂直な方向から見て、第３不純物領域２１および第４不純物領域２２を取り囲んでいる。第２絶縁膜５６は、第１主面１に対して垂直な方向から見て、第３不純物領域２１と第４不純物領域２２とフィールドストップ領域２５とを取り囲んでいる。
図４および図６に示されるように、第２不純物領域１２は、第１主面１に対して垂直な方向から見て、第１不純物領域１１および第６不純物領域１４を取り囲んでいる。第２不純物領域１２は、たとえば複数のガードリング１２を有している。隣り合う２つのガードリング１２の間には、第１ドリフト領域１３が配置されている。長方形のチップの外縁は、第１ドリフト領域１３により構成されていてもよい。
上記各不純物領域におけるｐ型不純物の濃度およびｎ型不純物の濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。
なお上記各実施形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記実施の形態では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
次に、本実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
本実施形態に係るＭＯＳＦＥＴ１００によれば、電圧が外周構造（第２不純物領域１２および第４不純物領域２２）全体に分散される。そのため、広い不純物濃度の範囲において、耐圧を維持することができる。つまり、耐圧のばらつきを抑制することができる。
また本実施形態に係るＭＯＳＦＥＴ１００によれば、炭化珪素基板４０は、第１構造を有するように構成されていてもよい。これにより、耐圧のばらつきを抑制することができる。
さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第４不純物領域２２は、１以上のガードリングを含んでいてもよい。これにより、電圧が外周構造全体にさらに分散される。
さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第４不純物領域２２は、フローティングであってもよい。これにより、電圧が外周構造全体にさらに分散される。
さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、炭化珪素基板４０は、第２構造を有するように構成されていてもよい。これにより、耐圧のばらつきを抑制することができる。
さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２不純物領域１２は、１以上のガードリングを含んでいてもよい。これにより、電圧が外周構造全体にさらに分散される。
さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２不純物領域１２は、フローティングであってもよい。これにより、電圧が外周構造全体にさらに分散される。
さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第１ドリフト領域１３における第１導電型不純物の濃度は、５×１０１３ｃｍ−３以上１×１０１６ｃｍ−３以下であってもよい。これにより、オン抵抗を低く抑えつつ、耐圧を高く維持することができる。
さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２ドリフト領域２３における第１導電型不純物の濃度は、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下であってもよい。第２ドリフト領域２３における第１導電型不純物の濃度を高くすると、オン抵抗は低くなるが耐圧が低下する傾向にある。本実施形態に係るＭＯＳＦＥＴ１００によれば、オン抵抗を低く抑えつつ、耐圧を高く維持することができる。
まず、サンプル１〜３に係るＭＯＳＦＥＴのシミュレーションモデルを作成した。サンプル１に係るＭＯＳＦＥＴは、第１炭化珪素層１０において、３つのガードリング構造（埋込ＧＲ）を有しており、かつ第２炭化珪素層２０において、３つのガードリング構造（表面ＧＲ）を有している。サンプル２に係るＭＯＳＦＥＴは、第１炭化珪素層１０において３つのガードリング構造（埋込ＧＲ）を有しており、かつ第２炭化珪素層２０においてＪＴＥ構造（表面ＪＴＥ）を有している（第２実施形態）。サンプル３に係るＭＯＳＦＥＴは、第１炭化珪素層１０においてＪＴＥ構造（埋込ＪＴＥ）を有しており、かつ第２炭化珪素層２０において３つのガードリング構造（表面ＧＲ）を有している（第１実施形態）。
第２炭化珪素層２０における表面ＧＲおよび表面ＪＴＥのドーズ量を変更し、各サンプルに係るＭＯＳＦＥＴの耐圧をシミュレーションにより計算した。なお、本シミュレーションにおいては、第１炭化珪素層１０における埋込ＧＲおよび埋込ＪＴＥのドーズ量は１．４×１０１３ｃｍ−２とした。第１ドリフト領域１３におけるｎ型不純物濃度は７．０×１０１５ｃｍ−３とし、第２ドリフト領域２３におけるｎ型不純物濃度は５．０×１０１６ｃｍ−３とした。
図７に示されるように、サンプル２および３に係るＭＯＳＦＥＴの最大耐圧は、サンプル１に係るＭＯＳＦＥＴの最大耐圧よりも大きくなる。またサンプル１に係るＭＯＳＦＥＴにおいては、表面ＧＲのドーズ量が０．９×１０１３ｃｍ−２よりも大きくなると耐圧が大幅に減少する。一方、サンプル２および３に係るＭＯＳＦＥＴにおいては、表面ＪＴＥおよび表面ＧＲのドーズ量が０．９×１０１３ｃｍ−２以上１．２×１０１３ｃｍ−２以下の範囲において、耐圧はほぼ一定である。つまり、サンプル２および３に係るＭＯＳＦＥＴにおいては、表面ＧＲおよび表面ＪＴＥのドーズ量が製造工程においてばらついた場合であっても、耐圧のばらつきが大きくなることを抑制することができる。
図８は、ドーズ量が１．１×１０１３ｃｍ−２の場合のサンプル２に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。なお、図８〜図１２において、等電位面は、１本あたり１００Ｖである。図８に示されるように、サンプル２に係るＭＯＳＦＥＴにおいては、電圧が外周構造全体に分散して印加されるため、耐圧が高くなると考えられる。
図９は、ドーズ量が１．１×１０１３ｃｍ−２の場合のサンプル３に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。図９に示されるように、サンプル３に係るＭＯＳＦＥＴにおいては、電圧が外周構造全体に分散して印加されるため、耐圧が高くなると考えられる。
図１０は、ドーズ量が１．１×１０１３ｃｍ−２の場合のサンプル１に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。図９に示されるように、サンプル１に係るＭＯＳＦＥＴにおいては、等電位面が最内周のガードリング付近に集中するため、電圧が外周構造全体に分散して印加されない。そのため、耐圧が低くなると考えられる。
図１１は、ドーズ量が１．５×１０１３ｃｍ−２の場合のサンプル３に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。図１１に示されるように、サンプル３に係るＭＯＳＦＥＴにおいては、電圧が外周構造全体に分散して印加されるため、耐圧が高くなると考えられる。具体的には、埋込ＪＴＥが最適なドーズ量になっているため、常にドリフト領域を空乏化させることができると考えられる。これにより、耐圧が高くなる。さらに表面ＧＲが等電位面を分散させるため、より耐圧が高く、かつ広いＧＲ構造のドーズ量の範囲において高い耐圧を維持することができると考えられる。
図１２は、ドーズ量が１．５×１０１３ｃｍ−２の場合のサンプル２に係るＭＯＳＦＥＴにおける等電位面の分布を示す図である。図１２に示されるように、サンプル２に係るＭＯＳＦＥＴにおいては、表面ＪＴＥのドーズ量が増加した場合、表面ＪＴＥが空乏化しなくなる。そのため、等電位面がＪＴＥの外周端に集中し、耐圧が顕著に低下すると考えられる。
以上の結果より、サンプル２および３に係るＭＯＳＦＥＴにおいては、ドーズ量が変動した場合において、耐圧の変動を抑制可能であることが確認された。またサンプル３に係るＭＯＳＦＥＴにおいては、より広いドーズ量の範囲において、耐圧の変動を抑制可能であることが確認された。本開示のシミュレーションは、最大耐圧が１７００Ｖから１８００Ｖであり、１２００Ｖを耐圧の仕様とする場合が想定されている。しかしながら、本開示の構成は、第１炭化珪素層１０および第２炭化珪素層２０の不純物濃度を下げること、第１炭化珪素層１０および第２炭化珪素層２０の厚みを増加させること、外周領域ＯＲの幅を広げることなどにより、耐圧仕様として３３００Ｖや６５００Ｖ程度の電力用パワーデバイスにも適用できる。例えば、耐圧仕様として３３００Ｖを想定するのであれば、第１炭化珪素層１０の厚みを３０μｍ程度、第１炭化珪素層１０の不純部濃度を３．０×１０１５ｃｍ−３程度とすることで３３００Ｖの電力用パワーデバイスに適用できる。つまり本開示の構成は、種々の耐圧仕様に適応可能である。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 第１主面、２ 第２主面、１０ 第１炭化珪素層、１１ 第１不純物領域、１２ 第２不純物領域（ガードリング）、１３ 第１ドリフト領域、１４ 第６不純物領域、２０ 第２炭化珪素層、２１ 第３不純物領域（ボディ領域）、２２ 第４不純物領域（ガードリング）、２３ 第２ドリフト領域、２４ 第５不純物領域、２５ フィールドストップ領域、２６ コンタクト領域、２７ ソース領域、３０ 単結晶基板、４０ 炭化珪素基板、５０ ドレイン電極、５１ ソース電極、５２ ゲート絶縁膜、５３ ゲート電極、５４ 層間絶縁膜、５５ 第１絶縁膜、５６ 第２絶縁膜、１００ 炭化珪素半導体装置（ＭＯＳＦＥＴ）、ＢＴ 底部、ＩＲ 活性領域、ＯＲ 外周領域、ＳＷ 側面、Ｔ１，Ｔ２ 厚み、Ｔ３ 合計、ＴＲ トレンチ、Ｗ１，Ｗ２ 幅。

Claims (21)

  1. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板と、
    前記第１主面上に設けられたソース電極とを備え、
    前記炭化珪素基板は、第１炭化珪素層と、前記第１炭化珪素層上に設けられかつ前記第１主面を構成する第２炭化珪素層とを含み、
    前記第１炭化珪素層は、第１導電型を有する第１ドリフト領域と、前記第１導電型と異なる第２導電型を有する第１不純物領域と、前記第２導電型を有しかつ前記第１主面に対して垂直な方向から見て前記第１不純物領域を取り囲む第２不純物領域とを有し、
    前記第２炭化珪素層は、前記第１導電型を有する第２ドリフト領域と、前記第２導電型を有しかつ前記第２ドリフト領域を挟んで前記第１不純物領域に対面する第３不純物領域と、前記第２導電型を有し、前記第２ドリフト領域を挟んで前記第２不純物領域と対面しかつ前記第１主面に対して垂直な方向から見て前記第３不純物領域を取り囲む第４不純物領域とを有し、
    前記第２ドリフト領域における第１導電型不純物の濃度は、前記第１ドリフト領域における第１導電型不純物の濃度よりも高く、
    前記第３不純物領域は、前記ソース電極と電気的に接続されており、
    前記炭化珪素基板は、第１構造および第２構造のいずれか一方を有するように構成されており、
    前記第１構造は、前記第１不純物領域は前記第２不純物領域に接しており、前記第３不純物領域は前記第２ドリフト領域によって前記第４不純物領域から隔てられており、かつ前記第１主面に平行な方向において前記第２不純物領域の幅は前記第４不純物領域の幅よりも大きい構造であり、
    前記第２構造は、前記第１不純物領域は前記第１ドリフト領域によって前記第２不純物領域から隔てられており、前記第３不純物領域は前記第４不純物領域に接しており、かつ前記第１主面に平行な方向において前記第４不純物領域の幅は前記第２不純物領域の幅よりも大きい構造である、炭化珪素半導体装置。
  2. 前記炭化珪素基板は、前記第１構造を有するように構成されている、請求項１に記載の炭化珪素半導体装置。
  3. 前記第４不純物領域は、１以上のガードリングを含んでいる、請求項２に記載の炭化珪素半導体装置。
  4. 前記第１主面に平行な方向における前記第２不純物領域の幅は、前記第１炭化珪素層の厚みおよび前記第２炭化珪素層の厚みの合計の２倍以上である、請求項２または請求項３に記載の炭化珪素半導体装置。
  5. 前記第４不純物領域は、フローティングである、請求項２〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第１不純物領域は、フローティングである、請求項２〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第１不純物領域は、前記ソース電極と電気的に接続されている、請求項２〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第１不純物領域、前記第２不純物領域および前記第４不純物領域の各々は、前記ソース電極と電気的に接続されている、請求項２〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記第２不純物領域における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である、請求項２〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 前記第４不純物領域における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である、請求項２〜請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 前記炭化珪素基板は、前記第２構造を有するように構成されている、請求項１に記載の炭化珪素半導体装置。
  12. 前記第２不純物領域は、１以上のガードリングを含んでいる、請求項１１に記載の炭化珪素半導体装置。
  13. 前記第１主面に平行な方向における前記第４不純物領域の幅は、前記第１炭化珪素層の厚みおよび前記第２炭化珪素層の厚みの合計の２倍以上である、請求項１１または請求項１２に記載の炭化珪素半導体装置。
  14. 前記第２不純物領域は、フローティングである、請求項１１〜請求項１３のいずれか１項に記載の炭化珪素半導体装置。
  15. 前記第１不純物領域は、フローティングである、請求項１１〜請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  16. 前記第１不純物領域は、前記ソース電極と電気的に接続されている、請求項１１〜請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  17. 前記第１不純物領域および前記第２不純物領域の各々は、前記ソース電極と電気的に接続されている、請求項１１〜請求項１３のいずれか１項に記載の炭化珪素半導体装置。
  18. 前記第４不純物領域における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である、請求項１１〜請求項１７のいずれか１項に記載の炭化珪素半導体装置。
  19. 前記第２不純物領域における第２導電型不純物のドーズ量は、０．４×１０１３ｃｍ−２以上２．０×１０１３ｃｍ−２以下である、請求項１１〜請求項１８のいずれか１項に記載の炭化珪素半導体装置。
  20. 前記第１ドリフト領域における第１導電型不純物の濃度は、５×１０１３ｃｍ−３以上１×１０１６ｃｍ−３以下である、請求項１〜請求項１９のいずれか１項に記載の炭化珪素半導体装置。
  21. 前記第２ドリフト領域における第１導電型不純物の濃度は、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である、請求項１〜請求項２０のいずれか１項に記載の炭化珪素半導体装置。
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