JP2001523895A - 半導体デバイスおよびＳｉＣトランジスタ - Google Patents

半導体デバイスおよびＳｉＣトランジスタ

Info

Publication number
JP2001523895A
JP2001523895A JP2000521555A JP2000521555A JP2001523895A JP 2001523895 A JP2001523895 A JP 2001523895A JP 2000521555 A JP2000521555 A JP 2000521555A JP 2000521555 A JP2000521555 A JP 2000521555A JP 2001523895 A JP2001523895 A JP 2001523895A
Authority
JP
Japan
Prior art keywords
layer
transistor
semiconductor device
sic
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000521555A
Other languages
English (en)
Inventor
ビュレンガ、ボ
ズダンスキイ、レンナルト
ハリス、クリストファー
バコウスキイ、ミーテク
コンスタンティノフ、アンドレイ
グスタフソン、ウルフ
Original Assignee
エービービー リサーチ リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エービービー リサーチ リミテッド filed Critical エービービー リサーチ リミテッド
Publication of JP2001523895A publication Critical patent/JP2001523895A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 ＳｉＣ半導体デバイスはその遮断状態において高電圧を保持するようになっている。該デバイスは２つの部分（１，２）からなっていて、その各々が単数あるいは複数のＳｉＣの半導体層を有し、該デバイスの２つの反対側の端子の間で接続されており、その第１の部分は遮断状態において低電圧のみに耐えることのできる副半導体デバイス（１）であり、第２の部分はデバイスの遮断状態において高電圧に耐えることができ、遮断状態においてデバイスにかかる電圧の大部分を受け持つことによって、該副半導体デバイスを保護するようになっている電圧制限部（２）である。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は３個の端子を有するＳｉＣ半導体デバイスであって、該デバイスの遮
断状態において該端子の内の２個の間で高電圧を維持することができ、該３個目
の端子は、該デバイスがトランジスタ作用を有し、かつ絶縁ゲートタイプのもの
となるように、制御用電極として用いられる、そのＳｉＣ半導体デバイスと、添
付した独立請求項の前段に記載した絶縁ゲートを有するＳｉＣのトランジスタと
に関するものである。
【０００２】 （従来の技術） ＳｉＣから製造される半導体デバイスは、ＳｉＣがＳｉよりも約１０倍の非常
に高い破壊電解を有しているので、デバイスの遮断状態における高電圧に対して
原理的に耐えることができることがよく知られている。しかしながら、前記デバ
イスは絶縁層、例えばＳｉＯ2によって不動態化しなければならず、絶縁ゲート を有するデバイスもまた絶縁層を有しており、これも例えばＳｉＯ2でできてい る。今まで知れらているデバイスにおいては、そのような絶縁層が存在すること
によって、ＳｉＣ自身の特性により得られるＳｉＣデバイスが可能とする高い破
壊電界強度を利用するのに大きな制約が生じる。例えばＳｉＯ2の絶縁層の場合 には、ＳｉＯ2の誘電率がＳｉＣより小さく、このことは誘電率の逆数比するた め、ＳｉＯ2のほうが電界がより高いということを意味している。しかしながら ＳｉＯ2の層における電界が低いということは、絶縁層の長期的な安定性と信頼 性にとって有利である。ＳｉＣの最大電界強度（２ＭＶ／ｃｍ）に対して、Ｓｉ
Ｏ2の対応的な電界は５ＭＶ／ｃｍより大きく、一般的には、安定的なデバイス の作動に対して十分高い評価が得られている。従って、絶縁層を保護するために
、絶縁層に近いＳｉＣ層における最大電解を、ＳｉＣが酸化物の絶縁耐力に応じ
て許容するよりももっと低い値に制限する必要がある。
【０００３】 従って、ＳｉＣの半導体デバイスを構成する上で、前記絶縁層が保護されて、
遮断状態において高電圧を維持することのできるデバイスを得るために、ＳｉＣ
の高い破壊電界の特性をできるだけ多く利用することが可能になることが望まし
い。ゲートの絶縁層が不動態化層よりも薄く、従って電界はより高くなるので、
該絶縁層を保護することが特に重要であろう。
【０００４】 （発明の要約） 本発明の目的は、導入部において定義された絶縁ゲートとを有するＳｉＣの半
導体デバイスとＳｉＣのトランジスタを提供することにあり、該デバイスの遮断
状態における高電界に耐えるために、既知のデバイスよりも優れたＳｉに関する
ＳｉＣの特性からより多くの利点を得ることが可能となる。
【０００５】 本発明によるとこの目的は、ＳｉＣの半導体デバイスを提供することによって
達成され、該デバイスは、各々が単数あるいは複数のＳｉＣ半導体層を有し、か
つ前記２個の端子の間で直列的に接続された２つの部分からなり、第１の部分が
デバイスの遮断状態において低電圧にのみ耐えることのできる副半導体デバイス
であり、第２の部分がデバイスの遮断状態において高電圧に耐えることができ、
かつその遮断状態においてデバイスに印加される電圧の大部分を受け持って前記
副半導体デバイスを保護するようになった電圧制限部であることを特徴としてい
る。
【０００６】 このようにして、デバイスの遮断状態において高電圧に耐えることのできる半
導体デバイスが得られるが、デバイスの遮断状態における電界は前記副半導体デ
バイスにおいて低い値に保持されており、従って不動態化のための絶縁層と、ゲ
ートを絶縁するための特に可能性のある絶縁層が保護される。
【０００７】 本発明の好的実施例によると、前記デバイスの前記電圧制限部は、前記副半導
体デバイスより下方のある距離をおいたところにおいて、対抗的な第２の導電型
の層の中へ埋め込まれた、第１の導電型の少なくとも１つの領域からなっている
。そのような埋め込み領域は結果的に前記副半導体デバイスの電界を減少させ、
このことは内部に配置された絶縁層がよりよく保護されることを意味し、またチ
ャンネル領域層が存在するときには、普通は最大の電界を受ける該チャンネル領
域層が、より低いドーピング濃度を与えられ、かつ／あるいはそのようなデバイ
スのオンステート抵抗を減少するためにより薄く作られるであろう。
【０００８】 本発明の他の好的実施例によると、前記デバイスは、さらに、横方向に隔置さ
れた１つ以上の前記埋め込み領域を具備し、該デバイスの遮断状態において前記
第１導電型の連続層を形成し、従って前記副半導体デバイスからある距離をおい
たところにおいて、該デバイスの遮断状態においてデバイスにかかる電圧降下の
大部分を受け持つｐｎ接合部を形成するようになった格子を形成している。その
ような埋め込み格子構造は分圧器として作用し、格子より上方の領域における電
解を制御可能にする。従って、デバイスの遮断状態においてそのようなデバイス
にかかる電圧の大部分、従って高い電界は前記副半導体デバイスから除去され、
その絶縁層も保護されるであろう。
【０００９】 本発明の目的はまた導入部において画定した絶縁ゲートを有するＳｉＣのトラ
ンジスタを提供することによって達成され、該トランジスタは前記ｐ型のチャン
ネル領域層の下方である距離をおいたところのドリフト層の中へ埋め込まれた、
少なくとも１つのｐ型の付属領域を包含していて、トランジスタの遮断状態にお
いて該チャンネル領域層によって受け持つべき電界を減少させるようになってい
る。そのような埋め込み領域がチャンネル領域層によって受け持つべき電界を減
少させるという事実によって、この部分はより低いドーピング濃度を与えられ、
および／あるいはより薄く製造することができ、その結果、前記逆チャンネルを
形成するためのしきい電圧が低くなり、かつチャンネル領域層のオンステート抵
抗がより小さくなるので、より高い移動性が得られることになる。チャンネル領
域層における電界が減少すると、結果としてゲート絶縁層における電界も小さく
なり、従って、この絶縁層が破壊されるまでは、デバイスによってより高い総合
電圧が維持されるであろう。
【００１０】 本発明の他の好的実施例によると、横方向の隔置された１つ以上の前記埋め込
み領域を具備し、該トランジスタの遮断状態において連続的なｐ型層を形成し、
従って該ｐ型チャンネル領域層から下方へある距離をおいたところにおいて、該
トランジスタの遮断状態においてトランジスタにかかる電圧降下の大部分を受け
持つｐｎ接合部を形成するようになった格子を形成している。このことは、遮断
状態におけるデバイスの最も高い電界はドリフト層の深いところのｐｎ接合部に
位置し、かつ、電界はチャンネル領域層に近いところでより低くなることを意味
しているが、この場所は従来のＭＩＳＦＥＴおよび、あるいはＩＧＢＴにおいて
は最大の電界になるところである。従って、ゲート絶縁層はデバイス全体には大
きな電圧降下が生じるにもかかわらず、低い電界を経験するだけであろう。この
ことは印加された電圧を保持するためには、チャンネル領域層における電荷が少
なくて済むことを意味しており、結果的にしきい電圧が低くなり、逆チャンネル
においてより高い移動性が得られる。
【００１１】 本発明の他の非常に好的な実施例によると、前記トランジスタは互いに他に対
して横方向に隔置されて、固定的なピッチ（Ｐ）をおいて配置された１つ以上の
前記活性領域を具備し、前記埋め込み格子の前記付属領域の間のピッチと間隔（
Ｓ）とが、トランジスタの望みのオンステート抵抗と破壊電圧をそれぞれ得るた
めに選択されている。このトランジスタ設計によると、オンステート抵抗と破壊
電圧に関する特別な場合において、望ましい特性を正確に有しているデバイスを
得ることが可能になる。従って、トランジスタの破壊電圧を制御するために、前
記間隔を変化させることが可能であろう。前記ピッチを変化させることによって
、デバイスのオンステート抵抗と飽和電流密度が変化されるであろう。従って、
前記格子の寸法は、電圧遮断容量とオンステート損失に対する格子の渦流損の寄
与との間のトレードオフ的な関係を形成するために、最適化されるであろう。
【００１２】 本発明の好的実施例によると、前記トランジスタは前記チャンネル領域層の頂
部上に配置された絶縁層を有し、前記ゲート電極が該絶縁層の頂部上に配置され
、電源領域層とドリフト層との間で横方向の逆導電チャンネルを形成している。
そのような活性領域を有するトランジスタは非常に有利であることがわかり、特
にチャンネル領域層はデバイスの遮断状態における低い電界のためにできるだけ
薄くすることが可能であり、その結果、トランジスタのオンステート抵抗も低く
なる。
【００１３】 本発明の他の好的実施例によると、前記埋め込み領域は高ドーピング処理され
ている。その結果、デバイスの遮断状態においては、電界がこの埋め込み領域へ
濃縮され、特に埋め込み格子の場合には、このことは、デバイスの遮断状態にお
いて形成されるｐｎ接合部が、デバイスにかかる電圧の大部分を受け持つことを
意味している。
【００１４】 本発明の他の好的実施例によると、前記チャンネル領域層は低ドーピング処理
されており、好ましくは１０16ないし５×１０17ｃｍ-3のドーピング濃度を有し
ており、このことは、デバイスの内部に逆導電チャンネルを形成するためのしき
い電圧が比較的低く、該チャンネル内に高い移動性が得られ、ゲート誘電体にか
かる電界を減少させることを意味している。
【００１５】 本発明の他の好的実施例によると、前記チャンネル領域層は、好ましくは、前
記チャンネルの方向から見て薄く、結果として短い逆チャンネルが形成されてお
り、該チャンネルの長さは好ましくは１μｍ以下である。そのような短いチャン
ネルは、デバイスの遮断状態においてトランジスタのこの部分における電界を減
少させることによって可能であり、このことはトランジスタのオンステート抵抗
が減少することを意味している。
【００１６】 本発明によるデバイスおよびトランジスタの他の利点や長所は、以下の説明と
、他の従属的な請求項を参照すると明らかになるであろう。
【００１７】 添付図面を参照しながら、以下に本発明の好的実施例を例にしながら詳細に説
明する。
【００１８】 （発明を実施するための形態） 本発明の第１の好的実施例によるＳｉＣでできたＭＩＳＦＥＴが図１に示され
ている。しかしながら、この図に示された前記デバイスにおける層と領域の相対
的な寸法は、図を明瞭にするためのものであることに注意すべきである。該デバ
イスはＭＩＳＦＥＴ構造１（金属絶縁層の半導体の電界効果トランジスタ）の形
態になった上部の副半導体デバイスと、ＪＦＥＴ（接合ゲート電界効果トランジ
スタ）状の構造を有する下部の電圧制限部２とからなっている。該下部２は、米
国特許出願第０８／６３６９６９に記載された方法を用いることによって製造さ
れ、該上部は本出願の譲受人による米国特許出願第０８／６７８５４８に記載さ
れた方法を用いることによって、前記下部の頂部の上に連続的に製造される。本
発明はここで、前記２つの概念が、前述した出願によって画定された独立的なパ
ラメータを用いて省略することのできる新しいデバイスの中でどのようにして組
み合わせることができるかを記述するものである。図１に示された好ましいデバ
イスがどのようにして製造されるかということを、図２から図１０を参照しなが
ら説明する。また図１に示されたトランジスタを製造するための方法が、インプ
ランテーション工程の後のアニ−リング工程だけでなく、幾つかのマスキング工
程とデマスキング工程を含んでいることが強調されるが、しかしながらこのこと
は本発明とは関係が無く、従ってここではこれ以上のことは記述しないであろう
。
【００１９】 まず第１に、高ドーピング処理されたｎ型基板３が用意され、その上に、好ま
しくは化学蒸着法によって、低ドーピング処理されたＳｉＣのｎ型ドリフト層４
がエピタキシャル的に成長される。これらの層をドーピング処理するために、窒
素やリンのようなあらゆる適当なドナーを用いてもよい。典型的なドーピング濃
度は、ドリフト層および基板層のそれぞれに対して、１０15−１０16ｃｍ-3およ
び１０18−１０20ｃｍ3であってもよい。マスキング工程と該マスクのパターン 化工程の後に、ｐ型の不純物添加物が、高加速エネルギーを用いることによって
ドリフト層４の中へ注入され、従って多数の横方向に離隔された領域６によって
形成される格子５が生産される。これらのｐ型領域６は高いドーピング濃度、例
えば１０19−１０20ｃｍ-3を有している。次に該領域６の不純物添加物が、これ
らの領域を高温下でアニ−リング処理することによって、電気的に活性状態され
る。デマスキング工程の後で、ｎ型のＳｉＣの低ドーピング層７が、化学蒸着法
によって層４の頂部上にエピタキシャル的に生長される。該層４と７とは実際に
一緒になって、このようにして製造されるトランジスタのドリフト層を形成し、
このようにして該ドリフト層の中へ深く埋まってしまう格子５は、この再生長技
術によって簡単に得ることができる。
【００２０】 図４から図６は図３に示した構造を得るための他の方法を説明している。この
方法においては、低ドーピング処理されたｎ型のドリフト層部分４が基板３の上
でエピタキシャル的に生長され、その後で、高ドーピング処理されたｐ型の層６
'が前記層４の上でエピタキシャル的に生長される。次に、該層６'は、例えば反
応性イオン食刻によってパターン化され、ある間隔をおいてｎ型領域６が形成さ
れる。次に、該パターン化された構造の頂部に、低ドーピング処理されたｎ型の
ドリフト層７が再成長される。
【００２１】 図２、３、あるいは図４から６におけるようにして電圧制限部を形成した後で
、図７から１０に関連して、デバイスのＭＯＳＦＥＴあるいはＭＩＳＦＥＴ部分
が製造される。まず第１に、ドリフト層部分７の頂部に、多結晶型あるいはアモ
ルファス型のシリコン層８が塗付される。該層８の頂部上には別のマスキング材
料、例えば金属の層９が塗付される。開口部１０を食刻する工程の後で、表面に
近い層１１の中へｎ型不純物が注入され、従ってこの工程によって高ドーピング
濃度が得られることになるであろう。その後、またｐ型不純物が、より高い加速
エネルギーを用いて注入され、高濃度のアクセプターを含有した深い基層１２が
形成される。ある厚さのシリコン層８でできた表面層１３が高温下で酸化され、
酸化物（ＳｉＯ2）の層１３が形成される。該酸化物表面層１３は湿式食刻によ って除去され、その後、ｐ型不純物が前記酸化物層１３を除去することによって
形成された開口１４によって画定されるＳｉＣ層の領域の中へ注入されるが、該
除去工程の程度は、予め生成された前記表面近傍層１１のドーピング型は維持さ
れるが、該除去工程によって露出された第２の表面近傍層１５のドーピング型が
変化されて、前記酸化シリコンの層１３の厚さによって画定される横方向延長部
においてｐ型のドーピング処理されたチャンネル領域が形成される程度のもので
ある。このようにして、丁度準ミクロン領域の中で非常に短いチャンネル巾にな
ったチャンネル領域層が、非常に単純でかつ信頼度の高い方法によって、正確に
製造することができる。該チャンネル領域層１５は、好ましくは１０16−５×１
０17ｃｍ-3の低ドーピング濃度を有し、このことは可能であるが、さらに、後に
もっと詳細に説明するが、埋められた格子構造５の分圧特性によって逆バイアス
がかかった時に、比較的高電圧をブロックすることのできるトランジスタを得る
ことになるであろう。
【００２２】 図１０においては、電源領域層１１の頂部に対して、次に電源接点１６がどの
ようにして従来的な方法で取り付けられるかが示されている。デバイスの頂部上
に、それを不動態化させるため、またその頂部に取り付けられるゲート接点１８
を絶縁するために、例えばＳｉＯ2でできた絶縁層１７が取り付けられ、該絶縁 層は各々の前記チャンネル領域層１５の全体の横方向延長部を少なくとも覆う程
度に横方向に延在している。図１と同様に図７も最外側のチャンネル領域層１５
’に関してゲート接点が示されていないという意味において簡略化されているが
、そこにはまた実際的にゲート電極が配置されるであろう。前記デバイスにはま
た、図１０に示された構造の頂部上において、より厚い絶縁不動態層が設けられ
てもよい。
【００２３】 トランジスタの機能に関していうと、埋め込み領域６が固定的な電位を有して
いることが重要であり、このことは普通はそれらを例えば電源に短絡させること
によって得られる。従って格子の機能は以下のとおりである。トランジスタの順
方向導電状態においては、近接した格子領域６の間に位置したドリフト層の領域
１９がｎ型になっていて、それらの間の電子の移動を可能にしており、従って、
ドリフト層と電源領域層１１との間においてゲート接点１８に正の電圧を印加す
ることによって、トランジスタのドレン部２０と電源１６との間でも、前記チャ
ンネル領域層に形成された逆導電チャンネルを介して電子の移動を可能にしてい
る。
【００２４】 しかしながら、トランジスタが順方向遮断状態になっているときには、ドレン
部、従って基板上に印加された正の電圧は埋め込み格子の各領域６を取り囲んで
いる空乏領域を拡大させ、従って近接した埋め込み格子領域６の間の領域１９は
全体的に空乏化され、従ってドリフト層の深い部分にｐｎ接合部が形成されるで
あろう。該ｐｎ接合部は分圧器として作用し、トランジスタ全体の電圧降下の主
な部分となり、従ってチャンネル領域層におけるチャンネル２１の近傍における
電界、従って絶縁層１７における電解が極端に制限され、従ってこの領域は従来
型のＭＯＳＦＥＴにおけるように最大電界を持たないであろう。この事実の利点
については前段で十分に説明してきた。
【００２５】 前記格子間の間隔（ｓ）は、図１に示したように、２つの近接する埋め込み領
域６の間の距離として定義され、この間隔は該埋め込み領域６のドーピング濃度
と同様に最適化され、電圧遮断容量とオンステート損失に関する格子の過流損寄
与との間にトレードオフの関係を形成させる。このことについては図１１と図１
２を参照しながらさらに説明する。
【００２６】 トランジスタはある種のピッチ（Ｐ）をおいて配置された幾つかの活性領域を
有しており、このピッチは図１に示したような２つの近接する活性領域構造の間
の中心間距離として定義される。該ピッチはそのような活性領域が配置されてい
る位置における密度とともに増加する。
【００２７】 図１１においては、図１におけるトランジスタの電流密度（Ｊd）が、２つの 異なったピッチ、即ち小ピッチ（ａ）と大ピッチ（ｂ）とに関して、トランジス
タのドレン部と電源との間の印加電圧（ＶDS）によってどのように変化するかが
示されている。この両方の場合にも、ゲート電圧と間隔（ｓ）とはともに同一で
ある。水平方向の点線２２，２３はそれぞれの飽和電流密度に対応し、垂直方向
の点線２４はトランジスタの破壊電圧を示している。前記飽和電流密度がピッチ
を変化させることによって、トランジスタの破壊電圧の値に影響を与えることな
しに変化することがわかる。ピッチが小さくなる程、飽和電流密度は大きくなる
。またピッチが小さくなる程、この曲線の下部部分２５を介して定義されるデバ
イスのオンステート抵抗が小さくなるという結果になる。
【００２８】 図１２は図１１と同じグラフであるが、ここではピッチとゲート電圧が一定で
あり、小さな間隔（ｃ）と大きな間隔（ｄ）として関する（Ｊd）と（ＶDS）と の関係が示されている。この場合のピッチは図１１における曲線（ｂ）、即ち大
ピッチと同じである。破壊電圧の値が、格子の埋め込み領域間の間隔を変化させ
ることによって変化し、トランジスタの飽和電流密度を変化させないことが示さ
れている。また図１２から、トランジスタのオンステート抵抗が該間隔によって
影響を受け、間隔が小さくなる程（ｃ）、該抵抗が大きくなることがわかる。
【００２９】 従って、このタイプのトランジスタにおいては、独立的に、ピッチ（ｐ）を変
化させることによって飽和電流密度を画定し、格子の間隔を変化させることによ
って破壊電圧を画定することが可能であろう。これらの特性は、もちろん、ドー
ピング濃度や、デバイスの各種層の厚さによって影響を受けるが、これらが一定
ある場合には、前記飽和電流密度と破壊電圧とは、図１１と図１２で示したよう
に、前記ピッチと間隔に依存する。飽和電流密度をできるだけ大きくしておくこ
とは必ずしも目的ではなく、故障、例えば短絡回路のような場合の電流に制限し
ておき、デバイスのＳＯＡ（安全動作領域）内に維持することが重要である。前
記ピッチと間隔の典型的な寸法は、それぞれ、１０−１００μｍと１−１０μｍ
である。
【００３０】 本発明の第２の好的実施例によるＭＯＳＦＥＴの形態におけるデバイスが図１
３に示されている。図１におけるデバイスに存在した層に対応する層については
同じ参照番号を付けて示しており、ここでは特に説明しない。ゲート電極１８は
ここではトレンチ状になって配置され、それをチャンネル領域層１５から分離し
ている絶縁層１７はトレンチ壁上に配置されており、従って該絶縁層１７とチャ
ンネル領域層１５との間の境界面におけるチャンネル領域層の中に、ほぼ垂直な
逆導電チャンネルが形成されている。さらに、前記ゲート１８を有したトレンチ
の側方に別のトレンチ２６が設けられ、高濃度でドープされた埋め込み層２７は
、このトレンチの下方でドリフト層に埋め込まれ、電源接点に接続されている。
この埋め込み層２７は、デバイスの遮断状態においては、これに対する電界線を
曲げ、従って絶縁層１７やチャンネル領域層１５から離れさせ、従って該絶縁層
１７は保護され、該チャンネル領域層は低ドーピング濃度を有していて、該遮断
状態にあっても該埋全体的に空乏化されてることなく、逆チャンネルのオンステ
ート抵抗も小さくなるであろう。
【００３１】 図１３に関する実施例においては、前記埋め込み層２７はトレンチの底部およ
び壁部に配置され、かつイオン注入によって得られた、高ドーピング処理された
ｐ型領域２８と接続されている。該埋め込み領域２７は、好ましくは、図１によ
る構造における埋め込み領域６と同様に、注入と再生長の組み合わせによって得
られる。
【００３２】 図１４に関する実施例は図１３に関する実施例とは、埋め込み領域２７がトレ
ンチ２６に対して全体に亘って延在していて、該埋め込み領域に対する接点を作
るために、トレンチの底部へ注入する必要がないという点において異なっている
。従って、ここでは埋め込み領域の下限の比較的深い配置は、層を形成するため
の注入と再生長、また再度の注入と再生長によって得られ、該層の外側にチャン
ネル領域層と電源領域層が形成される。
【００３３】 本発明はもちろん上述してきた好的実施例に限定されるものではなく、当業者
にとっては、添付した特許請求の範囲において画定した本発明の基礎的な考えか
ら逸脱することなしに、それを修正することが可能であることが明らかになるは
ずである。
【００３４】 図１におけるトランジスタの基礎層は高度にドーピング処理される必要はなく
、適度に、例えば、１０18−１０19ｃｍ-3のドーピング濃度に処理されてもよい
。
【００３５】 ２極デバイス、例えばＩＧＢＴを得るために、ｐ型の基板層を作ることも当然
可能である。この場合には、基板層とドリフト層との間に、高ドーピング処理さ
れたｎ型のバッファー層を有していることが好ましい。
【００３６】 請求項の中で述べている層の数は最小限の数であり、デバイス中でさらに多く
の層を配置したり、あるいは層の各領域を選択的にドーピング処理することによ
って、あらゆる層を幾つかの層に分割することも本発明の範囲の中に入る。
【００３７】 本開示の中における“基板層”という用語は、説明してきた層のドレン部に最
も近接した層と言う意味であり、この分野での厳密な言葉の意味における基板層
、即ちそこから生長が開始される層である必要はない。実際の基板層はどんな層
であってもよく、大部分の場合、それは最も厚い層のことを言い、ドリフト層で
あってもよい。
【００３８】 “ＳｉＣのデバイス”あるいは“ＳｉＣのトランジスタ”という用語も、デバ
イスあるいはトランジスタのある部分、例えば接点や絶縁層が他の材料でできて
いる場合も包含する。
【００３９】 請求項の中で定義している“トランジスタ”は実際的には半導体デバイス全体
を参照しており、本発明の場合においては、低電圧トランジスタ部分と高電圧格
子（ＪＦＥＴ）を包含している。
【図面の簡単な説明】
【図１】 本発明の第１の好的実施例による半導体デバイスの単純化した断面図である。
【図２】 図１における半導体デバイスの電圧制限部を製造するための方法の最も重要な
工程を説明する単純化された断面図である。
【図３】 図１における半導体デバイスの電圧制限部を製造するための方法の最も重要な
工程を説明する単純化された断面図である。
【図４】 図１における半導体デバイスの電圧制限部を製造するための他の方法の最も重
要な工程を説明する単純化された断面図である。
【図５】 図１における半導体デバイスの電圧制限部を製造するための他の方法の最も重
要な工程を説明する単純化された断面図である。
【図６】 図１における半導体デバイスの電圧制限部を製造するための他の方法の最も重
要な工程を説明する単純化された断面図である。
【図７】 図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製
造するための方法の最も重要な工程を説明する単純化された断面図である。
【図８】 図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製
造するための方法の最も重要な工程を説明する単純化された断面図である。
【図９】 図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製
造するための方法の最も重要な工程を説明する単純化された断面図である。
【図１０】 図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製
造するための方法の最も重要な工程を説明する単純化された断面図である。
【図１１】 図１に示したタイプのデバイスに対して印加した電流密度と印加電圧とのグラ
フであり、２つの異なったピッチを用い、しかし近接した埋め込み格子の領域間
の間隔と、ゲートに印加する正の電圧とは同一である。
【図１２】 ２つの異なった間隔を用い、しかしピッチは同一にした場合の、図１１と同様
なグラフである。
【図１３】 本発明の第２の好的実施例によるトランジスタの単純化された断面図である。
【図１４】 図１３に示した実施例とは若干修正された、本発明の第３の好的実施例による
トランジスタの、図１３と同様な図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バコウスキイ、ミーテク スウェーデン国 ソーデルタルイエ、ブロ ムステルベーゲン ３ (72)発明者 コンスタンティノフ、アンドレイ スウェーデン国 ヤルファルラ、スナッフ ァネベーゲン 130 (72)発明者 グスタフソン、ウルフ スウェーデン国 リンケピング、エクホル ムスベーゲン 84 エイ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ３個の端子を有するＳｉＣ半導体デバイスであって、該デバ
    イスの遮断状態において該端子の内の２個の間で高電圧を維持することができ、
    該３個目の端子は、該デバイスがトランジスタ作用を有し、かつ絶縁ゲートタイ
    プのものとなるように、制御用電極として用いられる、ＳｉＣ半導体デバイスに
    おいて、該デバイスが、各々が単数あるいは複数のＳｉＣ半導体層を有し、かつ
    前記２個の端子の間で直列的に接続された２つの部分からなり、第１の部分がデ
    バイスの遮断状態において低電圧にのみ耐えることのできる副半導体デバイス（
    １）であり、第２の部分がデバイスの遮断状態において高電圧に耐えることがで
    き、かつその遮断状態においてデバイスに印加される電圧の大部分を受け持って
    前記副半導体デバイスを保護するようになった電圧制限部（２）であることを特
    徴とする半導体デバイス。
  2. 【請求項２】 前記デバイスの前記電圧制限部（２）が、前記副半導体デバ
    イスより下方のある距離をおいたところにおいて、対抗的な第２の導電型の層（
    ４）の中へ埋め込まれた、第１の導電型の少なくとも１つの領域（６）からなっ
    ている、請求の範囲第１項記載の半導体デバイス。
  3. 【請求項３】 さらに、横方向に隔置された１つ以上の前記埋め込み領域（
    ６）を具備し、該デバイスの遮断状態において前記第１導電型の連続層を形成し
    、従って前記副半導体デバイスからある距離をおいたところにおいて、該デバイ
    スの遮断状態においてデバイスにかかる電圧降下の大部分を受け持つｐｎ接合部
    を形成するようになった格子（５）を形成している請求の範囲第２項記載の半導
    体デバイス。
  4. 【請求項４】 前記第１導電型がｐ型である、請求の範囲第２項あるいは第
    ３項記載の半導体デバイス。
  5. 【請求項５】 前記副半導体デバイス（１）が、ゲート（１８）とチャンネ
    ル領域層（１５）との間の絶縁層（１７）を有したゲート制御されたデバイスで
    ある、請求の範囲第１項から第４のいずれか１項に記載の半導体デバイス。
  6. 【請求項６】 前記副半導体デバイス（１）がＭＩＳＦＥＴあるいはＩＧＢ
    Ｔであり、前記制限部（２）がＪＦＥＴ状の構造を有している、請求の範囲第１
    項から第５項のいずれか１項に記載の半導体デバイス。
  7. 【請求項７】 絶縁ゲートを有し、かつa) MISFETおよびb) IGBTの内の１つ
    であるSiCトランジスタにおいて、該トランジスタが順番にドレン部（２０）と 、（ａ）の場合にはｎ型で、ｂ）の場合にはｐ型であり、ｂ）の場合にはその頂
    部にc) 高ドーピング処理されたｎ型バッファー層とd) そのような層なしのいず
    れかである高ドーピング処理された基板層（３）と、低ドーピング処理されたｎ
    型ドリフト層（４，７）とを層状に有し、さらに該トランジスタが、該ドリフト
    層の頂部に配置された高ドーピング処理されたｎ型の電源領域層（１１）と、電
    源領域層の頂部上に配置された電源（１６）と、該電源領域層をドリフト層から
    分離するｐ型のチャンネル領域層（１５）と、該チャンネル領域層の次に配置さ
    れて、少なくとも該電源領域層からドリフト層（１１）へ延在する絶縁層（１７
    ）と、該絶縁層上に配置されて、電圧をかけた時に電源からドレン部へ電子移動
    するために、該絶縁層との境界面においてチャンネル領域層の中で延在する逆導
    電チャンネル（２１）を形成するようになったゲート電極（１８）とを有する活
    性領域を具備し、該トランジスタがさらに、前記ｐ型のチャンネル領域層（１５
    ）の下方である距離をおいたところのドリフト層（４，７）の中へ埋め込まれた
    、少なくとも１つのｐ型の付属領域（６）を包含していて、トランジスタの遮断
    状態において該チャンネル領域層によって受け持つべき電界を減少させるように
    なっていることを特徴とするＳｉＣのトランジスタ。
  8. 【請求項８】 さらに、横方向の隔置され格子（５）を形成した１つ以上の
    前記埋め込み領域（６）を具備し、これにより該トランジスタの遮断状態におい
    て連続的なｐ型層を形成し、さらに該ｐ型チャンネル領域層から下方へある距離
    をおいたところにおいて、該トランジスタの遮断状態においてトランジスタにか
    かる電圧降下の大部分を受け持つｐｎ接合部を形成されるようになっている請求
    の範囲第７項に記載のＳｉＣのトランジスタ。
  9. 【請求項９】 さらに、互いに他に対して横方向に隔置されて、固定的なピ
    ッチ（Ｐ）をおいて配置された１つ以上の前記活性領域を具備し、前記埋め込み
    格子（５）の前記付属領域（６）の間のピッチと間隔（Ｓ）とが、トランジスタ
    の望みのオンステート抵抗と破壊電圧をそれぞれ得るために選択されている、請
    求の範囲第８項に記載のＳｉＣのトランジスタ。
  10. 【請求項１０】 前記絶縁層（１７）が前記チャンネル領域層（１５）の頂
    部上に配置され、前記ゲート電極（１８）が該絶縁層の頂部上に配置され、電源
    領域層（１１）とドリフト層（４，７）との間で横方向の逆導電チャンネル（２
    １）を形成している、請求の範囲第７項から第９項のいずれか１項に記載のＳｉ
    Ｃのトランジスタ。
  11. 【請求項１１】 さらに、前記付属的な埋め込み領域（６）の上方、および
    電源領域層（１１）の下方に配置されたｐ型の基礎層（１２）を具備し、該基礎
    層が電源領域層をドリフト層（４，７）から分離するために配置されている、請
    求の範囲第１０項に記載のＳｉＣのトランジスタ。
  12. 【請求項１２】 前記埋め込み領域（６）が高ドーピング処理されている、
    請求の範囲第７項から第１１項のいずれか１項に記載のＳｉＣのトランジスタ。
  13. 【請求項１３】 前記チャンネル領域層（１５）が低ドーピング処理されて
    いる、請求の範囲第７項から第１２項のいずれか１項に記載のＳｉＣのトランジ
    スタ。
  14. 【請求項１４】 前記チャンネル領域層（１５）のドーピング濃度が１０16 ないし５×１０17ｃｍ-3である、請求の範囲第１３項に記載のＳｉＣのトランジ
    スタ。
  15. 【請求項１５】 前記チャンネル領域層（１５）が前記チャンネルの方向か
    ら見て薄く、結果として短い逆チャンネル（２１）が形成されている、請求の範
    囲第７項から第１４項のいずれか１項に記載のＳｉＣのトランジスタ。
  16. 【請求項１６】 該チャンネル（２１）の長さが２μｍ以下である、請求の
    範囲１５項に記載のＳｉＣのトランジスタ。
JP2000521555A 1997-11-13 1998-11-13 半導体デバイスおよびＳｉＣトランジスタ Pending JP2001523895A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9704149-5 1997-11-13
SE9704149A SE9704149D0 (sv) 1997-11-13 1997-11-13 A semiconductor device of SiC and a transistor of SiC having an insulated gate
PCT/SE1998/002048 WO1999026296A2 (en) 1997-11-13 1998-11-13 A SEMICONDUCTOR DEVICE OF SiC AND A TRANSISTOR OF SiC HAVING AN INSULATED GATE

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012120452A Division JP5829975B2 (ja) 1997-11-13 2012-05-28 半導体デバイスおよびＳｉＣトランジスタ

Publications (1)

Publication Number Publication Date
JP2001523895A true JP2001523895A (ja) 2001-11-27

Family

ID=20408960

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2000521555A Pending JP2001523895A (ja) 1997-11-13 1998-11-13 半導体デバイスおよびＳｉＣトランジスタ
JP2012120452A Expired - Lifetime JP5829975B2 (ja) 1997-11-13 2012-05-28 半導体デバイスおよびＳｉＣトランジスタ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012120452A Expired - Lifetime JP5829975B2 (ja) 1997-11-13 2012-05-28 半導体デバイスおよびＳｉＣトランジスタ

Country Status (5)

Country Link
US (1) US6091108A (ja)
EP (2) EP1029363A2 (ja)
JP (2) JP2001523895A (ja)
SE (1) SE9704149D0 (ja)
WO (1) WO1999026296A2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855998B2 (en) 2002-03-26 2005-02-15 Kabushiki Kaisha Toshiba Semiconductor device
JP2006524433A (ja) * 2003-04-24 2006-10-26 クリー　インコーポレイテッド 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法
JP2009064970A (ja) * 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
JP2009194164A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 絶縁ゲート型電界効果トランジスタおよびその製造方法
JP2010087374A (ja) * 2008-10-01 2010-04-15 Toyota Central R&D Labs Inc 半導体装置
JP2012044167A (ja) * 2010-08-12 2012-03-01 Infineon Technologies Austria Ag 炭化珪素トレンチ半導体装置
JP2012069797A (ja) * 2010-09-24 2012-04-05 Toyota Motor Corp 絶縁ゲート型トランジスタ
JP2013042075A (ja) * 2011-08-19 2013-02-28 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2014041990A (ja) * 2012-07-25 2014-03-06 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
WO2014112233A1 (ja) * 2013-01-21 2014-07-24 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2014141754A1 (ja) * 2013-03-11 2014-09-18 住友電気工業株式会社 炭化珪素半導体装置
JP2014241368A (ja) * 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置
JP2015056559A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置及びその製造方法
WO2015111177A1 (ja) * 2014-01-24 2015-07-30 株式会社日立製作所 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
WO2019008884A1 (ja) * 2017-07-04 2019-01-10 住友電気工業株式会社 炭化珪素半導体装置

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19832327A1 (de) * 1997-07-31 1999-02-04 Siemens Ag Halbleiterstruktur auf Basis von Silizium-Carbid-Material mit mehreren elektrisch unterschiedlichen Teilgebieten
DE19823944A1 (de) * 1998-05-28 1999-12-02 Siemens Ag Leistungsdioden-Struktur
DE19830332C2 (de) * 1998-07-07 2003-04-17 Infineon Technologies Ag Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
ATE386339T1 (de) * 1998-11-18 2008-03-15 Infineon Technologies Ag Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen
DE19961297A1 (de) 1999-12-18 2001-06-21 Bosch Gmbh Robert Schaltungsanordnung zur Verpolsicherung eines DMOS-Transistors
FR2803094B1 (fr) * 1999-12-22 2003-07-25 St Microelectronics Sa Fabrication de composants unipolaires
DE10026925C2 (de) * 2000-05-30 2002-04-18 Infineon Technologies Ag Feldeffektgesteuertes, vertikales Halbleiterbauelement
FR2816113A1 (fr) * 2000-10-31 2002-05-03 St Microelectronics Sa Procede de realisation d'une zone dopee dans du carbure de silicium et application a une diode schottky
JP3506676B2 (ja) * 2001-01-25 2004-03-15 Ｎｅｃエレクトロニクス株式会社 半導体装置
DE10214176B4 (de) * 2002-03-28 2010-09-02 Infineon Technologies Ag Halbleiterbauelement mit einer vergrabenen Stoppzone und Verfahren zur Herstellung einer Stoppzone in einem Halbleiterbauelement
DE10243758A1 (de) * 2002-09-20 2004-04-01 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung einer vergrabenen Stoppzone in einem Halbleiterbauelement und Halbleiterbauelement mit einer vergrabenen Stoppzone
JP4204895B2 (ja) * 2003-05-12 2009-01-07 三菱電機株式会社 半導体装置
US8004049B2 (en) * 2004-08-31 2011-08-23 Freescale Semiconductor, Inc. Power semiconductor device
FR2876497B1 (fr) * 2004-10-13 2007-03-23 Commissariat Energie Atomique Revetement a base de mgo pour l'isolation electrique de substrats semi-conducteurs et procede de fabrication
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
US7687841B2 (en) * 2005-08-02 2010-03-30 Micron Technology, Inc. Scalable high performance carbon nanotube field effect transistor
US20070228505A1 (en) 2006-04-04 2007-10-04 Mazzola Michael S Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making
JP2008177335A (ja) * 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
JP5303839B2 (ja) * 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法
US8421148B2 (en) * 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
EP2058854B1 (en) 2007-11-07 2014-12-03 Acreo Swedish ICT AB A semiconductor device
US7582922B2 (en) * 2007-11-26 2009-09-01 Infineon Technologies Austria Ag Semiconductor device
US8084813B2 (en) * 2007-12-03 2011-12-27 Cree, Inc. Short gate high power MOSFET and method of manufacture
JP4796667B2 (ja) * 2009-11-17 2011-10-19 パナソニック株式会社 半導体素子及びその製造方法
TWI399859B (zh) * 2009-11-30 2013-06-21 Vanguard Int Semiconduct Corp 半導體結構及其製造方法
CN102097469B (zh) * 2009-12-10 2013-01-16 世界先进积体电路股份有限公司 半导体结构及其制造方法
US8154078B2 (en) * 2010-02-17 2012-04-10 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) * 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
WO2013036370A1 (en) 2011-09-11 2013-03-14 Cree, Inc. High current density power module comprising transistors with improved layout
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
JP2013165197A (ja) * 2012-02-13 2013-08-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102013018789A1 (de) * 2012-11-29 2014-06-05 Infineon Technologies Ag Steuern lichterzeugter Ladungsträger
KR101360070B1 (ko) 2012-12-27 2014-02-12 현대자동차 주식회사 반도체 소자 및 그 제조 방법
KR20140085141A (ko) * 2012-12-27 2014-07-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
JP5983415B2 (ja) * 2013-01-15 2016-08-31 住友電気工業株式会社 炭化珪素半導体装置
JP5958352B2 (ja) * 2013-01-15 2016-07-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9159799B2 (en) * 2013-04-19 2015-10-13 Avogy, Inc. Method of fabricating a merged P-N junction and schottky diode with regrown gallium nitride layer
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
JP6171678B2 (ja) * 2013-07-26 2017-08-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN103400860B (zh) * 2013-08-21 2017-04-19 东南大学 一种高击穿电压的n型纵向碳化硅金属氧化物半导体管
JP2015060859A (ja) 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
EP2889914A1 (en) * 2013-12-30 2015-07-01 ABB Technology AG Bipolar semiconductor device
EP2889915A1 (en) * 2013-12-30 2015-07-01 ABB Technology AG Power semiconductor device
DE102014200613A1 (de) * 2014-01-15 2015-07-16 Robert Bosch Gmbh SiC-Trench-Transistor und Verfahren zu dessen Herstellung
JP6229541B2 (ja) * 2014-02-27 2017-11-15 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
CN105390536A (zh) * 2015-09-30 2016-03-09 深圳市可易亚半导体科技有限公司 绝缘栅双极型晶体管及其制备方法
SE541290C2 (en) 2017-09-15 2019-06-11 Ascatron Ab A method for manufacturing a grid
SE541402C2 (en) 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet
SE541291C2 (en) 2017-09-15 2019-06-11 Ascatron Ab Feeder design with high current capability
SE541466C2 (en) 2017-09-15 2019-10-08 Ascatron Ab A concept for silicon carbide power devices
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
SE542607C2 (en) 2018-06-29 2020-06-16 Ascatron Ab MOSFET in SiC with self-aligned lateral MOS channel
US11545585B2 (en) 2020-08-21 2023-01-03 Monolithic Power Systems, Inc. Single sided channel mesa power junction field effect transistor
EP4009375B1 (en) * 2020-12-03 2024-03-06 Hitachi Energy Ltd Power semiconductor device and a method for producing a power semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113667A (ja) * 1984-06-28 1986-01-21 Toshiba Corp 絶縁ゲ−ト形電界効果トランジスタ
JPH03261179A (ja) * 1990-03-09 1991-11-21 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH05259443A (ja) * 1992-01-16 1993-10-08 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
JPH077154A (ja) * 1993-03-25 1995-01-10 Siemens Ag パワーｍｏｓｆｅｔ
JPH0936359A (ja) * 1995-07-20 1997-02-07 Fuji Electric Co Ltd 炭化けい素縦型ｆｅｔ
JPH0974192A (ja) * 1995-09-06 1997-03-18 Denso Corp 炭化珪素半導体装置
JPH09191109A (ja) * 1995-11-06 1997-07-22 Toshiba Corp 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH436492A (de) * 1965-10-21 1967-05-31 Bbc Brown Boveri & Cie Steuerbare Halbleitervorrichtung mit mehreren Schichten
US4003072A (en) * 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
US4060821A (en) * 1976-06-21 1977-11-29 General Electric Co. Field controlled thyristor with buried grid
US4132996A (en) * 1976-11-08 1979-01-02 General Electric Company Electric field-controlled semiconductor device
US4151540A (en) * 1977-12-08 1979-04-24 Fairchild Camera And Instrument Corporation High beta, high frequency transistor structure
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS55153365A (en) * 1979-05-17 1980-11-29 Toshiba Corp Manufacturing method of semiconductor device
JPS5788771A (en) * 1980-11-21 1982-06-02 Semiconductor Res Found Electrostatic induction thyristor
US4821095A (en) * 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
US5218226A (en) * 1989-11-01 1993-06-08 U.S. Philips Corp. Semiconductor device having high breakdown voltage
DE69029271T2 (de) * 1990-12-21 1997-04-17 Sgs Thomson Microelectronics Schutzvorrichtung gegen elektrostatische Entladung für einen IC-Anschluss und deren integrierte Struktur
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
JPH06196723A (ja) * 1992-04-28 1994-07-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3081739B2 (ja) * 1992-10-20 2000-08-28 三菱電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP3259485B2 (ja) * 1993-12-03 2002-02-25 富士電機株式会社 炭化けい素たて型ｍｏｓｆｅｔ
US5543637A (en) * 1994-11-14 1996-08-06 North Carolina State University Silicon carbide semiconductor devices having buried silicon carbide conduction barrier layers therein
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US5742076A (en) * 1996-06-05 1998-04-21 North Carolina State University Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113667A (ja) * 1984-06-28 1986-01-21 Toshiba Corp 絶縁ゲ−ト形電界効果トランジスタ
JPH03261179A (ja) * 1990-03-09 1991-11-21 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH05259443A (ja) * 1992-01-16 1993-10-08 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
JPH077154A (ja) * 1993-03-25 1995-01-10 Siemens Ag パワーｍｏｓｆｅｔ
JPH0936359A (ja) * 1995-07-20 1997-02-07 Fuji Electric Co Ltd 炭化けい素縦型ｆｅｔ
JPH0974192A (ja) * 1995-09-06 1997-03-18 Denso Corp 炭化珪素半導体装置
JPH09191109A (ja) * 1995-11-06 1997-07-22 Toshiba Corp 半導体装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855998B2 (en) 2002-03-26 2005-02-15 Kabushiki Kaisha Toshiba Semiconductor device
JP2006524433A (ja) * 2003-04-24 2006-10-26 クリー　インコーポレイテッド 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法
JP2011193020A (ja) * 2003-04-24 2011-09-29 Cree Inc 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法
JP2009064970A (ja) * 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
JP2009194164A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 絶縁ゲート型電界効果トランジスタおよびその製造方法
JP2010087374A (ja) * 2008-10-01 2010-04-15 Toyota Central R&D Labs Inc 半導体装置
JP2012044167A (ja) * 2010-08-12 2012-03-01 Infineon Technologies Austria Ag 炭化珪素トレンチ半導体装置
JP2012069797A (ja) * 2010-09-24 2012-04-05 Toyota Motor Corp 絶縁ゲート型トランジスタ
US9312385B2 (en) 2011-08-19 2016-04-12 Hitachi, Ltd. Semiconductor device and manufacturing method of semiconductor device
JP2013042075A (ja) * 2011-08-19 2013-02-28 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2014041990A (ja) * 2012-07-25 2014-03-06 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
WO2014112233A1 (ja) * 2013-01-21 2014-07-24 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9276106B2 (en) 2013-01-21 2016-03-01 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP2014139967A (ja) * 2013-01-21 2014-07-31 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2014141754A1 (ja) * 2013-03-11 2014-09-18 住友電気工業株式会社 炭化珪素半導体装置
US8952393B2 (en) 2013-03-11 2015-02-10 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2014241368A (ja) * 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置
JP2015056559A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置及びその製造方法
WO2015111177A1 (ja) * 2014-01-24 2015-07-30 株式会社日立製作所 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
WO2019008884A1 (ja) * 2017-07-04 2019-01-10 住友電気工業株式会社 炭化珪素半導体装置
JPWO2019008884A1 (ja) * 2017-07-04 2020-04-30 住友電気工業株式会社 炭化珪素半導体装置
US11011631B2 (en) 2017-07-04 2021-05-18 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP7092129B2 (ja) 2017-07-04 2022-06-28 住友電気工業株式会社 炭化珪素半導体装置

Also Published As

Publication number Publication date
JP2012191229A (ja) 2012-10-04
EP2144277A3 (en) 2010-03-17
JP5829975B2 (ja) 2015-12-09
SE9704149D0 (sv) 1997-11-13
WO1999026296A2 (en) 1999-05-27
US6091108A (en) 2000-07-18
EP2144277A2 (en) 2010-01-13
EP1029363A2 (en) 2000-08-23
WO1999026296A3 (en) 1999-07-29

Similar Documents

Publication Publication Date Title
JP5829975B2 (ja) 半導体デバイスおよびＳｉＣトランジスタ
TWI390637B (zh) 具混合井區之碳化矽裝置及用以製造該等碳化矽裝置之方法
US7282739B2 (en) Silicon carbide semiconductor device
US6653659B2 (en) Silicon carbide inversion channel mosfets
US4914058A (en) Grooved DMOS process with varying gate dielectric thickness
US5411901A (en) Method of making high voltage transistor
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
KR100731141B1 (ko) 반도체소자 및 그의 제조방법
JP6092749B2 (ja) 半導体装置及び半導体装置の製造方法
JP2007013087A (ja) 電界効果トランジスタおよびサイリスタ
KR100592749B1 (ko) 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
US20060060917A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20180308943A1 (en) Semiconductor device and method for manufacturing the same
JP2002100772A (ja) 電力用半導体装置及びその製造方法
JP4678902B2 (ja) 炭化けい素ｕｍｏｓ半導体素子およびその製造方法
JP3496509B2 (ja) 炭化珪素半導体装置の製造方法
US5923051A (en) Field controlled semiconductor device of SiC and a method for production thereof
JP3785794B2 (ja) 炭化珪素半導体装置及びその製造方法
JP2003249652A (ja) 炭化珪素半導体装置及びその製造方法
EP0958609B1 (en) A FIELD CONTROLLED SEMICONDUCTOR DEVICE OF SiC AND A METHOD FOR PRODUCTION THEREOF
JP3997886B2 (ja) 炭化珪素半導体装置の製造方法
JP3719326B2 (ja) 炭化珪素半導体装置及びその製造方法
JP4304332B2 (ja) 炭化ケイ素半導体装置
JP2002261280A (ja) 炭化珪素半導体装置
US6541318B2 (en) Manufacturing process of a high integration density power MOS device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090803

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091104

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20091111

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091203

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20091210

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100104

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101214

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110314

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110322

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110414

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110421

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110516

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110614

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120528

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120604

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120706