TWI399859B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本發明係有關於一種半導體結構及其製造方法，特別有關於雙擴散金氧半導體電晶體及其製造方法，以同時提高崩潰電壓並降低導通電阻。

在當今的積體電路製程中，已於單一晶片中大量地整合控制器、記憶體、低電壓操作元件與高電壓功率元件等裝置，因而形成單一晶片系統。為了應付高電壓與電流之需求，電源裝置中通常應用如雙擴散金氧半導體電晶體(double-diffused metal oxide semiconductor,DMOS)之高電壓裝置，其於高電壓下操作時具有較低之導通電阻(on-resistance)。另外，於超大型積體電路邏輯電路(VLSI)中則通常整合有其他高電壓裝置，例如具有簡單結構之橫向擴散型金氧半導體電晶體(lateral double-diffused metal oxide semiconductor,LDMOS)，相較於慣用之垂直擴散型金氧半導體電晶體(vertical double-diffused metal oxide semiconductor,VDMOS)，其具有較高之導通電阻。

一般在設計電晶體時，主要需考慮使元件具有高崩潰電壓與低導通電阻(on-resistance)的特性，而近年來LDMOS製程已見有採用降低表面電場(reduced surface electric field,RESURF)技術。第1圖即顯示美國專利案6,773,997 B2使用RESURF原理的N型LDMOS元件，包括自通道區415延伸至N⁺ 型汲極區406的N型井413，以及在N型井413表面上以均一濃度摻雜的平板式(flat)P型區408，其中N型井413作為元件受到電壓時的載子漂移區，P型區408則作為RESURF層。而美國專利案6,773,997 B2也進一步揭露如第2圖所示具有多層以均一濃度摻雜之平板式P型區408、402的元件。

由於N型井413位於平板式P型區408、402與P型基底401之間而能在關閉狀態時輕易的空乏，因此能以較高劑量的N型雜質形成，以降低元件的導通電阻。然而，已發現類似上述結構的LDMOS在關閉狀態時，電場會集中在N⁺ 型汲極區406附近，而擁擠的電場(或電荷的群聚效應(current crowding effect))會導致元件的崩潰電壓下降，並同時降低元件的切換速度(switching speed)。另一方面，雖然可使用降低N型井413的摻雜濃度以增大空乏程度的方法而達到提高崩潰電壓的目的，然而元件的導通電阻會因此跟著提高。根據上述，目前的技術仍難以同時達到高崩潰電壓與低導通電阻的目的，因此難以應用在超高電壓(UHV)元件中，故有需要提供一種半導體結構及其形成方法，以克服先前技藝之不足。

本發明提供一種半導體結構，包括：一第一導電型基底；一第二導電型井區，位於該第一導電型基底上；一閘極結構，包括一第一側邊與第二側邊，其中該第一側邊位於該第二導電型井區上；一第二導電型擴散源極，位於該第二側邊外側之該第一導電型基底上；一第二導電型擴散汲極，位於該第一側邊外側之該第二導電型井區上；以及多數個橫向排列且互相分開的第一導電型埋環，形成於該第二導電型井區中，其中該些第一導電型埋環的摻雜輪廓從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變小。

本發明也提供一種橫向擴散型金氧半導體電晶體，包括：一第一導電型基底；一第二導電型井區，位於該第一導電型基底上；一閘極結構，位於該第二導電型井區上；一第二導電型擴散源極與一第二導電型擴散汲極，分別位於該閘極結構相對側邊的外側，其中該第二導電型擴散源極藉由該第一導電型基底而與該第二導電型井區分開，且該第二導電型擴散汲極位於第二導電型井區上；多數個第一導電型埋環，形成於該第二導電型井區中，其中該些第一導電型埋環藉由該第二導電型井區而互相分開，且摻雜輪廓從該第二導電型擴散源極到該第第二導電型擴散汲極的方向逐漸變小。

本發明還提供一種半導體結構的製造方法，包括下列步驟：提供一第一導電型基底；於該第一導電型基底上形成一第二導電型井區；形成一閘極結構，包括一第一側邊與第二側邊，其中該第一側邊位於該第二導電型井區上；於該第二側邊外側之該第一導電型基底上形成一第二導電型擴散源極；於該第一側邊外側之該第二導電型井區上形成一第二導電型擴散汲極；以及於該第二導電型井區中形成多數個橫向排列且互相分開的第一導電型埋環，其中該些第一導電型埋環的摻雜輪廓從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變小。

本發明之實施例提供一種半導體裝置及其製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖示加以說明。其中，圖式和說明書中使用之相同的元件編號係表示相同或類似之元件。而在圖式中，為清楚和方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外插入有其他中介層。

第3圖至第11圖顯示本發明N型通道LDMOS的製程剖面圖。請參考第3圖，於P^- 型基底116中形成N型井區117。N型井區117的形成方法可包括進行一般的微影製程以在P^- 型基底116上形成圖案化的罩幕層(未顯示)，接著對P^- 型基底116植入N型摻雜質，且然後移除罩幕層。上述N型摻雜質可包括磷、砷、氮、銻或上述之組合，摻雜劑量可介於約2x10¹² /cm² 至約1x10¹³ /cm² ，摻雜能量可介於約400keV至約600keV。在植入N型摻雜質後，可進行退火步驟，其中溫度可介於約1000℃至約1050℃，時間可介於約8小時至約15小時，使N型井區117擴散至基底116約5μm至約15μm的深度。

請參考第4圖，於P^- 型基底116中形成P型井區115。P型井區115藉由P^- 型基底116而與N型井區117互相隔開。P型井區115的形成方法可包括進行一般的微影製程以在P^- 型基底116上形成圖案化的罩幕層(未顯示)，接著對P^- 型基底116植入P型摻雜質，且然後移除罩幕層。上述P型摻雜質可包括硼、鎵、鋁、銦或上述之組合。摻雜劑量可介於約1x10¹⁴ /cm² 至約1x10¹⁵ /cm² ，摻雜能量可介於約100keV至約400keV。接著可進行退火步驟，溫度介於約1000℃至約1050℃，時間介於約3小時至約5小時，使P型井區115擴散至基底116約5μm至約15μm的深度。

請參考第5圖，於P^- 型基底116上形成圖案化罩幕層121。罩幕層121可包含任何適當的材料，例如二氧化矽、碳化矽、氮化矽、或氮氧化矽，形成方法可包括物理氣相沈積法、化學氣相沈積法、電漿增益化學氣相沈積法、高密度電漿化學氣相沈積法、低壓化學氣相沈積法、或其他任何適當的沈積技術或薄膜成長技術。於一實施例中，罩幕層121是由矽烷與氧反應所沈積而成的二氧化矽。於其他例子中，罩幕層121為由四乙氧基矽烷(tetraethoxysilane;TEOS)與臭氧反應所沈積而成的二氧化矽。於某些實施例中，罩幕層121為光阻材料。或者，於一實施例中，罩幕層121也可為由二氧化矽層121A與光阻層121B構成的結構，如第5圖所示。於一實施例中，係利用一光罩進行一微影程序，以於罩幕層121中形成開口，其露出部分N型井區117。微影程序依序為：上光阻、光阻曝光、顯影、及去光阻等步驟，由於其為此技藝之人士所熟知的，因此於此不再贅述。

請參考第6圖，接著可進行一或多個佈植製程以於圖案化罩幕層121露出的N型井區117中形成多數個P型埋環118，而之後還可進行退火步驟使P型埋環118擴散至適當的輪廓(profile)。P型埋環118的寬度與間距主要可藉由形成圖案化罩幕層121所使用的光罩予以定義。於實施例中，每個P型埋環118藉由N型井區117而彼此分開，P型埋環118之間的間距則可相同或不同。此外，由於P型埋環118是以相同的佈植製程同步形成，因此具有相同的深度及厚度，且每個P型埋環118的摻雜質總量是正比於寬度。當從N型井區117的左端到右端，每個P型埋環118的摻雜輪廓呈線性逐漸變小(或變窄)時，表示P型摻雜質的量(或電荷量)呈線性逐漸變少，因此N型井區117的表面摻雜濃度會從左端向右端逐漸變大。

P型埋環118的電荷量與深度(或厚度)可藉由調整佈植製程參數，例如摻雜劑量、摻雜能量與摻雜質，以及調整退火製程參數，例如溫度與時間而予以控制。P型埋環118使用的P型摻雜質可包括硼、鎵、鋁、銦或上述之組合。摻雜劑量可介於約1x10¹² /cm² 至約3x10¹² /cm² ，摻雜能量可介於約1500keV至約2000keV。根據上述，本發明的P型埋環118僅需使用單一個光罩進行微影及佈植製程即可控制輪廓分佈，方法簡單且不會造成太大的額外負擔。

請參考第7圖，於P型埋環118上方形成介電層140。如第7圖所示，介電層140可為局部場氧化結構。於一例子中，局部場氧化介電結構140的形成方式包括在N型井區117上形成圖案化的罩幕層(未顯示)，然後進行一蝕刻步驟，以將罩幕層所露出N型井區117表面的材料，例如氧化矽或氮化矽材料移除，藉此露出矽表面，接著進行氧化步驟，使罩幕層露出的N型井區117矽表面氧化而形成。介電層140並不限定於局部場氧化結構，其亦可以利用習知技藝中對罩幕層所露出的N型井區117進行蝕刻製程以形成溝槽，並以例如氧化物的介電材料填充溝槽的方式形成(未顯示)。接著可移除罩幕層。介電層140的厚度可介於5000至8000埃，但不限於此。

請參考第8圖，於P型井區115與N型井區117上形成介電層120。介電層120的厚度小於介電層140。介電層120可包括利用熱氧化法，於P型井區115與N型井區117的表面所生成的氧化物。介電層120亦可包括，例如：二氧化矽、氮氧化矽或氮化矽、高介電常數介電質或上述之組合。介電層120亦可為下列一或多個材料所組成，包括：氧化鋁(Al₂ O₃ )、氧化鉿(HfO₂ )、氮氧化鉿(HfON)、矽酸鉿(HfSiO₄ )、氧化鋯(ZrO₂ )、氮氧化鋯(ZrON)、矽酸鋯(ZrSiO₄ )、氧化釔(Y₂ O₃ )、氧化鑭(La₂ O₃ )、氧化鈰(CeO₂ )、氧化鈦(TiO₂ )或氧化鉭(Ta₂ O₅ )。介電層120的形成方法也可使用有化學氣相沉積法，如低溫化學氣相沉積、低壓化學氣相沉積、快熱化學氣相沉積、電漿化學氣相沉積法，或是使用例如濺鍍及物理氣相沉積法進行。於一實施例中，介電層120與140皆為氧化矽(silicon dioxide)。

請參考第9圖，於介電層120上形成電極層112。電極層112可延伸至介電層140上，如第9圖所示。於一實施例中，電極層112為多晶矽。而電極層112也可包括其他適當的材料，例如Ti、TiN、Ta、TaN、Cu、Al、Mo、Co、W、WN、MoSi、WSi、CoSi等金屬。

請參考第9圖，於P型井區115中形成N⁺ 型擴散區114，並於N型井區117中形成N⁺ 型擴散區119。N⁺ 型擴散區114與N⁺ 型擴散區119的形成方法可包括進行一般的微影製程，以在P型井區115與N型井區117上形成圖案化的罩幕層121，接著對P型井區115與N型井區117植入N型摻雜質，且然後移除罩幕層121。上述N型摻雜質可包括磷、砷、氮、銻或上述之組合。由於罩幕層121相似於第5圖至第6圖的罩幕層121，因此，為求簡潔，於此不予贅述。

請參考第10圖，於P型井區115中形成P⁺ 型擴散區113。P⁺ 型擴散區113的形成方法可包括進行一般的微影製程，以在P型井區115與N型井區117上形成圖案化的罩幕層121，接著對P型井區115植入P型摻雜質，且然後移除罩幕層121。上述P型摻雜質可包括硼、鎵、鋁、銦或上述之組合。由於罩幕層121相似於第5圖至第6圖的罩幕層121，因此，為求簡潔，於此不予贅述。

請參考第11圖，利用微影及蝕刻製程移除N⁺ 型擴散區119、N⁺ 型擴散區114與P⁺ 型擴散區113上的介電層120，然後於N⁺ 型汲極區119上形成導電層111，於N⁺ 型源極區114與P⁺ 型擴散區113上形成導電層110，並於電極層112上形成導電層109。於一實施例中，導電層109、110與111為同步形成。導電層109、110、111可包括金屬或其合金，或其他合適的材料。舉例來說，導電層109、110、111可為鋁或鈦合金。

在第11圖所顯示的最終LDMOS結構中，N⁺ 型擴散區114為源極，N⁺ 型擴散區119為汲極，通道區128則位於N⁺ 型擴散源極114與N型井區117之間，而閘極位於通道128上方，包括作為閘極絕緣層的介電層120與作為閘極電極層的電極層112，用來控制電晶體電流，此外以介電層140下方的N型井區117作為漂移區(drift region)123，此傳導通道用來連接N⁺ 型擴散源極114與N⁺ 型擴散汲極119。在形成N⁺ 型擴散源極114與N型井區117時選擇適當的摻雜劑量及能量能提供通道128恰當的臨界電壓。

導電層110可提供N⁺ 型擴散源極114電性連接而用作源極電極，導電層111則可提供N⁺ 型擴散汲極119電性連接而用作汲極電極。另外，使用P⁺ 型擴散區113緊鄰N⁺ 型擴散源極114能降低元件對寄生雙載子效應(parasitic bipolar effect)的感受性(susceptibility)並避免基底效應。

於一實施例中，厚介電層140可完全覆蓋漂移區123(如第11圖所示)。於其他實施例中，介電層140則覆蓋部分漂移區123，或者，漂移區123上方也可以沒有介電層。使用厚介電層140能夠減少閘極邊緣所造成的垂直電場效應，藉此提升元件的崩潰電壓。於一實施例中，汲極電極111可延伸至介電層140上(未顯示)以作用為場板(field plate)。此外，當閘極電極層112延伸至介電層140上時(如第11圖所示)，閘極電極層112也可用作場板(field plate)。使用上述場板結構能夠促進元件的電場分佈而減少電場聚集，藉此增加電晶體的崩潰電壓。

請參考第11圖，由於P型埋環118的摻雜輪廓從左至右逐漸變小，同時使N型漂移區123靠近通道區128的部分其表面摻雜濃度會大於靠近N⁺ 型汲極區119的部分，因此元件在關閉狀態時，N型漂移區123靠近通道區128的部分相較於靠近N⁺ 型擴散汲極119的部分會更容易被完全空乏掉，使得元件在相同偏壓的環境下具有較低的飽和電流。另外，輪廓呈線性變化的P型埋環118其產生的負電荷會誘導出與內本電埸(intrinsic field)相反方向的額外電場，其中在每個P型埋環118的邊緣產生新的尖峰電場(peak electrical field)，因此能夠降低主要接面邊緣(main junction edge)的尖峰電場而有助於電荷的平衡，以重新分配電晶體在關閉狀態時的電場分佈，使元件的崩潰電壓提升。崩潰電壓的提升可藉由調整每個埋環的寬度與間距達到最佳化。提升崩潰電壓同時有助於提高元件的切換速度。

當LDMOS在導通狀態(on-state)時，來自N⁺ 型擴散源極114的電子穿過通道區128，然後穿過由上部漂移區124及下部漂移區125構成的雙平行導通通道，最後傳至N⁺ 型擴散汲極119。上述雙平行導通通道能大幅提升元件的電荷導通性。由於N型井區117下方為P^- 型基底116，且其中具有P型埋環118，而具有環型摻雜輪廓的P型埋環118與N型井區117之間具有大接觸面積，因此當LDMOS在關閉狀態時，N型井區117能輕易空乏，故N型井區117能以較高的摻雜濃度形成，此外，P型埋環118佔據N型漂移區123的比例小，因此N型漂移區123的通道比例不會縮小，故能藉此降低元件的導通電阻。

於一實施例中，上部漂移區124的電荷濃度約為2.8x10¹² cm^-2 ，下部漂移區125的電荷濃度約為2.7x10¹² cm^-2 ，而P型埋環118的電荷濃度約為2.4x10¹² cm^-2 。於另一實施例中，N型上部漂移區124及N型下部漂移區125中的總淨電荷約為3x10¹² cm^-2 ，其約為傳統單一(single)RESURF LDMOS的三倍以上，傳統雙(double)RESURF LDMOS的兩倍以上，也就是說，本發明LDMOS之漂移區的電阻縮減至傳統裝置的三分之一左右，因而證實其具有較低的導通電阻。

上述本發明的概念也可應用在具有指插狀結構的LDMOS元件中。一般技術為了得到更大的驅動電流，需要盡可能地延長元件的長度，而為了充分利用寸土寸金的晶圓面積，因應而生的是部分區域元件被彎轉的指插狀結構LDMOS。對於具有指插狀結構的LDMOS元件來說，在元件操作時，其具有彎曲表面的指末端(例如參考第12圖中所示的以汲極為中心(drain center)的指末端150與以源極為中心(source center)的指末端152)所產生的擁擠電場會導致崩潰電壓下降，特別是當元件尺寸變小，亦即筆直的指部(如第12圖中所示的指部154)寬度變窄，亦或是指末端的弧半徑變小時，電場聚集會變嚴重而更加惡化崩潰電壓下降的問題。為了避免上述問題以增加元件的崩潰電壓，習知技術是將指末端的寬度變寬以使其弧半徑變大，但此會增加元件的佔據面積而降低佈局彈性並限制微縮化的發展。根據上述，本發明也提供一種應用多數個P型埋環佈局以避免指末端電場擁擠的問題。

第12圖為根據本發明概念之一實施例具有指插狀(finger interdigitated)結構之LDMOS的上示圖，其顯示例如第11圖中的P型埋環118、N⁺ 型擴散源極114、通道區128、N型井區117與N⁺ 型擴散汲極119的表面，其餘的元件則省略。須注意第12圖僅概念式的顯示本發明實施例的精神，而未完整畫出P型埋環118的分佈，實際上P型埋環118也可具有連續延伸在整個元件中的跑道(racetrack)結構，或者部分不同區域的P型埋環118會互相連接。

本發明實施例在以汲極為中心的指末端150、以源極為中心的指末端152與筆直的指部154的N型井區117中分別形成不同分佈的P型埋環，使不同區域N型井區117中的漂移區具有不同的表面摻雜濃度。為了適當調整整個元件的崩潰電壓，以汲極為中心的指末端150其漂移區的表面摻雜濃度必須減少，以源極為中心的指末端152其漂移區的表面摻雜濃度則必須增加，換句話說，指末端150中P型埋環的總電荷量必須大於指末端152中的P型埋環。於一實施例中，指末端150中的P型埋環的數量大於指末端152中的P型埋環。此外，為同時適當的個別調整不同區域元件部分的崩潰電壓，本發明也可同時在指末端150使用上述摻雜輪廓從通道區到汲極方向呈線性逐漸變小的P型埋環；也能在指末端152使用上述摻雜輪廓從通道區到汲極方向呈線性逐漸變小的P型埋環；或者，在指末端154使用上述摻雜輪廓從通道區到汲極方向呈線性逐漸變小的P型埋環。因此，本發明具有指插狀結構的LDMOS不需增加元件占據面積即可達到增進控制崩潰電壓的目的。此外，本發明在不同區域具有不同分佈的P型埋環僅需利用一個光罩進行微影與佈植製程即可形成，因此方法簡單且不會造成太大的額外負擔。

本發明實施例具有以下優點：本發明在N型通道LDMOS的N型漂移區中形成多數個互相分開且摻雜輪廓從源極到汲極的方向遞減的P型埋環，能夠促進元件在關閉狀態時的電場分佈，以避免電場群聚效應並提升崩潰電壓。另一方面，本發明的N型井區能以高摻雜濃度形成，且N型漂移區的通道比例不會因為P型埋環而縮小，因此能夠藉此降低元件的導通電阻。此外，P型埋環僅需使用光罩進行微影及佈植製程即可形成，方法簡單且不會造成成本上的負擔。根據上述，本發明能以簡罩的方法同時增進LDMOS的崩潰電壓並降低導通電阻，因此能應用在超高電壓技術中。

以上之實施例僅用以本發明之範例，舉例來說，當討論N型通道LDMOS之實施例時，另一實施例可以是以相反導電型摻雜質所形成的P型通道LDMOS。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

109．．．導電層

110．．．導電層

111．．．導電層(或汲極電極)

112．．．電極層(或閘極電極層)

113．．．P⁺ 型擴散區

114．．．N⁺ 型擴散區(或N⁺ 型擴散源極)

115．．．P型井區

116．．．P^- 型基底

117．．．N型井區

118．．．P型埋環

119．．．N⁺ 型擴散區(或N⁺ 型擴散汲極)

120．．．介電層

121．．．罩幕層

121A．．．二氧化矽層

121B．．．光阻層

123．．．漂移區

124．．．上部漂移區

125．．．下部漂移區

128．．．通道區

140．．．介電層(或局部場氧化介電結構)

150．．．指末端

152．．．指末端

154．．．指部

401．．．P型基底

402．．．P型區

406．．．N⁺ 型汲極區

408．．．P型區

413．．．N型井

415．．．通道區

第1圖至第2圖為習知半導體結構的剖面圖。

第3圖至第11圖顯示本發明一實施例半導體結構的製程剖面圖。

第12圖顯示本發明另一實施例半導體結構的上示圖。

109．．．導電層

110．．．導電層

111．．．導電層(或汲極電極)

112．．．電極層(或閘極電極層)

113．．．P⁺ 型擴散區

114．．．N⁺ 型擴散區(或N⁺ 型擴散源極)

115．．．P型井區

116．．．P^- 型基底

117．．．N型井區

118．．．P型埋環

119．．．N⁺ 型擴散區(或N⁺ 型擴散汲極)

120．．．介電層

123．．．漂移區

124．．．上部漂移區

125．．．下部漂移區

128．．．通道區

140．．．介電層(或局部場氧化介電結構)

Claims (49)

1. 一種半導體結構，包括：一第一導電型基底；一第二導電型井區，位於該第一導電型基底上；一閘極結構，包括一第一側邊與第二側邊，其中該第一側邊位於該第二導電型井區上；一第二導電型擴散源極，位於該第二側邊外側之該第一導電型基底上；一第二導電型擴散汲極，位於該第一側邊外側之該第二導電型井區上；以及多數個橫向排列且互相分開的第一導電型埋環，形成於該第二導電型井區中，其中該些第一導電型埋環的摻雜輪廓從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變小。
2. 如申請專利範圍第1項所述之半導體結構，其中該些第一導電型埋環是呈線性關係逐漸變小。
3. 如申請專利範圍第1項所述之半導體結構，其中該些第一導電型埋環的摻雜質總量從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變少。
4. 如申請專利範圍第1項所述之半導體結構，其中該些第一導電型埋環的淨電荷量從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變少。
5. 如申請專利範圍第1項所述之半導體結構，其中該些第一導電型埋環藉由該第二導電型井區而互相分開。
6. 如申請專利範圍第1項所述之半導體結構，其中該 些第一導電型埋環之間的間距相等。
7. 如申請專利範圍第1項所述之半導體結構，其中該些第一導電型埋環之間的間距不相等。
8. 如申請專利範圍第1項所述之半導體結構，其中該第二導電型井區的表面摻雜濃度從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變大。
9. 如申請專利範圍第1項所述之半導體結構，其中該半導體結構具有指插狀結構，其包括以該第二導電型擴散源極為中心的指末端與以該第二導電型擴散汲極為中心的指末端，其中以該第二導電型擴散源極為中心的指末端其該些第一導電型埋環的淨電荷量小於以該第二導電型擴散汲極為中心的指末端。
10. 如申請專利範圍第9項所述之半導體結構，其中該第二導電型擴散源極為中心的指末端其該些第一導電型埋環的數量少於以該第二導電型擴散汲極為中心的指末端。
11. 如申請專利範圍第9項所述之半導體結構，其中該第二導電型井區包括一漂移區，且其中該第二導電型擴散源極與汲極為中心的指末端分別具有不同分佈的該些第一導電型埋環，使不同區域的該第二導電型井區之該漂移區具有不同的表面摻雜濃度。
12. 如申請專利範圍第9項所述之半導體結構，其中以該第二導電型擴散源極及汲極為中心的指末端其該些第一導電型埋環的摻雜輪廓從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變小。
13. 如申請專利範圍第1項所述之半導體結構，其中該些第一導電型埋環將該第二導電型井區區分為一上部漂移區與一下部漂移區。
14. 如申請專利範圍第1項所述之半導體結構，更包括一介電層，位於該些第一導電型埋環上方，且位於該第二導電型井區與該閘極結構的該第一側邊之間。
15. 如申請專利範圍第14項所述之半導體結構，其中該介電層為局部場氧化結構。
16. 如申請專利範圍第15項所述之半導體結構，其中該閘極結構包括一閘極介電層及一閘極電極層，且該閘極介電層的厚度小於該局部場氧化結構。
17. 如申請專利範圍第1項所述之半導體結構，更包括一第一導電型井區，其藉由該第一導電型基底而與該第二導電型井區互相隔開。
18. 如申請專利範圍第17項所述之半導體結構，其中該第二導電型擴散源極位於該第一導電型井區中。
19. 如申請專利範圍第1項所述之半導體結構，其中該第二導電型擴散源極藉由該第一導電型基底而與該第二導電型井區分開。
20. 如申請專利範圍第1項所述之半導體結構，其中該第一導電型為P型導電型，該第二導電型為N⁺ 型導電型。
21. 如申請專利範圍第1項所述之半導體結構，更包括一第一導電型擴散區，鄰接該第二導電型擴散源極。
22. 一種橫向擴散型金氧半導體電晶體，包括：一第一導電型基底； 一第二導電型井區，位於該第一導電型基底上；一閘極結構，位於該第二導電型井區上；一第二導電型擴散源極與一第二導電型擴散汲極，分別位於該閘極結構相對側邊的外側，其中該第二導電型擴散源極藉由該第一導電型基底而與該第二導電型井區分開，且該第二導電型擴散汲極位於第二導電型井區上；多數個第一導電型埋環，形成於該第二導電型井區中，其中該些第一導電型埋環藉由該第二導電型井區而互相分開，且摻雜輪廓從該第二導電型擴散源極到該第第二導電型擴散汲極的方向逐漸變小。
23. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該些第一導電型埋環的深度或厚度相同。
24. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該些第一導電型埋環是呈線性關係逐漸變小。
25. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該些第一導電型埋環的摻雜質總量從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變少。
26. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該些第一導電型埋環的淨電荷量從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變少。
27. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該些第一導電型埋環之間的間距相等。
28. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該些第一導電型埋環之間的間距不相等。
29. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該第二導電型井區的表面摻雜濃度從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變大。
30. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該第一導電型埋環將該第二導電型井區區分為一上部漂移區與一下部漂移區。
31. 如申請專利範圍第22項所述之橫向擴散型金氧半導體電晶體，其中該電晶體具有指插狀結構，其包括以該第二導電型擴散源極為中心的指末端與以該第二導電型擴散汲極為中心的指末端，其中以該第二導電型擴散源極為中心的指末端其該些第一導電型埋環的淨電荷量小於以該第二導電型擴散汲極為中心的指末端。
32. 如申請專利範圍第31項所述之橫向擴散型金氧半導體電晶體，其中該第二導電型擴散源極為中心的指末端其該些第一導電型埋環的數量少於以該第二導電型擴散汲極為中心的指末端。
33. 如申請專利範圍第31項所述之橫向擴散型金氧半導體電晶體，其中該第二導電型井區包括一漂移區，且其中該第二導電型擴散源極與汲極為中心的指末端分別具有不同分佈的該些第一導電型埋環，使不同區域的該第二導電型井區之該漂移區具有不同的表面摻雜濃度。
34. 如申請專利範圍第31項所述之橫向擴散型金氧半 導體電晶體，其中以該第二導電型擴散源極及汲極為中心的指末端其該些第一導電型埋環的摻雜輪廓從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變小。
35. 一種半導體結構的製造方法，包括下列步驟：提供一第一導電型基底；於該第一導電型基底上形成一第二導電型井區；形成一閘極結構，包括一第一側邊與第二側邊，其中該第一側邊位於該第二導電型井區上；於該第二側邊外側之該第一導電型基底上形成一第二導電型擴散源極；於該第一側邊外側之該第二導電型井區上形成一第二導電型擴散汲極；以及於該第二導電型井區中形成多數個橫向排列且互相分開的第一導電型埋環，其中該些第一導電型埋環的摻雜輪廓從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變小。
36. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該些第一導電型埋環係以利用一光罩進行微影與佈植製程而形成。
37. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該些第一導電型埋環是呈線性關係逐漸變小。
38. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該些第一導電型埋環的摻雜質總量從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變少。
39. 如申請專利範圍第35項所述之半導體結構的製造 方法，其中該些第一導電型埋環的淨電荷量從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變少。
40. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該些第一導電型埋環藉由該第二導電型井區而互相分開。
41. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該些第一導電型埋環之間的間距相等。
42. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該些第一導電型埋環之間的間距不相等。
43. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該第二導電型井區的表面摻雜濃度從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變大。
44. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該第一導電型埋環將該第二導電型井區區分為一上部漂移區與一下部漂移區。
45. 如申請專利範圍第35項所述之半導體結構的製造方法，其中該半導體結構具有指插狀結構，其包括以該第二導電型擴散源極為中心的指末端與以該第二導電型擴散汲極為中心的指末端，其中以該第二導電型擴散源極為中心的指末端其該些第一導電型埋環的淨電荷量小於以該第二導電型擴散汲極為中心的指末端。
46. 如申請專利範圍第45項所述之半導體結構的製造方法，其中以該第二導電型擴散源極與汲極為中心的指末端其該些第一導電型埋環係以利用一光罩進行微影與佈植製程而同步形成。
47. 如申請專利範圍第45項所述之半導體結構的製造方法，其中該第二導電型擴散源極為中心的指末端其該些第一導電型埋環的數量少於以該第二導電型擴散汲極為中心的指末端。
48. 如申請專利範圍第45項所述之半導體結構的製造方法，其中該第二導電型井區包括一漂移區，且其中該第二導電型擴散源極與汲極為中心的指末端分別具有不同分佈的該些第一導電型埋環，使不同區域的該第二導電型井區之該漂移區具有不同的表面摻雜濃度。
49. 如申請專利範圍第45項所述之半導體結構的製造方法，其中以該第二導電型擴散源極及汲極為中心的指末端其該些第一導電型埋環的摻雜輪廓從該第二導電型擴散源極到該第二導電型擴散汲極的方向逐漸變小。