JP2014139967A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】炭化珪素膜90の第1の範囲RAは、第1の耐圧保持層81Aと、電荷補償領域71Aと、第1の接合終端領域72Aと、第1のガードリング領域73Aとを有する。炭化珪素膜90の第2の範囲RBは、第2の耐圧保持層81Bと、チャネル形成領域82と、ソース領域83とを有する。第1および第2の耐圧保持層81A、81Bは、素子部CLにおいて厚さTを有する耐圧保持領域81を構成している。オフ状態において耐圧保持領域81中の最大電界強度が0.4MV/cm以上となるように電圧が印加された場合に、素子部CL内の第2の範囲RBにおける最大電界強度が第1の範囲RAにおける最大電界強度の3分の2未満となるように構成されている、
【選択図】図2
Description
図1に示すように、MOSFET200(炭化珪素半導体装置)は、トランジスタ素子(半導体素子)が設けられている素子部CLと、素子部CLを取り囲んでいる終端部TMとを有するものである。
次にMOSFET200の製造方法について、以下に説明する。
まず図4に示すように、単結晶基板80上における炭化珪素のエピタキシャル成長によって下側ドリフト層81Aが形成される(図4)。単結晶基板80の、エピタキシャル成長が行われる面は、{000−1}面から8度以内のオフ角を有することが好ましく、(000−1)面から8度以内のオフ角を有することがより好ましい。エピタキシャル成長はCVD法により行われ得る。原料ガスとしては、たとえば、シラン(SiH4)とプロパン(C3H8)との混合ガスを用い得る。この際、不純物として、たとえば窒素(N)やリン(P)を導入することが好ましい。
まず図6に示すように、下側ドリフト層81Aと同様の方法によって、上側ドリフト層81Bが形成される。これにより下側範囲RAおよび上側範囲RBを有するエピタキシャル膜90が得られる。
熱エッチングとは、エッチングされる対象を高温下でエッチングガスにさらすことによって行われるものであり、物理的エッチング作用を実質的に有しないものである。熱エッチングのプロセスガスはハロゲン元素を含有する。より好ましくはハロゲン元素は塩素またはフッ素である。具体的には、プロセスガスとして、Cl2、BCl3、CF4、およびSF6の少なくともいずれかを含有するプロセスガスを用いることができ、特にCl2を好適に用いることができる。
本実施の形態によれば、MOSFET200のエピタキシャル膜90の材料として炭化珪素が用いられる。これによりMOSFET200は、ドリフト領域81において0.4MV/cm以上の最大電界が印加されるような高い電圧を扱うことができる。
図14に示すように、MOSFET200(図2)の変形例のMOSFET200Pはプレーナ型である。すなわち、エピタキシャル膜90の上面P2上にトレンチTR(図2)が設けられておらず、平坦なP2上に、ベース層82Pと、ソース領域83Pと、コンタクト領域84Pとの不純物領域が形成されている。また平坦なP2上にゲート酸化膜91Pが設けられ、その上にゲート電極92Pが設けられている。
上述した「特殊面」について詳しく説明する。上述したように、トレンチTRの側壁面SW(図2)は、特にベース層82上において特殊面を有することが好ましい。以下、側壁面SWが特殊面を有する場合について説明する。
一般に、ポリタイプ4Hの炭化珪素単結晶を(000−1)面から見ると、図16に示すように、Si原子(またはC原子)は、A層の原子(図中の実線)と、この下に位置するB層の原子(図中の破線)と、この下に位置するC層の原子(図中の一点鎖線)と、この下に位置するB層の原子(図示せず)とが繰り返し設けられている。つまり4つの層ABCBを1周期としてABCBABCBABCB・・・のような周期的な積層構造が設けられている。
トレンチTRの側壁面SW(図2)が面S1(図15)を含む場合、面方位{0−33−8}を有する面にチャネルが形成される。これにより、オン抵抗のうちチャネル抵抗が占める部分が抑制される。よってオン抵抗を所定の値以下に維持しつつ、ドリフト領域81による抵抗を大きくし得る。よってドリフト領域81の不純物濃度をより低くすることができる。よってMOSFET200の耐圧をより高めることができる。トレンチTRの側壁面SWが面S1および面S2を微視的に含む場合は、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。側壁面SWの面S1およびS2が複合面SRを構成している場合、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。
MOSFET200(図2)の実施例1および2と比較例とについてのシミュレーション結果を、以下の表1に示す。
炭化珪素半導体装置のチャネル型はpチャネル型であってもよく、この場合、上述した実施の形態においてp型とn型とが入れ替えられた構成を用いることができる。炭化珪素半導体装置は、MOSFET以外のMISFET(Metal Insulator Semiconductor Field Effect Transistor)であってもよく、またMISFET以外のものであってもよい。MISFET以外の炭化珪素半導体装置としては、たとえばIGBT(Insulated Gate Bipolar Transistor)がある。
Claims (7)
- 半導体素子が設けられている素子部と、前記素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置であって、
第1の主面および前記第1の主面と反対の第2の主面を有する炭化珪素膜を備え、
前記炭化珪素膜は、前記第1の主面をなす第1の範囲と、前記第2の主面をなす第2の範囲とを有し、前記第1および第2の範囲は前記第1および第2の範囲の間に、前記第1および第2の主面から離れた界面IFを有し、
前記第1の範囲は、前記第1の主面をなし第1の導電型を有する第1の耐圧保持層と、前記素子部内において前記界面上に部分的に設けられ第2の導電型を有する電荷補償領域と、前記終端部内において前記界面上に部分的に設けられ前記電荷補償領域に接し前記素子部を取り囲み、前記第2の導電型を有し前記電荷補償領域の不純物濃度に比して低い不純物濃度を有する第1の接合終端領域と、前記終端部内における前記界面上において前記第1の接合終端領域から離れて設けられ前記界面上において前記素子部を取り囲み前記第2の導電型を有する第1のガードリング領域とを含み、
前記第2の範囲は、前記界面をなし前記第1の導電型を有する第2の耐圧保持層と、前記素子部内において前記第2の耐圧保持層上に設けられ前記第2の導電型を有するチャネル形成領域と、前記チャネル形成領域上に設けられ前記チャネル形成領域によって前記第2の耐圧保持層から隔てられ前記第1の導電型を有するソース領域とを含み、前記第1および第2の耐圧保持層は前記素子部において耐圧保持領域を構成しており、
前記炭化珪素半導体装置はさらに
前記チャネル形成領域上において前記第2の耐圧保持層と前記ソース領域とを互いにつなぐ部分を有するゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた、前記炭化珪素半導体装置のオン状態およびオフ状態の間のスイッチングを行うためのゲート電極と、
前記第1の主面に面する第1の主電極と、
前記第2の主面上において前記ソース領域に接する第2の主電極とを備え、
前記オフ状態において前記耐圧保持領域中の最大電界強度が0.4MV/cm以上となるように前記第1および第2の主電極間に電圧が印加された場合に、前記素子部内の前記第2の範囲における最大電界強度が、前記第1の範囲における最大電界強度の3分の2未満となるように構成されている、炭化珪素半導体装置。 - 前記第2の範囲は、前記終端部内において前記第2の主面上に部分的に設けられ、前記チャネル形成領域に接し前記素子部を取り囲み前記第2の導電型を有し前記チャネル形成領域の不純物濃度に比して低い不純物濃度を有する第2の接合終端領域と、前記終端部内において前記第2の主面上において前記第2の接合終端領域から離れて設けられ前記第2の主面上において前記素子部を取り囲み前記第2の導電型を有する第2のガードリング領域とを含む、請求項1に記載の炭化珪素半導体装置。
- 前記炭化珪素膜はトレンチを有し、前記トレンチは、前記チャネル形成領域によって構成された部分を含む側壁面を有し、前記側壁面上には前記ゲート絶縁膜を介して前記ゲート電極が配置されている、請求項1または2に記載の炭化珪素半導体装置。
- 前記トレンチの前記側壁面は、面方位{0−33−8}を有する第1の面を含む、請求項3に記載の炭化珪素半導体装置。
- 前記トレンチの前記側壁面は前記第1の面を微視的に含み、前記側壁面はさらに、面方位{0−11−1}を有する第2の面を微視的に含む、請求項4に記載の炭化珪素半導体装置。
- 前記トレンチの前記側壁面の前記第1および第2の面は、面方位{0−11−2}を有する複合面を構成している、請求項5に記載の炭化珪素半導体装置。
- 半導体素子が設けられている素子部と、前記素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置の製造方法であって、前記炭化珪素半導体装置は、第1の主面および前記第1の主面と反対の第2の主面を有する炭化珪素膜を有し、前記炭化珪素膜は、前記第1の主面をなす第1の範囲と、前記第2の主面をなす第2の範囲とを有し、前記第1および第2の範囲は前記第1および第2の範囲の間に、前記第1および第2の主面から離れた界面IFを有し、
基板上に前記第1の範囲を形成する工程を備え、前記第1の範囲を形成する工程は、前記第1の主面をなし第1の導電型を有する第1の耐圧保持層を形成する工程と、前記第1の耐圧保持層を形成する工程の後に、前記素子部内において前記界面上に部分的に設けられ第2の導電型を有する電荷補償領域と、前記終端部内において前記界面上に部分的に設けられ前記電荷補償領域に接し前記素子部を取り囲み前記第2の導電型を有し前記電荷補償領域の不純物濃度に比して低い不純物濃度を有する第1の接合終端領域と、前記終端部内において前記界面上において前記第1の接合終端領域から離れて設けられ前記界面上において前記素子部を取り囲み前記第2の導電型を有する第1のガードリング領域とを形成する工程とを含み、さらに
前記第1の範囲を形成する工程の後に前記第2の範囲を形成する工程を備え、前記第2の範囲を形成する工程は、前記界面をなし前記第1の導電型を有する第2の耐圧保持層を形成する工程と、前記素子部内において前記第2の耐圧保持層上に設けられ前記第2の導電型を有するチャネル形成領域と、前記チャネル形成領域上に設けられ前記チャネル形成領域によって前記第2の耐圧保持層から隔てられ前記第1の導電型を有するソース領域とを形成する工程とを含み、前記第1および第2の耐圧保持層は前記素子部において耐圧保持領域を構成しており、さらに
前記チャネル形成領域上において前記第2の耐圧保持層と前記ソース領域とを互いにつなぐ部分を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に設けられた、前記炭化珪素半導体装置のオン状態およびオフ状態の間のスイッチングを行うためのゲート電極を形成する工程と、
前記第1の主面に面する第1の主電極を形成する工程と、
前記第2の主面上において前記ソース領域に接する第2の主電極を形成する工程とを備え、
前記オフ状態において前記耐圧保持領域中の最大電界強度が0.4MV/cm以上となるように前記第1および第2の主電極間に電圧が印加された場合に、前記素子部内の前記第2の範囲における最大電界強度が、前記第1の範囲における最大電界強度の3分の2未満となるように構成される、炭化珪素半導体装置の製造方法。
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