DE112013006470T5 - Siliziumkarbid-Halbleitervorrichtung und Verfahren zur Herstellung selbiger - Google Patents

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Keiji Wada
Takeyoshi Masuda
Toru Hiyoshi
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Sumitomo Electric Industries Ltd
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Abstract

Ein Siliziumkarbid-Film (90) umfasst einen ersten Bereich (RA) mit einer ersten Durchbruchsspannung-Halteschicht (81A), ein Ladungsausgleichsgebiet (71A), ein erstes Übergang-Randabschlussgebiet (72A) und einen ersten Schutzringabschnitt (73A). Der Siliziumkarbid-Film (90) umfasst einen zweiten Bereich (RB) mit einer zweiten Durchbruchsspannung-Halteschicht (81B), einem Kanalbildungsgebiet (82) und einem Source-Gebiet (83). Die erste und zweite Durchbruchspannung-Halteschicht (81A, 81B) bilden in einem Elementbereich (CL) einen Durchbruchspannung-Haltebereich (81) mit einer Dicke (T). Wird eine Spannung zur Erzielung einer maximalen elektrischen Feldstärke von 0,4 MV/cm oder mehr in dem Durchbruchsspannung-Haltebereich (81) während des Sperrzustands angelegt, beträgt eine maximale elektrische Feldstärke in dem zweiten Bereich (RB) innerhalb des Elementbereichs (CL) weniger als 2/3 einer maximalen elektrischen Feldstärke in dem ersten Bereich (RA).

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Siliziumkarbid-Halbleitervorrichtung und ein Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung.
  • Hintergrund der Erfindung
  • Hinsichtlich eines Si(Silizium)-MOSFET (Metalloxid-Halbleiterfeldeffekttransistor), der eine weit verbreitete Leistungshalbleitervorrichtung ist, bildet die obere Grenze einer elektrischen Feldstärke einen Hauptbestimmungsfaktor für die Durchbruchspannung, der mit einer als Durchbruchspannung-Haltebereich dienenden Driftschicht standgehalten werden kann. Eine aus Silizium hergestellte Driftschicht kann in einem Abschnitt mit einem elektrischen Feld von ungefähr 0,3 MV/cm oder mehr brechen. Dementsprechend ist es erforderlich, die elektrische Feldstärke zu unterdrücken, so dass sie im gesamten Durchbruchspannung-Halteabschnitt des MOSFET niedriger als ein vorbestimmter Wert ist. Die einfachste Methode ist es, den Durchbruchspannung-Haltebereich mit einer niedrigen Verunreinigungskonzentration auszubilden. Diese Methode führt jedoch unvorteilhafterweise zu einem großen Durchlasswiderstand des MOSFET. Mit anderen Worten gibt es somit einen Konflikt zwischen dem Durchlasswiderstand und der Durchbruchspannung.
  • Eine Konfliktbeziehung zwischen dem Durchlasswiderstand und der Durchbruchspannung für einen typischen MOSFET ist in dem offengelegten japanischen Patent Nr. 9-191109 unter Berücksichtigung einer theoretischen Grenze, die sich aus einem Eigenschaftswert von Si ergibt, dargestellt. Zur Lösung dieses Konflikts wird das Hinzufügen einer unteren eingebetteten p-Schicht und einer oberen eingebetteten p-Schicht in einer n-Basisschicht, die auf einem auf einer Drain-Elektrode vorgesehenen n-Substrat vorgesehen ist, offenbart. Durch die untere eingebettete p-Schicht und die obere eingebettete Schicht wird die n-Basisschicht in einen unteren Abschnitt, einen mittleren Abschnitt und einen oberen Abschnitt geteilt, die jeweils die gleiche Dicke aufweisen. Gemäß dieser Veröffentlichung wird durch die drei Abschnitte die Spannung gleichmäßig gehalten, wodurch das maximale elektrische Feld in jedem Abschnitt auf einem Wert gehalten wird, der gleich oder weniger als die kritische elektrische Feldstärke ist.
  • Zitationsliste
  • Patentdokument
    • PTD 1: Offengelegtes japanisches Patent Nr. 9-191109
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Als ein Verfahren zur Bereitstellung einer weiteren Verbesserung der zuvor beschriebenen Probleme, wurde in den letzten Jahren die Verwendung von SiC (Siliziumkarbid) anstelle von Si rege diskutiert. SiC ist ein Material, das im Gegensatz zu Si in der Lage ist, einer elektrischen Feldstärke von 0,4 MV/cm ausreichend standzuhalten. Daher ist ein SiC-MOSFET in der Lage, einem höheren elektrischen Feld standzuhalten als ein Si-MOSFET. Wird ein derartig hohes elektrisches Feld angelegt, tritt das Problem auf, dass in Folge der elektrischen Feldkonzentration an einer bestimmten Position in der MOSFET-Struktur ein Bruchphänomen auftritt. Im Falle eines Trench-MOSFET bildet beispielsweise ein Bruchphänomen eines Gate-Isolierfilms, der durch die elektrische Feldkonzentration in dem Gate-Isolierfilm im Bodenabschnitt erzeugt wird, insbesondere in einem Eckabschnitt des Grabens, einen Hauptbestimmungsfaktor für die Durchbruchspannung. Somit unterscheidet sich der Bestimmungsfaktor für die Durchbruchspannung zwischen der Si-Halbleitervorrichtung und der SiC-Halbleitervorrichtung. Wird somit das Verfahren der zuvor beschriebenen Veröffentlichung, die die Verwendung von Si voraussetzt, einfach angewendet, um die Durchbruchspannung der SiC-Halbleitervorrichtung zu verbessern, werden die Vorteile der physikalischen Eigenschaften von SiC nicht hinreichend genutzt, um eine Verbesserung der Durchbruchspannung zu erreichen.
  • Die vorliegende Erfindung wurde zur Lösung des zuvor beschriebenen Problems konzipiert und es ist deren Aufgabe, eine Siliziumkarbid-Halbleitervorrichtung mit einer hohen Durchbruchspannung und ein Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung bereitzustellen.
  • Lösung des Problems
  • Eine Siliziumkarbid-Halbleitervorrichtung der vorliegenden Erfindung umfasst einen mit einem Halbleiterelementabschnitt versehenen Elementbereich und einen den Elementbereich umgebenden Randabschlussabschnitt. Die Siliziumkarbid-Halbleitervorrichtung umfasst einen Siliziumkarbid-Film, einen Gate-Isolierfilm, eine Gate-Elektrode, eine erste Hauptelektrode und eine zweite Hauptelektrode. Der Siliziumkarbid-Film weist eine erste Hauptfläche und eine gegenüber der ersten Hauptfläche angeordnete zweite Hauptfläche auf. Der Siliziumkarbid-Film weist einen ersten Bereich und einen zweiten Bereich auf, wobei der erste Bereich die erste Hauptfläche bildet und der zweite Bereich die zweite Hauptfläche bildet. Der erste und der zweite Bereich weisen eine Grenzfläche IF auf, die von der ersten und der zweiten Hauptfläche zwischen dem ersten und dem zweiten Bereich getrennt ist. Der erste Bereich umfasst eine erste Durchbruchspannung-Halteschicht, ein Ladungsausgleichsgebiet, ein erstes Übergang-Randabschlussgebiet und einen ersten Schutzringabschnitt. Die erste Durchbruchspannung-Halteschicht bildet die erste Hauptfläche und weist den ersten Leitfähigkeitstyp auf. Das Ladungsausgleichsgebiet ist teilweise in dem Elementbereich an der Grenzfläche vorgesehen und weist einen zweiten Leitfähigkeitstyp auf. Das erste Übergang-Randabschlussgebiet ist teilweise in dem Randabschlussabschnitt an der Grenzfläche vorgesehen, ist mit dem Ladungsausgleichsgebiet in Kontakt, umgibt den Elementbereich, weist den zweiten Leitfähigkeitstyp auf und weist eine Verunreinigungskonzentration auf, die niedriger ist als die Verunreinigungskonzentration in dem Ladungsausgleichsgebiet. Der erste Schutzringabschnitt ist derart vorgesehen, dass er von dem ersten Übergang-Randabschlussgebiet im Randabschlussabschnitt an der Grenzfläche getrennt ist, den Elementbereich an der Grenzfläche umgibt und den zweiten Leitfähigkeitstyp aufweist. Der zweite Bereich umfasst eine zweite Durchbruchspannung-Halteschicht, ein Kanalbildungsgebiet und ein Source-Gebiet. Die zweite Durchbruchspannung-Halteschicht bildet eine Grenzfläche und weist den ersten Leitfähigkeitstyp auf. Das Kanalbildungsgebiet ist in dem Elementbereich an der zweiten Durchbruchspannung-Halteschicht vorgesehen und umfasst den zweiten Leitfähigkeitstyp. Das Source-Gebiet ist auf dem Kanalbildungsgebiet vorgesehen, durch das Kanalbildungsgebiet von der zweiten Durchbruchspannung-Halteschicht getrennt und weist den ersten Leitfähigkeitstyp auf. Die erste und die zweite Durchbruchspannung-Halteschicht bilden einen Durchbruchspannung-Haltebereich in dem Elementbereich. Der Gate-Isolierfilm weist einen Abschnitt auf, der auf dem Kanalbildungsgebiet die zweite Durchbruchspannung-Halteschicht und das Source-Gebiet miteinander verbindet. Die Gate-Elektrode dient der Schaltung zwischen einem Durchlasszustand und einem Sperrzustand der Siliziumkarbid-Halbleitervorrichtung, wobei die Gate-Elektrode auf dem Gate-Isolierfilm vorgesehen ist. Die erste Hauptelektrode liegt der ersten Hauptfläche gegenüber. Die zweite Hauptelektrode ist mit dem Source-Gebiet auf der zweiten Hauptfläche in Kontakt. Wird eine Spannung zwischen der ersten und zweiten Hauptelektrode zur Erzielung einer maximalen elektrischen Feldstärke von 0,4 MV/cm oder mehr in dem Durchbruchspannung-Haltebereich während des Sperrzustands angelegt, ist die Siliziumkarbid-Halbleitervorrichtung derart ausgebildet, dass eine maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs weniger als 2/3 einer maximalen elektrischen Feldstärke in dem ersten Bereich beträgt.
  • Gemäß der zuvor beschriebenen Siliziumkarbid-Halbleitervorrichtung wird Siliziumkarbid als Material für die Halbleitervorrichtung verwendet, so dass es möglich ist, eine hohe Spannung zu führen, die den Durchbruchspannung-Haltebereich der Halbleitervorrichtung mit einer maximalen Feldstärke von 0,4 MV/cm oder mehr versorgt. Darüber hinaus ist die Siliziumkarbid-Halbleitervorrichtung derart ausgebildet, dass die maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs weniger als 2/3 der maximalen elektrischen Feldstärke in dem ersten Bereich beträgt. Dementsprechend wird die elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs, die als ein Bestimmungsfaktor für die Durchbruchspannung dient, verringert. Wenn die maximale elektrische Feldstärke in dem ersten Bereich eine elektrische Feldstärke aufweist, die um das 1,5-fache die maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs übersteigt, erhöht sich die maximale elektrische Feldstärke in dem ersten Bereich, die nicht als Bestimmungsfaktor für die Durchbruchspannung dient. Demgemäß kann eine hohe Spannung an die Siliziumkarbid-Halbleitervorrichtung angelegt werden. Mit andern Worten kann die Durchbruchspannung erhöht werden.
  • Der zweite Bereich kann ein zweites Übergang-Randabschlussgebiet und einen zweiten Schutzringabschnitt aufweisen. Das zweite Übergang-Randabschlussgebiet ist derart ausgebildet, dass es teilweise in dem Randabschlussabschnitt auf der zweiten Hauptfläche vorgesehen ist, in Kontakt mit dem Kanalbildungsgebiet ist, den Elementbereich umgibt, den zweiten Leitfähigkeitstyp aufweist und eine Verunreinigungskonzentration aufweist, die niedriger als eine Verunreinigungskonzentration in dem Kanalbildungsgebiet ist.
  • Der zweite Schutzringabschnitt ist derart ausgebildet, dass er von dem zweiten Übergang-Randabschlussgebiet in dem Randabschlussabschnitt auf der zweiten Hauptfläche getrennt ist, den Elementbereich auf der zweiten Hauptfläche umgibt und den zweiten Leitfähigkeitstyp aufweist. Dementsprechend kann die Durchbruchspannung weiter erhöht werden.
  • Der Siliziumkarbid-Film kann einen Graben aufweisen. Der Graben umfasst eine Seitenwandfläche, die einen Abschnitt aufweist, der aus dem Kanalbildungsgebiet gebildet ist. Die Gate-Elektrode ist auf der Seitenwandfläche angeordnet, wobei der Gate-Isolierfilm dazwischen angeordnet ist. Dementsprechend kann die Durchbruchspannung der Siliziumkarbid-Halbleitervorrichtung mit einem Graben erhöht werden.
  • Die Seitenwandfläche des Grabens kann eine erste Ebene mit einer {0-33-8}-Ebenenorientierung aufweisen. In diesem Fall wird ein Kanal in der Oberfläche mit einer {0-33-8}-Ebenenorientierung gebildet, wodurch ein Verhältnis des Kanalwiderstands zu dem Durchlasswiderstand verringert wird. Während somit der Durchlasswiderstand auf einen Wert gehalten wird, der gleich oder kleiner als ein vorbestimmter Wert ist, kann der Widerstand durch den Durchbruchspannung-Haltebereich erhöht werden. Somit kann die Verunreinigungskonzentration des Durchbruchspannung-Haltebereichs verringert werden. Dementsprechend kann die Durchbruchspannung weiter erhöht werden.
  • Die Seitenwandfläche des Grabens kann mikroskopisch eine erste Ebene umfassen. Die Seitenwandfläche kann mikroskopisch ferner eine zweite Ebene mit einer {0-11-1}-Ebenenorientierung umfassen. Dementsprechend kann der Durchlasswiderstand weiter unterdrückt werden. Somit kann aus dem gleichen Grund wie zuvor erwähnt, die Durchbruchspannung weiter erhöht werden.
  • Die erste und die zweite Ebene der Seitenwandfläche des Grabens kann eine kombinierte Ebene mit einer {0-11-2}-Ebenenorientierung bilden. Dementsprechend kann der Durchlasswiderstand unterdrückt werden. Somit kann aus demselben Grund, wie zuvor erwähnt, die Durchbruchspannung weiter erhöht werden.
  • Ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, die einen mit einem Halbleiterelementabschnitt versehenen Elementbereich und einen den Elementbereich umgebenden Randabschlussabschnitt umfasst. Die Siliziumkarbid-Halbleitervorrichtung weist einen Siliziumkarbid-Film mit einer ersten Hauptfläche und einer zweiten Hauptfläche, die gegenüber der ersten Hauptfläche angeordnet ist, auf. Der Siliziumkarbid-Film umfasst einen ersten Bereich und einen zweiten Bereich, wobei der erste Bereich die erste Hauptfläche bildet und der zweite Bereich die zweite Hauptfläche bildet. Der erste und der zweite Bereich umfassen eine Grenzfläche IF, die von der ersten und der zweiten Hauptfläche zwischen dem ersten und dem zweiten Bereich getrennt ist. Das Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung umfasst die folgenden Schritte.
  • Zunächst wird der erste Bereich auf einem Substrat gebildet. Der Schritt des Bildens des ersten Bereichs umfasst den Schritt des Bildens einer ersten Durchbruchspannung-Halteschicht und den Schritt des Bildens eines Ladungsausgleichsgebiets, eines ersten Übergang-Randabschlussgebiets und eines ersten Schutzringabschnitts nach dem Schritt des Bildens der ersten Durchbruchspannung-Halteschicht, wobei die erste Durchbruchspannung-Halteschicht die erste Hauptfläche bildet und einen ersten Leitfähigkeitstyp aufweist, wobei das Ladungsausgleichsgebiet teilweise in dem Elementbereich an der Grenzfläche vorgesehen ist und einen zweiten Leitfähigkeitstyp aufweist, wobei das erste Übergang-Randabschlussgebiet teilweise in dem Randabschlussabschnitt an der Grenzfläche vorgesehen ist, wobei das erste Übergang-Randabschlussgebiet in Kontakt mit dem Ladungsausgleichsgebiet ist, wobei das erste Übergang-Randabschlussgebiet den Elementbereich umgibt, wobei das erste Übergang-Randabschlussgebiet den zweiten Leitfähigkeitstyp aufweist, wobei das erste Übergang-Randabschlussgebiet eine Verunreinigungskonzentration aufweist, die niedriger als eine Verunreinigungskonzentration des Ladungsausgleichsgebiets ist, wobei der erste Schutzringabschnitt derart vorgesehen ist, dass er von dem ersten Übergang-Randabschlussgebiet in dem Randabschlussabschnitt an der Grenzfläche getrennt ist, wobei der erste Schutzringabschnitt den Elementbereich an der Grenzfläche umgibt, wobei der erste Schutzringabschnitt den zweiten Leitfähigkeitstyp aufweist. Nach dem Schritt des Bildens des ersten Bereichs wird der zweite Bereich ausgebildet. Der Schritt des Bildens des zweiten Bereichs umfasst den Schritt des Bildens einer zweiten Durchbruchspannung-Halteschicht und den Schritt des Bildens eines Kanalbildungsgebiets und eines Source-Gebiets, wobei die zweite Durchbruchspannung-Halteschicht die Grenzfläche bildet und den ersten Leitfähigkeitstyp aufweist, wobei das Kanalbildungsgebiet in dem Elementbereich auf der zweiten Durchbruchspannung-Halteschicht vorgesehen ist und den zweiten Leitfähigkeitstyp aufweist, wobei das Source-Gebiet auf dem Kanalbildungsgebiet ausgebildet ist, wobei das Source-Gebiet durch das Kanalbildungsgebiet von der zweiten Durchbruchspannung-Halteschicht getrennt ist, wobei das Source-Gebiet den ersten Leitfähigkeitstyp aufweist. Die erste und die zweite Durchbruchspannung-Halteschicht bilden einen Durchbruchspannung-Haltebereich in dem Elementbereich. Es wird ein Gate-Isolierfilm mit einem Abschnitt, der auf dem Kanalbildungsgebiet die zweite Durchbruchspannung-Halteschicht und das Source-Gebiet miteinander verbindet, ausgebildet. Es wird eine Gate-Elektrode für ein Schalten zwischen einem Durchlasszustand und einem Sperrzustand der Siliziumkarbid-Halbleitervorrichtung gebildet, wobei die Gate-Elektrode auf dem Gate-Isolierfilm vorgesehen ist. Es wird eine erste Hauptelektrode gegenüber der ersten Hauptfläche gebildet. Es wird eine zweite Hauptelektrode in Kontakt mit dem Source-Gebiet auf der zweiten Hauptfläche gebildet. Wird eine Spannung zwischen der ersten und der zweiten Hauptelektrode zur Erzielung einer maximalen elektrischen Feldstärke von 0,4 MV/cm oder mehr in dem Durchbruchspannung-Haltebereich während des Sperrzustands angelegt, ist die Siliziumkarbid-Halbleitervorrichtung derart ausgebildet, dass eine maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs weniger als 2/3 einer maximalen elektrischen Feldstärke in dem ersten Bereich beträgt.
  • Gemäß dem zuvor beschriebenen Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung, wird Siliziumkarbid als Material für die Halbleitervorrichtung verwendet, so dass es möglich ist, eine hohe Spannung zu führen, die den Durchbruchspannung-Haltebereich der Halbleitervorrichtung mit einem maximalen elektrischen Feld von 0,4 MV/cm oder mehr zu versorgt. Darüber hinaus ist die maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs derart ausgebildet, dass sie weniger als 2/3 der maximalen elektrischen Feldstärke in dem ersten Bereich beträgt. Dementsprechend wird die elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs, die als ein Bestimmungsfaktor für die Durchbruchspannung dient, verringert. Wird im umgekehrten Fall die maximale elektrische Feldstärke in dem ersten Bereich derart ausgebildet, dass sie eine elektrische Feldstärke aufweist, die um das 1,5-fache die maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs übersteigt, erhöht sich die maximale elektrische Feldstärke in dem ersten Bereich, die nicht als Bestimmungsfaktor für die Durchbruchspannung dient. Demgemäß kann eine hohe Spannung an die Siliziumkarbid-Halbleitervorrichtung angelegt werden. Mit andern Worten kann die Durchbruchspannung erhöht werden.
  • Vorteilhafte Auswirkungen der Erfindung
  • Gemäß der vorliegenden Erfindung kann die Durchbruchspannung der Siliziumkarbid-Halbleitervorrichtung, wie zuvor beschrieben, erhöht werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt eine Draufsicht, die schematisch einen Aufbau einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform der vorliegenden Erfindung darstellt.
  • 2 zeigt eine schematische Teilquerschnittansicht entlang einer Linie II-II in 1.
  • 3 zeigt eine schematische, perspektivische Teilquerschnittansicht eines Siliziumkarbid-Films, der in der Siliziumkarbid-Halbleitervorrichtung enthalten ist, in einem mit gestrichelten Linien dargestellten Abschnitt III der 1.
  • 4 zeigt eine Teilquerschnittansicht, die schematisch einen ersten Schritt eines Verfahrens zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 5 zeigt eine Teilquerschnittansicht, die schematisch einen zweiten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 6 zeigt eine Teilquerschnittansicht, die schematisch einen dritten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 7 zeigt eine Teilquerschnittansicht, die schematisch einen vierten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 8 zeigt eine Teilquerschnittansicht, die schematisch einen fünften Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung wie in 2 darstellt.
  • 9 zeigt eine Teilquerschnittansicht, die schematisch einen sechsten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 10 zeigt eine Teilquerschnittansicht, die schematisch einen siebten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 11 zeigt eine Teilquerschnittansicht, die schematisch einen achten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 12 zeigt eine Teilquerschnittansicht, die schematisch einen neunten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 13 zeigt eine Teilquerschnittansicht, die schematisch einen zehnten Schritt des Verfahrens zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in 2 darstellt.
  • 14 zeigt eine Teilquerschnittansicht, die schematisch einen Aufbau einer Siliziumkarbid-Halbleitervorrichtung in einer Modifikation der 2 darstellt.
  • 15 zeigt eine Teilquerschnittansicht, die schematisch eine Feinstruktur einer Oberfläche des Siliziumkarbid-Films, der in der Siliziumkarbid-Halbleitervorrichtung enthalten ist, darstellt.
  • 16 zeigt eine Kristallstruktur einer (000-1)-Ebene in einem hexagonalen 4H-Polytyp-Kristall.
  • 17 zeigt eine Kristallstruktur einer (11-20)-Ebene entlang einer Linie XVII-XVII in 16.
  • 18 zeigt eine Kristallstruktur in der Nähe einer Oberfläche, die eine kombinierte Ebene der 15 innerhalb einer (11-20)-Ebene aufweist.
  • 19 zeigt die kombinierte Ebene der 15 aus Sicht einer (01-10)-Ebene.
  • 20 zeigt ein Diagramm, das eine beispielhafte Beziehung zwischen der Kanalbeweglichkeit und einem Winkel zwischen einer Kanaloberfläche und der (000-1)-Ebene aus makroskopischer Sicht für jeweils einen Fall, bei dem thermisches Ätzen durchgeführt wird, und einen Fall, bei dem kein thermisches Ätzen durchgeführt wird, darstellt.
  • 21 zeigt ein Diagramm, das eine beispielhafte Beziehung zwischen der Kanalbeweglichkeit und einem Winkel zwischen einer Kanalrichtung und einer <0-11-2>-Richtung darstellt.
  • 22 zeigt eine Modifikation der 15.
  • 23 zeigt ein Diagramm, das eine Beziehung zwischen einer Dosierungsmenge einer Verunreinigung eines Ladungsausgleichsgebiets und der elektrischen Feldstärke darstellt.
  • 24 zeigt ein Diagramm, das ein Profil der Verunreinigungskonzentration des Ladungsausgleichsgebiets darstellt.
  • Beschreibung der Ausführungsformen
  • Im Nachfolgenden ist eine Ausführungsform der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben. Es sollte beachtet werden, dass in den unten erwähnten Zeichnungen, gleiche oder sich entsprechende Elemente mit den gleichen Bezugszeichen bezeichnet und deren Beschreibung nicht wiederholt werden. Ferner wird in der kristallografischen Beschreibung der vorliegenden Beschreibung eine einzelne Orientierung durch [] dargestellt, eine Gruppenorientierung durch <> dargestellt, eine einzelne Ebene durch () dargestellt und eine Gruppenebene durch {} dargestellt. Obwohl üblicherweise ein negativer Index kristallografisch durch Setzen eines ”–” (Strich) über einer Zahl dargestellt wird, wird dieser in der vorliegenden Beschreibung durch eine Zahl mit einem negativen Vorzeichen davor ausgedrückt.
  • (Aufbau der Siliziumkarbid-Halbleitervorrichtung)
  • Wie in 1 gezeigt, umfasst ein MOSFET 200 (Siliziumkarbid-Halbleitervorrichtung): einen Elementbereich CL, der mit einem Transistorelement (Halbleiterelement) ausgebildet ist; und einen Randabschlussabschnitt TM, der den Elementbereich CL umgibt.
  • Wie in 2 gezeigt, umfasst der MOSFET 200 ein Einkristall-Substrat 80 (Substrat), einen Epitaxiefilm 90 (Siliziumkarbid-Film), einen Gate-Oxidfilm 91 (Gate-Isolierfilm), eine Gate-Elektrode 92, eine Drain-Elektrode 98 (erste Hauptelektrode), eine Source-Elektrode 94 (zweite Hauptelektrode), einen Zwischenschicht-Isolierfilm 93 und eine Source-Zwischenverbindungsschicht 95.
  • Das Einkristall-Substrat 80 ist aus n-Siliziumkarbid (erster Leitfähigkeitstyp) gebildet, weist eine hexagonale Kristallstruktur und noch bevorzugter einen 4H-Polytyp auf.
  • Der Epitaxiefilm 90 (3) ist ein Film, der epitaktisch auf dem Einkristall-Substrat 80 gebildet wird. Der Epitaxiefilm 90 weist eine untere Fläche P1 (erste Hauptfläche), die in Kontakt mit dem Einkristall-Substrat 80 ist, und eine obere Fläche P2 (zweite Hauptfläche gegenüber der ersten Hauptfläche) auf. Der Epitaxiefilm 90 umfasst einen unteren Bereich RA (erster Bereich), der die untere Fläche P1 bildet, und einen oberen Bereich RB (zweiter Bereich), der die obere Fläche P2 bildet. Der untere Bereich RA und der obere Bereich RB weisen eine Grenzfläche IF auf, die von der unteren Fläche P1 und der oberen Fläche P2 zwischen dem unteren Bereich RA und dem oberen Bereich RB getrennt ist.
  • Der untere Bereich RA weist eine untere Driftschicht 81A (erste Durchbruchspannung-Halteschicht), ein Ladungsausgleichsgebiet 71A, ein eingebettetes JTE-(Übergang-Randabschlusserweiterung)-Gebiet 72A (erstes Übergang-Randabschlussgebiet) und ein eingebettetes Schutzringgebiet 73A (erstes Schutzringgebiet) auf.
  • Die untere Driftschicht 81A bildet die untere Fläche P1. Die untere Driftschicht 81A ist n-leitend und weist vorzugsweise eine Verunreinigungskonzentration auf, die niedriger als die Verunreinigungskonzentration des Einkristall-Substrats 80 ist. Die untere Driftschicht 81A umfasst vorzugsweise eine Verunreinigungskonzentration von nicht weniger als 1 × 1015 cm–3 und nicht mehr als 5 × 1016 cm–3, wie beispielsweise 8 × 1015 cm–3.
  • Das Ladungsausgleichsgebiet 71A ist teilweise an der Grenzfläche IF im Elementbereich CL ausgebildet. Das Ladungsausgleichsgebiet 71A ist p-leitend (der zweite Leitfähigkeitstyp, der sich vom ersten Leitfähigkeitstyp unterscheidet) und umfasst vorzugsweise eine Verunreinigungskonzentration von nicht weniger als etwa 2,5 × 1013 cm–3.
  • Im Randabschlussabschnitt TM ist das eingebettete JTE-Gebiet 72A teilweise an der Grenzfläche IF ausgebildet, in Kontakt mit dem Ladungsausgleichsgebiet 71A und umgibt den Elementbereich CL. Das eingebettete JTE-Gebiet 72A ist p-leitend und umfasst eine Verunreinigungskonzentration, die niedriger ist als die Verunreinigungskonzentration des Ladungsausgleichsgebiet 71A.
  • Der eingebettete Schutzringabschnitt 73A ist derart vorgesehen, dass er von dem eingebetteten JTE-Gebiet 72A an der Grenzfläche IF in dem Randabschlussabschnitt TM getrennt ist und den Elementbereich CL an der Grenzfläche IF umgibt. Der eingebettete Schutzringabschnitt 73A ist p-leitend und umfasst beispielsweise die gleiche Verunreinigungskonzentration wie die Verunreinigungskonzentration des eingebetteten JTE-Gebiets 72A.
  • Wie in 2 und 3 gezeigt, umfasst der Bereich RB eine obere Driftschicht 81B (die zweite Durchbruchspannung-Halteschicht), eine Basisschicht 82 (das Kanalbildungsgebiet), ein Source-Gebiet 83, ein Kontaktgebiet 84, ein oberes JTE-Gebiet 72B (das zweite Übergang-Randabschlussgebiet), einen oberen Schutzringabschnitt 73B (der zweite Schutzringabschnitt) und ein Feldstoppgebiet 74B.
  • Die obere Driftschicht 81B bildet die Grenzfläche IF. Die obere Driftschicht 81B ist n-leitend und weist beispielsweise die gleiche Verunreinigungskonzentration wie die Verunreinigungskonzentration der unteren Driftschicht 81A auf.
  • In dem Elementbereich CL ist die Basisschicht 82 auf der oberen Driftschicht 81B ausgebildet. Die Basisschicht 82 ist p-leitend und weist beispielsweise eine Verunreinigungskonzentration von 1 × 1018 cm–3 auf. Das Source-Gebiet 83 ist auf der Basisschicht 82 ausgebildet und ist durch die Basisschicht 82 von der oberen Driftschicht 81B getrennt. Das Source-Gebiet 83 ist n-leitend. Das Kontaktgebiet 84 ist mit der Basisschicht 82 verbunden. Das Kontaktgebiet 84 ist p-leitend.
  • In dem Randabschlussabschnitt TM ist das obere JTE-Gebiet 72B teilweise an der oberen Fläche P2 ausgebildet, in Kontakt mit der Basisschicht 82 und umgibt den Elementbereich CL. Das obere JTE-Gebiet 72B ist p-leitend und weist eine Verunreinigungskonzentration auf, die niedriger ist als die Verunreinigungskonzentration der Basisschicht 82.
  • Der obere Schutzringabschnitt 73B ist derart vorgesehen, dass er von dem oberen JTE-Gebiet 72B in dem Randabschlussabschnitt TM an der oberen Fläche P2 getrennt ist und den Elementbereich CL an der oberen Fläche P2 umgibt. Der obere Schutzringabschnitt 73B ist p-leitend und weist beispielsweise die gleiche Verunreinigungskonzentration wie die Verunreinigungskonzentration des oberen JTE-Gebiets 72B auf.
  • An der oberen Fläche P2 umgibt das Feldstoppgebiet 74B den Elementbereich CL, das obere JTE-Gebiet 72B und den oberen Schutzringabschnitt 73B. Das Feldstoppgebiet 74B ist n-leitend und weist eine Verunreinigungskonzentration auf, die höher ist als die Verunreinigungskonzentration der oberen Driftschicht 81B.
  • Im oberen Bereich RB des Epitaxiefilms 90 ist ein Graben TR an der oberen Fläche P2 ausgebildet. Der Graben TR umfasst eine Seitenwandfläche SW und eine Bodenfläche BT. Die Seitenwandfläche SW erstreckt sich durch das Source-Gebiet 83 und die Basisschicht 82 zur oberen Driftschicht 81B. Somit umfasst die Seitenwandfläche SW einen Abschnitt, der aus der Basisschicht 82 gebildet ist. Die Seitenwandfläche SW umfasst eine Kanalfläche des MOSFETs 200 auf der Basisschicht 82.
  • Die Seitenwandfläche SW ist bezogen auf die obere Fläche P2 des Epitaxiefilms 90 geneigt und erstreckt sich somit in verjüngender Weise in Richtung der Öffnung des Grabens TR. Die Ebenenorientierung der Seitenwandfläche SW ist vorzugsweise um nicht weniger als 50° und nicht mehr als 80° bezogen auf eine {000-1}-Ebene geneigt, und ist noch bevorzugter um nicht weniger als 50° und nicht mehr als 80° bezogen auf eine (000-1)-Ebene geneigt.
  • Die Seitenwandfläche SW kann aus makroskopischer Sicht eine der Ebenenorientierungen {0-33-8}, {0-11-2}, {0-11-4} und {0-11-1} aufweisen. Es sollte beachtet werden, dass die {0-33-8}-Ebenenorientierung einen Abweichungswinkel von 54,7° bezogen auf die {000-1}-Ebene aufweist. Die {0-11-1}-Ebenenorientierung weist einen Abweichungswinkel von 75,1° bezogen auf die {000-1}-Ebene auf. Somit entsprechen die Ebenenorientierungen {0-33-8}, {0-11-2}, {0-11-4}, und {0-11-1} den Abweichungswinkeln von 54,7° bis 75,1°. Angesichts dieser Tatsache wird ein Produktionsfehler von etwa 5° berücksichtigt und es wird ein Verfahren durchgeführt, um die Seitenwandfläche SW um nicht weniger als etwa 50° und nicht mehr als 80° bezogen auf die {000-1}-Ebene zu neigen, wodurch die makroskopische Ebenenorientierung der Seitenwandfläche SW wahrscheinlich einer der {0-33-8}-, {0-11-2}-, {0-11-4}- und {0-11-1}-Ebenen entsprechen wird.
  • Vorzugsweise umfasst die Seitenwandfläche SW eine vorbestimmte Kristallebene (auch als ”spezielle Ebene” bezeichnet) insbesondere in dem Abschnitt auf der Basisschicht 82. Einzelheiten der speziellen Ebene werden im Nachfolgenden beschrieben.
  • Die Bodenfläche BT ist durch den oberen Bereich RB von dem unteren Bereich RA getrennt. In der vorliegenden Ausführungsform umfasst die Bodenfläche BT eine flache Form, die im Wesentlichen parallel zur oberen Fläche BT des Epitaxiefilms 90 verläuft. Es sollte beachtet werden, dass die untere Fläche P2 keine flache Fläche umfassen muss und, aus Sicht des Querschnitts in 2, im Wesentlichen in der Form eines Punktes ausgebildet sein kann, wobei in diesem Fall, der Graben TR eine V-Form aufweist.
  • Der Gate-Oxidfilm 91 bedeckt sowohl die Seitenwandfläche SW als auch die Bodenfläche BT des Grabens TR. Der Gate-Oxidfilm 91 umfasst einen Abschnitt, der die obere Driftschicht 81B und das Source-Gebiet 83 auf der Basisschicht 82 miteinander verbindet.
  • Die Gate-Elektrode 92 dient dem Schalten zwischen dem Durchlasszustand und dem Sperrzustand des MOSFET 200. Die Gate-Elektrode 92 ist auf dem Gate-Oxidfilm 91 ausgebildet. Die Gate-Elektrode 92 ist an der Seitenwandfläche SW mit dem dazwischen angeordneten Gate-Oxidfilm 91 angeordnet.
  • Die Source-Elektrode 94 ist sowohl mit dem Source-Gebiet 83 als auch dem Kontaktgebiet 84 auf der oberen Fläche P2 in Kontakt. Die Source-Elektrode 94 umfasst eine Ohmsche Elektrode und ist beispielsweise aus Silizid gebildet. Die Source-Zwischenverbindungsschicht 95 ist mit der Source-Elektrode 94 in Kontakt. Die Source-Zwischenverbindungsschicht 95 dient einer Isolierung zwischen der Gate-Elektrode 92 und der Source-Zwischenverbindungsschicht 95.
  • Die Drain-Elektrode 98 liegt Unterfläche P1 gegenüber. Insbesondere ist die Drain-Elektrode 98 auf der unteren Fläche P1 des Epitaxiefilms 90 vorgesehen, wobei das Einkristall-Substrat 80 dazwischen angeordnet ist.
  • Die untere Driftschicht 81A und die obere Driftschicht 81B bilden in dem Elementabschnitt CL die Driftregion 81 (Durchbruchspannung-Haltebereich) mit einer Dicke T. Der MOSFET 200 ist derart ausgebildet, dass beim Anlegen einer Spannung zwischen der Source-Elektrode 94 und der Drain-Elektrode 98 zur Erzielung einer maximalen elektrischen Feldstärke von 0,4 MV/cm oder mehr in dem Durchbruchspannung-Haltebereich während des Sperrzustands, die maximale elektrische Feldstärke in dem oberen Bereich ihrer RB innerhalb des Elementbereichs CL (das durch Pfeil RE der 2 gekennzeichnete Gebiet) weniger als 2/3 der maximalen elektrischen Feldstärke im unteren Bereich RA wird. Ein derartiger Aufbau kann durch Einbringen einer hinreichend hohen Dosierungsmenge einer Verunreinigung in dem Ladungsausgleichsgebiet 71A, dem eingebetteten JTE-Gebiet 72A und dem eingebetteten Schutzringgebiet 73A erhalten werden.
  • (Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung)
  • Im Nachfolgenden wird ein Verfahren zur Herstellung des MOSFET 200 beschrieben.
  • Wie in 4 und 5 gezeigt, wird der untere Bereich RA auf dem Einkristall-Substrat 80 ausgebildet.
  • Zunächst wird, wie in 4 gezeigt, auf dem Einkristall-Substrat 80 die untere Driftschicht 81A mittels epitaktischen Aufwachsen von Siliziumkarbid (4) gebildet. Die Oberfläche des Einkristall-Substrats 80, auf der das epitaktische Aufwachsen durchgeführt wird, weist vorzugsweise einen Abweichungswinkel von 8° oder weniger bezogen auf die {000-1}-Ebene auf, und weist noch bevorzugter einen Abweichungswinkel von 8° oder weniger bezogen auf die (000-1)-Ebene auf. Das epitaktische Wachstum kann mittels CVD-Verfahren durchgeführt werden. Als Quellengas kann beispielsweise ein Mischgas aus Silan (SiH4) und Propan (C3H8) verwendet werden. Dabei wird beispielsweise vorzugsweise Stickstoff (N) oder Phosphor (P) als Verunreinigung eingebracht.
  • Anschließend werden, wie in 5 gezeigt, die Verunreinigungsgebiete mittels Verunreinigungsionenimplantation in die Grenzfläche IF gebildet, die zu diesem Zeitpunkt freiliegt. Insbesondere wird das Ladungsausgleichsgebiet 71A teilweise an der Grenzfläche IF in dem Elementbereich CL gebildet. Darüber hinaus werden das eingebettete JTE-Gebiet 72A und das eingebettete Schutzringgebiet 73A teilweise an der Grenzfläche IF in dem Randabschlussabschnitt TM gebildet. Die Verunreinigungsgebiete können in beliebiger Reihenfolge ausgebildet werden. In der vorliegenden Ausführungsform wird eine Verunreinigung zur Bildung einer p-Leitfähigkeit, d. h. ein Akzeptor, implantiert. Als Akzeptor kann beispielsweise Aluminium verwendet werden.
  • Wie in 6 bis 10 gezeigt, wird dann der obere Bereich RB gebildet.
  • Zunächst wird, wie in 6 gezeigt, die obere Driftschicht 81B mit demselben Verfahren wie für die untere Driftschicht 81A gebildet. Demgemäß wird der Epitaxiefilm 90 mit dem unteren Bereich RA und dem oberen Bereich RB erhalten.
  • Anschließend werden, wie in 7 gezeigt, die Verunreinigungsgebiete durch Verunreinigungsionenimplantation in die obere Fläche P2 des Epitaxiefilms 90 gebildet. Insbesondere wird in dem Elementbereich CL die Basisschicht 82 auf der oberen Driftschicht 81B gebildet. Darüber hinaus wird auf der Basisschicht 82 das Source-Gebiet 83, das von der oberen Driftschicht 81B durch die Basisschicht 82 getrennt ist, gebildet. Darüber hinaus wird in dem Elementbereich CL das Kontaktgebiet 84 ausgebildet, um sich von der oberen Fläche P2 zur Basisschicht 82 zu erstrecken. Darüber hinaus werden das obere JTE-Gebiet 72B, das obere Schutzringgebiet 73B und das Feldstoppgebiet 74B teilweise an der oberen Fläche P2 in dem Randabschlussabschnitt TM gebildet. Die Verunreinigungsgebiete können in beliebiger Reihenfolge gebildet werden. In der vorliegenden Ausführungsform wird zur Bildung des Feldstoppgebiets eine Verunreinigung zur Bildung einer n-Leitfähigkeit, d. h. ein Donator, implantiert. Als Donator kann beispielsweise Phosphor verwendet werden.
  • Anschließend wird zur Aktivierung der Verunreinigungen eine Wärmebehandlung durchgeführt. Diese Wärmebehandlung wird vorzugsweise bei einer Temperatur nicht weniger als 1500°C und nicht mehr als 1900°C, beispielsweise bei einer Temperatur von 1700°C, durchgeführt. Die Wärmebehandlung wird beispielsweise für etwa 30 Minuten durchgeführt. Die Atmosphäre der Wärmebehandlung umfasst vorzugsweise eine inerte Gasatmosphäre, wie beispielsweise eine Argonatmosphäre.
  • Wie in 8 gezeigt, wird eine Maskenschicht 61 mit einer Öffnung auf der oberen Fläche P2 des Epitaxiefilms 90 gebildet. Die Öffnung wird entsprechend der Position des Grabens TR (2) ausgebildet. Die Maskenschicht 21 ist vorzugsweise aus Siliziumdioxid hergestellt und wird noch bevorzugter mittels thermischer Oxidation gebildet.
  • Wie in 9 gezeigt, wird ein thermischer Ätzschritt unter Verwendung der Maske 61 durchgeführt. Insbesondere wird reaktives Gas dem erhitzten Epitaxiefilm 90 zugeführt. Das reaktive Gas kann unter Hitzeeinwirkung mit dem Siliziumkarbid reagieren und umfasst vorzugsweise ein Halogengas, wie beispielsweise Chlorgas. Das reaktive Gas kann auch Sauerstoffgas umfassen. Darüber hinaus kann das reaktive Gas Trägergas umfassen. Beispiele für ein hierin verwendbares Trägergas umfassen Stickstoffgas, Argongas oder Heliumgas. Der Epitaxiefilm 90 wird beispielsweise auf nicht weniger als etwa 700°C und nicht mehr als etwa 1000°C erhitzt.
  • Durch dieses thermische Ätzen wird der Graben TR mit der Seitenwandfläche SW in der oberen Fläche P2 des Epitaxiefilms 90 gebildet. In diesem thermischen Ätzschritt wird beispielsweise Siliziumkarbid bei einer Ätzrate von etwa 70 μm/Stunde geätzt. In diesem Fall wird, wenn die Maskenschicht 61 aus Siliziumdioxid gebildet ist, die Maskenschicht 61 wesentlich daran gehindert, abgebaut zu werden. Während der Bildung des Grabens TR mittels thermischen Ätzen bildet sich spontan eine spezielle Ebene an der Seitenwandfläche SW, insbesondere auf der Basisschicht 82. Anschließend wird die Maskenschicht 61 mit Hilfe eines geeigneten Verfahrens, wie beispielsweise Ätzen, entfernt (10).
  • Wie in 11 gezeigt, wird der Gate-Oxidfilm 91 auf der Seitenwandfläche SW und der Bodenfläche BT des Grabens TR gebildet. Der Gate-Oxidfilm 91 weist einen Abschnitt auf, der die obere Driftschicht 81B und das Source-Gebiet 83 auf der Basis 82 miteinander verbindet. Der Gate-Oxidfilm 91 wird vorzugsweise mittels thermischer Oxidation gebildet.
  • Nach der Bildung des Gate-Oxidfilms 91 kann ein NO-Glühschritt unter Verwendung von Stickstoffmonoxid-(NO)-Gas als Atmosphärengas verwendet werden. Der Temperaturverlauf genügt der Bedingung, dass die Temperatur nicht weniger als 1100°C und nicht mehr als 1300°C und deren Haltezeit beispielsweise etwa 1 Stunde betragen. Demgemäß werden Stickstoffatome in das Grenzgebiet zwischen dem Gate-Oxidfilm 91 und der Basisschicht 82 eingebracht. Folglich wird die Bildung von Grenzflächenzuständen in dem Grenzgebiet unterdrückt, wodurch eine verbesserte Kanalbeweglichkeit erzielt wird. Es sollte beachtet werden, dass ein anderes Gas als NO-Gas als Atmosphärengas verwendet werden kann, solange die Stickstoffatome auf diese Weise eingebracht werden können. Nach dem NO-Glühschritt kann ferner ein Ar-Glühschritt unter Verwendung von Argon (Ar) als Atmosphärengas durchgeführt werden. Das Ar-Glühen wird vorzugsweise bei einer Wärmebehandlungstemperatur durchgeführt, die höher als die Wärmebehandlungstemperatur des zuvor beschriebenen NO-Glühens und niedriger als der Schmelzpunkt des Gate-Oxidfilms 91 ist. Diese Wärmebehandlungstemperatur wird beispielsweise für etwa 1 Stunde gehalten. Dementsprechend kann die Bildung von Grenzflächenzuständen in dem Grenzgebiet zwischen dem Gate-Oxidfilm 91 und der Basisschicht 82 weiter unterdrückt werden. Es sei darauf hingewiesen, dass anstelle von Ar-Gas ein inertes Gas, wie beispielsweise Stickstoffgas, als Atmosphärengas verwendet werden kann.
  • Wie in 12 gezeigt, wird die Gate-Elektrode 92 auf dem Gate-Oxidfilm 91 gebildet. Insbesondere wird die Gate-Elektrode 92 auf dem Gate-Oxidfilm 91 gebildet, um das Gebiet innerhalb des Grabens TR mit dem dazwischen angeordneten Gate-Oxidfilm 91 aufzufüllen. Ein Verfahren zur Bildung der Gate-Elektrode 92 kann beispielsweise durch Bilden eines Films aus einem Leiter oder dotiertem Silizium und Durchführen eines CMP-Verfahrens (chemisch-mechanisches Polieren) durchgeführt werden.
  • Bezug nehmend auf 13 wird der Zwischenschicht-Isolierfilm auf der Gate-Elektrode 92 und dem Gate-Oxidfilm 91 gebildet, um die freigelegte Fläche der Gate-Elektrode 92 zu bedecken. Es wird ein Ätzschritt durchgeführt, um eine Öffnung in dem Zwischenschicht-Isolierfilm 93 und dem Gate-Oxidfilm 91 zu bilden. Durch die Öffnung wird sowohl das Source-Gebiet 83 als auch das Kontaktgebiet 84 auf der Oberfläche P2 freigelegt. Anschließend wird auf der Oberfläche P2 die Source-Elektrode 94 in Kontakt mit dem Source-Gebiet 83 und dem N-Kontaktgebiet 84 gebildet.
  • Unter erneutem Bezug auf 2 wird die Drain-Elektrode auf der unteren Driftschicht 81A mit dem dazwischen angeordneten Eingriff als Substrat 80 ausgebildet. Zudem wird die Source-Zwischenverbindungsschicht 95 gebildet. Auf diese Weise wird der MOSFET 200 erhalten.
  • (Thermischer Ätzschritt)
  • Der thermische Ätzschritt wird derart durchgeführt, dass ein zu ätzender Gegenstand einer hohen Temperatur ausgesetzt wird, und weist im Wesentlichen keine physikalische Ätzfunktion auf. Ein Prozessgas für das thermische Ätzen umfasst ein Halogenelement. Noch bevorzugter umfasst das Halogenelement Chlor oder Fluor. Beispielsweise umfasst ein verwendbares Prozessgas insbesondere ein Prozessgas, das wenigstens eines von Cl2, BCl3, CF4 und SF6 umfasst, wobei Cl2 besonders geeignet ist.
  • Darüber hinaus enthält das Prozessgas vorzugsweise ferner Sauerstoffgas. Ferner kann das Prozessgas ein Trägergas enthalten. Beispiele des Trägergases umfassen Stickstoffgas, Argongas oder Heliumgas.
  • Vorzugsweise beträgt die Wärmebehandlungstemperatur beim thermischen Ätzen nicht weniger als 700°C und nicht mehr als 1200°C. Die untere Temperaturgrenze beträgt noch bevorzugter 800°C, und noch bevorzugter 900°C. Dementsprechend kann die Ätzrate einen ausreichend geeigneten Wert annehmen. Ferner beträgt die obere Temperaturgrenze bevorzugterweise 1100°C, noch bevorzugter 1000°C. Wird die Wärmebehandlungstemperatur auf nicht weniger als 700°C und nicht mehr als 1000°C eingestellt, beträgt beispielsweise eine SiC-Ätzrate etwa 70 μm/Stunde.
  • Durch das thermische Ätzen kann die Seitenwandfläche SW spontan in eine spezielle Ebene ausgebildet werden. Dementsprechend kann der Widerstand des Kanals in der Seitenwandfläche SW auf einen kleinen Wert eingestellt werden.
  • (Funktion und Wirkung der vorliegenden Ausführungsform)
  • Gemäß der vorliegenden Ausführungsform wird Siliziumkarbid als Material für den Epitaxiefilm 90 des MOSFET 200 verwendet. Dementsprechend kann der MOSFET 200 eine hohe Spannung führen, wodurch der Driftregion 81 ein maximales elektrisches Feld von 0,4 MV/cm oder mehr zugeführt wird.
  • Ferner ist der MOSFET 200 derart ausgebildet, dass beim Anlegen der zuvor beschriebenen Spannung die maximale elektrische Feldstärke in dem oberen Bereich RB innerhalb des Elementbereichs CL (das durch Pfeil RE der 2 angegebene Gebiet) weniger als 2/3 der maximalen elektrischen Feldstärke in dem unteren Bereich RA wird. Dementsprechend verringert sich die elektrische Feldstärke in dem oberen Bereich RB innerhalb des Elementbereichs CL, die als ein Bestimmungsfaktor für die Durchbruchspannung dient. Insbesondere verringert sich im Eckabschnitt, der durch die Seitenwandfläche SW und die Bodenfläche BT des Grabens TR gebildet wird, die auf den Gate-Oxidfilm 91 angelegte elektrische Feldstärke. Weist im umgekehrten Fall die maximale elektrische Feldstärke in dem unteren Bereich RA eine elektrische Feldstärke auf, die um das 1,5-fache die maximale Feldstärke im oberen Bereich RB innerhalb des Elementbereichs CL übersteigt, erhöht sich die maximale elektrische Feldstärke in dem unteren Bereich RA, die nicht als Bestimmungsfaktor für die Durchbruchspannung dient. Dementsprechend kann eine hohe Spannung an den MOSFET 200 angelegt werden. Mit anderen Worten kann die Durchbruchspannung erhöht werden.
  • Der obere Bereich RB umfasst das obere JTE-Gebiet 72B, den oberen Schutzringabschnitt 73B und das Feldstoppgebiet 74B. Dementsprechend kann die Durchbruchspannung weiter erhöht werden. Es sollte beachtet werden, dass Teile dieser Konfigurationen oder der gesamte Aufbau davon weggelassen werden kann.
  • (Modifikation)
  • Wie in 14 gezeigt, umfasst ein MOSFET 200P, der eine Abwandlung des MOSFETs 200 (2) ist, einen planaren Typ. Insbesondere wird hierbei kein Graben TR (2) in der oberen Fläche P2 des Epitaxiefilms 90 ausgebildet, und die Verunreinigungsgebiete, wie beispielsweise eine Basisschicht 82P, ein Source-Gebiet 83P und ein Kontaktgebiet 84P werden auf der Fläche P2 gebildet. Darüber hinaus wird ein Gate-Oxidfilm 91P auf der Fläche P2 gebildet und eine Gate-Elektrode 92P darauf vorgesehen.
  • Gemäß der vorliegenden Modifikation wird die elektrische Feldstärke, die an eine Grenze zwischen der Basisschicht 82P und der oberen Driftschicht 81B angelegt wird, verringert, wobei es wahrscheinlich ist, dass die elektrische Feldstärke einen Bestimmungsfaktor für die Durchbruchspannung in einem planaren MOSFET bildet. Dementsprechend kann die Durchbruchspannung des MOSFETs 200P erhöht werden.
  • (Aufbau der speziellen Ebene)
  • Im Nachfolgenden wird die zuvor beschriebene ”spezielle Ebene” genau beschrieben. Wie zuvor beschrieben, umfasst die Seitenwandfläche SW (2) des Grabens TR vorzugsweise eine spezielle Ebene auf insbesondere der Basisschicht 82. Im Nachfolgenden wird ein Fall beschrieben, in dem die Seitenwandfläche SW eine spezielle Ebene aufweist.
  • Wie in 16 gezeigt, weist die Seitenwandfläche SW mit der speziellen Ebene eine Ebene S1 (erste Ebene) auf. Die Ebene S1 umfasst eine {0-33-8}-Ebenenorientierung, und vorzugsweise eine (0-33-8)-Ebenenorientierung. Vorzugsweise umfasst die Seitenwandfläche SW mikroskopisch die Ebene S1. Vorzugsweise umfasst die Seitenwandfläche SW ferner mikroskopisch eine Ebene S2 (zweite Ebene). Die Ebene S2 umfasst eine {0-11-1}-Ebenenorientierung und vorzugsweise eine (0-11-1)-Ebenenorientierung. Hierin bedeutet der Begriff ”mikroskopisch” ”derart winzig, dass wenigstens die doppelte Größe eines Atomabstands berücksichtigt wird”. Für die Beobachtung einer derartigen mikroskopischen Struktur kann beispielsweise ein TEM (Transmissionselektronenmikroskop) verwendet werden.
  • Vorzugsweise umfasst dies Seitenwandfläche SW eine kombinierte Ebene SR. Die kombinierte Ebene SR wird aus sich periodisch wiederholenden Ebenen S1 und S2 gebildet. Eine derartige regelmäßige Struktur kann beispielsweise mittels TEM oder AFM (Abstoßungskraftmikroskop) beobachtet werden. Die kombinierte Ebene SR umfasst eine {0-11-2}-Ebenenorientierung und vorzugsweise eine (0-11-2)-Ebenenorientierung. In diesem Fall weist die kombinierte Ebene SR makroskopisch einen Abweichungswinkel von 61°, bezogen auf die {000-1}-Ebene auf. Hierin bedeutet der Begriff ”makroskopisch” ”ohne Berücksichtigung einer Feinstruktur mit einer Größe von etwa einem Atomabstand”. Für die Messung eines derartigen makroskopischen Abweichungswinkels kann beispielsweise ein Verfahren unter Anwendung der allgemeinen Röntgenbeugung verwendet werden. Vorzugsweise strömen, in einer Kanalfläche, die Ladungsträger in eine Kanalrichtung CD, in der die zuvor beschriebene periodische Wiederholung durchgeführt wird.
  • Als nächstes wird eine detaillierte Struktur der kombinierten Ebene SR beschrieben.
  • Im Allgemeinen werden hinsichtlich der Si-Atome (oder C-Atome), bei der Betrachtung eines Siliziumkarbid-Einkristalls vom 4H-Polytyp von der (000-1)-Ebene, die Atome in einer Schicht A (die durchgezogene Linie in der Figur), die Atome in einer Schicht B (die Strichlinie in der Figur), die darunter angeordnet ist, und die Atome in einer Schicht C (Kettenlinie in der Figur), die darunter angeordnet ist, und die Atome in einer Schicht B (in der Figur nicht gezeigt), die darunter angeordnet ist, wie in 16 gezeigt, wiederholt ausgebildet. Mit anderen Worten, indem die vier Schichten ABCB als ein sich wiederholender Abschnitt angesehen werden, wird eine periodische Stapelstruktur, wie beispielsweise ABCBABCBABCB ..., gebildet.
  • Wie in 17 gezeigt, sind in der (11-20)-Ebene (Querschnitt entlang der Linie XVII-XVII in 16) die Atome in jeder der vier Schichten ABCB, die den zuvor beschriebenen einzelnen Periodenabschnitt bilden, nicht vollständig entlang der (0-11-2)-Ebene ausgerichtet. In 17 ist die (0-11-2)-Ebene derart dargestellt, dass sie die Positionen der Atome in den Schichten B durchläuft. In diesem Fall zeigt sich, dass jedes Atom in den Schichten A und C von der (0-11-2)-Ebene abgelenkt wird. Selbst wenn somit die makroskopische Ebenenorientierung der Oberfläche des Siliziumkarbid-Einkristalls, d. h. dessen Ebenenorientierung ohne Berücksichtigung der Atomniveaustruktur, auf (0-11-2) beschränkt ist, kann diese Oberfläche mikroskopisch unterschiedliche Strukturen aufweisen.
  • Wie in 18 gezeigt, wird die kombinierte Ebene SR durch abwechselndes Ausbilden der Ebenen S1 mit einer (0-33-8)-Ebenenorientierung und der Ebenen S2, die mit den Ebenen S1 verbunden sind und eine andere Ebenenorientierung als jene der Ebenen S1 aufweisen, gebildet. Jede der Ebenen S1 und S2 weist die doppelte Länge des Atomabstandes der Si-Atome (oder C-Atome) auf. Es sollte beachtet werden, dass eine durch die Ebene S1 und die Ebene S2 gemittelte Ebene der (0-11-2)-Ebene entspricht (17).
  • Wie in 19 gezeigt, umfasst bei der Betrachtung der kombinierten Ebene SR von der (01-10)-Ebene die Einkristallstruktur einen Abschnitt, der periodisch eine Struktur (den Ebene S1-Abschnitt) aufweist, die einer kubischen Struktur entspricht. Insbesondere wird die kombinierte Ebene SR durch abwechselndes Anordnen der Ebenen S1 mit einer (001)-Ebenenorientierung in der zuvor beschriebenen Struktur, die der kubischen Struktur entspricht, und der S2-Ebenen, die mit den Ebenen S1 verbunden sind und eine andere Ebenenorientierung als die der S1-Ebenen aufweisen, gebildet. Auch kann in einem anderen Polytyp als dem 4H-Polytyp die Oberfläche aus den Ebenen (Ebenen S1 in 19), die eine (001)-Ebenenorientierung in der Struktur, die der kubischen Struktur entspricht, aufweisen, und den Ebenen (den Ebenen S2 in 19), die mit den obigen Ebenen verbunden sind und eine andere Ebenenorientierung als die der obigen Ebenen aufweisen, gebildet sein. Der Polytyp kann beispielsweise ein 6H- oder 15R-Typ sein.
  • Im Nachfolgenden wird mit Bezug auf 20 eine Beziehung zwischen der Kristallebene der Seitenwandfläche SW und der Beweglichkeit MB der Kanalfläche beschrieben. In dem Diagramm der 20 zeigt die Horizontalachse einen Winkel D1, der durch die (000-1)-Ebene und die makroskopische Ebenenorientierung der Seitenwandfläche SW mit der Kanalfläche gebildet wird, während die Vertikalachse die Beweglichkeit MB zeigt. Eine Gruppe von Punkten CM entspricht einem Fall, bei dem die Seitenwandfläche SW mittels thermischen Ätzen bearbeitet wird, um einer speziellen Ebene zu entsprechen, während eine Gruppe von Punkten MC einem Fall entspricht, bei dem die Seitenwandfläche nicht thermisch geätzt wird.
  • In der Gruppe der Punkte MC nimmt die Beweglichkeit MB einen Höchstwert an, wenn die Kanalfläche eine makroskopische (0-33-8)-Ebenenorientierung aufweist. Der Grund dafür ist vermutlich wie folgt. In dem Fall, in dem kein thermisches Ätzen durchgeführt wird, d. h. in dem Fall, in dem die mikroskopische Struktur der Kanalfläche in keiner besonderen Weise gesteuert wird, entspricht die makroskopische Ebenenorientierung davon (0-33-8), mit dem Ergebnis, dass ein Verhältnis der mikroskopischen (0-33-8)-Ebenenorientierung, d. h. die (0-33-8)-Ebenenorientierung unter Berücksichtigung dieser auf Atomniveau, statistisch hoch wird.
  • Andererseits nimmt die Beweglichkeit MB in der Gruppe der Punkte CM einen Höchstwert an, wenn die makroskopische Ebenenorientierung der Kanalfläche (0-11-2) lautet (Pfeil EX). Der Grund dafür ist vermutlich wie folgt. Das heißt, wie in 18 und 19 gezeigt, dass die Vielzahl von Ebenen S1 mit jeweils einer (0-33-8)-Ebenenorientierung mit den zwischen ihnen angeordneten Ebenen S2 dicht und regelmäßig angeordnet sind, wodurch ein Verhältnis der mikroskopischen (0-33-8)-Ebenenorientierung in der Kanalfläche hoch wird.
  • Es sollte beachtet werden, dass die Beweglichkeit MB eine Orientierungsabhängigkeit von der kombinierten Ebene SR aufweist. In einem in 21 gezeigten Diagramm stellt die Horizontalachse einen Winkel D2 zwischen der Kanalrichtung und der <0-11-2>-Richtung dar, während die Vertikalachse die Beweglichkeit MB (eine beliebige Einheit) in der Kanalfläche darstellt. Darüber hinaus wird zusätzlich eine Strichlinie dargestellt, um die Kurve sichtbar zu machen. Aus der Kurve ist ersichtlich, dass zur Erhöhung der Kanalbeweglichkeit MB die Kanalrichtung CD (15) vorzugsweise einen Winkel D2 aufweist, der nicht kleiner als 0° und nicht größer als 60° ist, und noch bevorzugter im Wesentlichen 0° ist.
  • Wie in 22 gezeigt, kann die Seitenwandfläche SW zusätzlich zu der kombinierten Ebene SR (die vereinfacht durch eine gerade Linie in 22 dargestellt ist) ferner eine Ebene S3 (eine dritte Ebene) umfassen. In diesem Fall weicht der Abweichungswinkel der Seitenwandfläche SW bezogen auf die {000-1}-Ebene von dem idealen Abweichungswinkel der kombinierten Ebene SR, d. h. 62°, ab. Vorzugsweise ist die Abweichung gering und liegt vorzugsweise im Bereich von ±10°. Beispiele einer Fläche, die in einem solchen Winkelbereich liegen, umfassen eine Fläche mit einer makroskopischen Ebenenorientierung der {0-33-8}-Ebene. Noch bevorzugter weicht der Abweichungswinkel der Seitenwandfläche SW bezogen auf die (000-1)-Ebene von dem idealen Abweichungswinkel der kombinierten Ebene, d. h. 62°, ab. Vorzugsweise ist diese Abweichung gering und liegt vorzugsweise in einem Bereich von ±10°. Beispiele einer Fläche, die in einem solchen Winkelbereich liegen, umfassen eine Fläche mit einer makroskopischen Ebenenorientierung der (0-33-8)-Ebene.
  • Insbesondere kann die Seitenwandfläche SW eine kombinierte Ebene SQ umfassen, die durch wiederholtes Anordnen der Ebene S3 und der kombinierten Ebene SR gebildet wird. Eine derartige periodische Struktur kann beispielsweise mittels TEM oder AFM (Abstoßungskraftmikroskop) beobachtet werden.
  • (Siliziumkarbid-Halbleitervorrichtung mit der besonderen Ebene)
  • Umfasst die Seitenwandfläche SW (2) des Grabens TR die Ebene S1 (15), wird ein Kanal in einer Ebene mit einer {0-33-8}-Ebenenorientierung gebildet. Dementsprechend kann ein Teil des Durchlasswiderstands, der von dem Kanalwiderstand stammt, unterdrückt werden. Während somit der Durchlasswiderstand auf einen Wert gehalten wird, der gleich oder kleiner einem vorbestimmten Wert ist, kann der Widerstand durch die Driftregion 81 erhöht werden. Somit kann die Verunreinigungskonzentration der Driftregion 81 verringert werden. Somit kann die Durchbruchspannung des MOSFETs 200 weiter erhöht werden. Umfasst die Seitenwandfläche SW des Grabens TR mikroskopisch die Ebene S1 und die Ebene S2, kann der Durchlasswiderstand weiter unterdrückt werden. Demgemäß kann die Durchbruchspannung weiter erhöht werden. Bilden die Ebenen S1 und S2 der Seitenwandfläche SW die kombinierte Ebene SR, kann der Durchlasswiderstand weiter unterdrückt werden. Demgemäß kann die Durchbruchspannung weiter erhöht werden.
  • (Beispiele)
  • Die nachfolgende Tabelle 1 zeigt Simulationsergebnisse für die Beispiele 1 und 2 und ein Vergleichsbeispiel mit Bezug auf den MOSFET 200 (2). [Tabelle 1]
    Vergleichsbeispiel Beispiel 1 Beispiel 2
    Dosierungsmenge der Verunreinigung 1 × 1013 (cm–2) 3 × 1013 (cm–2) 5 × 1013 (cm–2)
    Spannung die zum Bruch des Gate-Oxidfilms führt 656 (V) 1288 (V) 1543 (V)
    Spannung die zum Bruch des Ladungsausgleichgebiets führt 2500 (V) 1540 (V) 1450 (V)
    Durchbruchspannung 656 (V) 1288 (V) 1450 (V)
  • In der Tabelle 1 stellt die ”Dosierungsmenge der Verunreinigung” die Dosierungsmenge einer Verunreinigung des Ladungsausgleichsgebiets 71A dar. Aus diesem Ergebnis ist ersichtlich, dass durch Erhöhen der Dosierungsmenge einer Verunreinigung nicht mehr das Bruchphänomen des Gate-Oxidhilfs 91 den Bestimmungsfaktor für die Durchbruchspannung bildet, sondern das Bruchphänomen des Ladungsausgleichsgebiets. Darüber hinaus wurde herausgefunden, dass die Durchbruchspannung des MOSFETs 200 erhöht werden kann.
  • Mit Bezug auf 23 wird verhindert, dass der Gate-Oxidfilm 91 wie zuvor beschrieben bricht, da die elektrische Feldstärke EOX, die an dem Gate-Oxidfilm 91 angelegt wird, verringert wird. Die Verringerung der elektrischen Feldstärke EOX entspricht der Verringerung der elektrischen Feldstärke ETR, die die maximale elektrische Feldstärke in dem oberen Bereich RB im Graben TR darstellt. Im Gegensatz dazu, erhöht sich die elektrische Feldstärke ECM, die die maximale elektrische Feldstärke in dem unteren Abschnitt RA darstellt, in dem Ladungsausgleichsgebiet 71A entsprechend der Zunahme der Verunreinigungsdosierungsmenge.
  • In dem Vergleichsbeispiel sind die elektrische Feldstärke ETR, die als die maximale elektrische Feldstärke in dem oberen Abschnitt RB dient, und die elektrische Feldstärke ECM, die als die maximale elektrische Feldstärke in dem unteren Bereich RA dient, beinahe gleich. Die Durchbruchspannung in diesem Fall beträgt 656 V, so dass keine Verbesserung der Durchbruchspannung durch ausreichendes Einsetzen der Vorteile der physikalischen Eigenschaften von SiC erzielt wird.
  • In Beispiel 1 beträgt die elektrische Feldstärke ETR, die als die maximale elektrische Feldstärke in dem oberen Bereich RB dient, weniger als die Hälfte der elektrischen Feldstärke ECM, die als die maximale elektrische Feldstärke in dem unteren Bereich RA dient. Die Durchbruchspannung beträgt in diesem Fall 1288 V, so dass eine Verbesserung der Durchbruchspannung durch Verwenden der Vorteile der physikalischen Eigenschaften von SiC erzielt wird.
  • In Beispiel 2 wird die Durchbruchspannung weiter verbessert. In Beispiel 2 bildet, wie in Tabelle 1 gezeigt, der Bruch des Gate-Oxidfilms 91 den Bestimmungsfaktor für die Durchbruchspannung. Es wird somit angenommen, dass sich die Durchbruchspannung verringert, wenn die Verunreinigungsdosierungsmenge weiter erhöht wird.
  • Angesichts der Ergebnisse des Vergleichsbeispiels und des Beispiels 1 wird angenommen, dass, verglichen mit der Durchbruchspannung des Vergleichsbeispiels, die Durchbruchspannung auch mittels eines Aufbaus, der im Wesentlichen zwischen diesen beiden Konfigurationen liegt, erhöht werden kann, d. h. durch eine Konfiguration, in der die elektrische Feldstärke ETR, die als die maximale elektrische Feldstärke in dem oberen Bereich RB dient, weniger als etwa 2/3 der elektrischen Feldstärke ECM, die als die maximale elektrische Feldstärke in dem unteren Bereich RA dient, beträgt.
  • Es sollte beachtet werden, dass die in 23 gezeigte elektrische Feldstärke mit einer Spannung zwischen der Source-Elektrode 94 und der Drain-Elektrode 92 von 1200 V berechnet wurde. Darüber hinaus wurde die Öffnungsbreite des Grabens TR auf 3,0 μm festgelegt, und die Tiefe desselben wurde auf 1,4 μm festgelegt. Darüber hinaus wurde das Ladungsausgleichsgebiet 71A in einer Tiefe von 3 μm von der oberen Fläche P2 in der Dickenrichtung angeordnet, und wurde zudem in einem Bereich von 1 bis 3 μm von der Mittelposition der Mesa-Struktur in der Flächenrichtung (seitliche Richtung der 2) angeordnet. Darüber hinaus wurde die untere Driftschicht 81A derart eingestellt, dass sie eine Dicke von 12 μm und eine Verunreinigungskonzentration von 4 × 1015 cm–3 aufwies. Darüber hinaus wurde die obere Driftschicht 81B derart eingestellt, dass sie eine Dicke von 3 μm und eine Verunreinigungskonzentration von 7,5 × 1015 cm–3 aufwies.
  • Zudem wurde das Ladungsausgleichsgebiet 71A durch Al-Implantation gemäß dem Verunreinigungskonzentrationsprofil der 24 erhalten. Das Konzentrationsprofil des Vergleichsbeispiels wurde durch Durchführen einer einmaligen Implantation mit einer Dosierungsmenge von 1 × 1013 cm–2 und mit einer Beschleunigungsenergie von 300 keV erhalten. Das Konzentrationsprofil von Beispiel 1 wurde durch Durchführen einer Implantation mit einer Dosierungsmenge von 1 × 1013 cm–2 und mit einer Beschleunigungsenergie von 300 keV und durch Durchführen einer Implantation mit einer Dosierungsmenge von 2 × 1013 cm–2 und mit einer Beschleunigungsenergie von 240 keV erhalten. Das Konzentrationsprofil von Beispiel 2 wurde durch Durchführen einer Implantation mit einer Dosierungsmenge von 2 × 1013 cm–2 und mit einer Beschleunigungsenergie von 300 keV, durch Durchführen einer Implantation mit einer Dosierungsmenge von 2 × 1013 cm–2 und mit einer Beschleunigungsenergie von 240 keV und durch Durchführen einer Implantation mit einer Dosierungsmenge von 1 × 1013 cm–2 und mit einer Beschleunigungsenergie von 150 keV erhalten.
  • (Anhang)
  • Der Kanaltyp der Siliziumkarbid-Halbleitervorrichtung kann ein p-Kanaltyp sein, wobei in diesem Fall ein Aufbau verwendet werden kann, bei dem der p-Typ und der n-Typ in der zuvor beschriebenen Ausführungsform miteinander vertauscht werden. Ferner kann die Siliziumkarbid-Halbleitervorrichtung anstelle des MOSFET einen MISFET (Metall-Isolator-Halbleiterfeldeffekttransistor) und eine andere Siliziumkarbid-Halbleitervorrichtung als den MISFET umfassen. Außer den MISFET kann die Siliziumkarbid-Halbleitervorrichtung beispielsweise einen IGBT (Bipolartransistor mit isoliertem Gate) umfassen.
  • Die hierin offenbarten Ausführungsformen sind beispielhaft und keinerlei Hinsicht als einschränkend zu erachten. Der Umfang der vorliegenden Erfindung wird vielmehr durch die Begriffe der Ansprüche als durch die zuvor beschriebenen Ausführungsformen definiert und soll jegliche Modifikationen innerhalb des Umfangs und der Bedeutung entsprechend den Begriffen der Ansprüche umfassen.
  • Bezugszeichenliste
    • 71A: Ladungsausgleichsgebiet; 72A: Eingebettetes JTE-Gebiet (erstes Übergang-Randabschlussgebiet); 72B: Oberes JTE-Gebiet (zweites Übergang-Randabschlussgebiet); 73A: Eingebetteter Schutzringabschnitt (erster Schutzringabschnitt); 73B: Oberer Schutzringabschnitt (zweiter Schutzringabschnitt); 74B: Feldstoppgebiet; 80: Einkristall-Substrat (Substrat); 81: Driftregion (Durchbruchspannung-Haltebereich); 81A: Untere Driftschicht (erste Durchbruchspannung-Halteschicht); 81B: Obere Driftschicht (zweite Durchbruchspannung-Halteschicht); 82, 82P: Basisschicht (Kanalbildungsgebiet); 83, 83P: Source-Gebiet; 84, 84P: Kontakt-Gebiet; 90: Epitaxiefilm (Siliziumkarbid-Film); 91, 91P: Gate-Oxidfilm (Gate-Isolierfilm); 92, 92P: Gate-Elektrode; 94: Source-Elektrode (zweite Hauptelektrode); 98: Drain-Elektrode (erste Hauptelektrode); 200, 200P: MOSFET (Siliziumkarbid-Halbleitervorrichtung); CL: Elementbereich; IF: Schnittstelle; P1: Untere Fläche (erste Hauptfläche); P2: Obere Fläche (zweite Hauptfläche); RA: Unterer Bereich (erster Bereich); RB: Oberer Bereich (zweiter Bereich); S1: Ebene (erste Ebene); SQ, SR: Verbundene Ebene; SW: Seitenwandfläche; TM: Randabschlussabschnitt; TR: Graben.

Claims (7)

  1. Siliziumkarbid-Halbleitervorrichtung, umfassend einen mit einem Halbleiterelementabschnitt versehenen Elementbereich und einen den Elementbereich umgebenden Randabschlussabschnitt, wobei die Siliziumkarbid-Halbleitervorrichtung aufweist: einen Siliziumkarbid-Film mit einer ersten Hauptfläche und einer gegenüber der ersten Hauptfläche angeordneten zweiten Hauptfläche, wobei der Siliziumkarbid-Film einen ersten Bereich und einen zweiten Bereich umfasst, wobei der erste Bereich die erste Hauptfläche bildet, wobei der zweite Bereich die zweite Hauptfläche bildet, wobei der erste und der zweite Bereich eine Grenzfläche IF aufweisen, die von der ersten und zweiten Hauptfläche zwischen dem ersten und zweiten Bereich getrennt ist, wobei der erste Bereich eine erste Durchbruchsspannung-Halteschicht, ein Ladungsausgleichsgebiet, ein erstes Übergang-Randabschlussgebiet und einen ersten Schutzringabschnitt umfasst, wobei die erste Durchbruchsspannung-Halteschicht die erste Hauptoberfläche bildet und einen ersten Leitfähigkeitstyp aufweist, wobei das Ladungsausgleichsgebiet teilweise in dem Elementbereich an der Grenzfläche vorgesehen ist und einen zweiten Leitfähigkeitstyp aufweist, wobei das erste Übergang-Randabschlussgebiet teilweise im Randabschlussabschnitt an der Grenzfläche vorgesehen ist, wobei das erste Übergang-Randabschlussgebiet in Kontakt mit dem Ladungsausgleichsgebiet ist, wobei das erste Übergang-Randabschlussgebiet den Elementbereich umgibt, wobei das erste Übergang-Randabschlussgebiet den zweiten Leitfähigkeitstyp aufweist, wobei das erste Übergang-Randabschlussgebiet eine Verunreinigungskonzentration aufweist, die niedriger als eine Verunreinigungskonzentration des Ladungsausgleichsgebiets ist, wobei der erste Schutzringabschnitt derart vorgesehen sind, dass er von dem ersten Übergang-Randabschlussgebiet im Randabschlussabschnitt an der Grenzfläche getrennt ist, wobei der erste Schutzringabschnitt den Elementbereich an der Grenzfläche umgibt, wobei der erste Schutzringabschnitt den zweiten Leitfähigkeitstyp aufweist, wobei der zweite Bereich eine zweite Durchbruchsspannung-Halteschicht, ein Kanalbildungsgebiet und ein Source-Gebiet aufweist, wobei die zweite Durchbruchsspannung-Halteschicht die Grenzfläche bildet und den ersten Leitungstyp aufweist, wobei das Kanalbildungsgebiet im Elementbereich an der zweiten Durchbruchspannung-Halteschicht vorgesehen ist und den zweiten Leitfähigkeitstyp aufweist, wobei das Source-Gebiet auf dem Kanalbildungsgebiet vorgesehen ist, wobei das Source-Gebiet durch das Kanalbildungsgebiet von der zweiten Durchbruchspannung-Halteschicht getrennt ist, wobei das Source-Gebiet den ersten Leitfähigkeitstyp aufweist, wobei die erste und die zweite Durchbruchspannung-Halteschicht einen Durchbruchspannung-Haltebereich in dem Elementbereich bilden; einen Gate-Isolierfilm, der einen Abschnitt aufweist, der auf dem Kanalbildungsgebiet die zweite Durchbruchspannung-Halteschicht und das Source-Gebiet miteinander verbindet; eine Gate-Elektrode zum Schalten zwischen einem Durchlasszustand und einem Sperrzustand der Siliziumkarbid-Halbleitervorrichtung, wobei die Gate-Elektrode auf dem Gate-Isolierfilm vorgesehen ist; eine erste Hauptelektrode, die der ersten Hauptfläche gegenüberliegt; und eine zweite Hauptelektrode, die in Kontakt mit dem Source-Gebiet auf der zweiten Hauptfläche ist, wobei beim Anlegen einer Spannung zwischen der ersten und zweiten Hauptelektrode zur Erzielung einer maximalen elektrischen Feldstärke von 0,4 MV/cm oder mehr in dem Durchbruchsspannung-Haltebereich während des Sperrzustands, eine maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs weniger als 2/3 einer maximalen elektrischen Feldstärke in dem ersten Bereich beträgt.
  2. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1, wobei der zweite Bereich ein zweites Übergang-Randabschlussgebiet und einen zweiten Schutzringabschnitt umfasst, wobei das zweite Übergang-Randabschlussgebiet teilweise in dem Randabschlussabschnitt an der zweiten Hauptfläche vorgesehen ist, wobei das zweite Übergang-Randabschlussgebiet mit dem Kanalbildungsgebiet in Kontakt ist, wobei das zweite Übergang-Randabschlussgebiet den Elementbereich umgibt, wobei das zweite Übergang-Randabschlussgebiet den zweiten Leitfähigkeitstyp aufweist, wobei eine Verunreinigungskonzentration des zweiten Übergang-Randabschlussgebiets niedriger als eine Verunreinigungskonzentration des Kanalbildungsgebiets ist, wobei der zweite Schutzringabschnitt vorgesehen ist, um von dem zweiten Übergang-Randabschlussgebiet des Randabschlussabschnitts an der zweiten Hauptoberfläche getrennt zu sein, wobei der zweite Schutzringabschnitt den Elementbereich an der zweiten Hauptfläche umgibt, und wobei der zweite Schutzringabschnitt den zweiten Leitfähigkeitstyp aufweist.
  3. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1 oder Anspruch 2, wobei der Siliziumkarbid-Film einen Graben umfasst, wobei der Graben eine Seitenwandfläche umfasst, die einen Abschnitt aufweist, der aus dem Kanalbildungsgebiet gebildet ist, und wobei die Gate-Elektrode auf der Seitenwandfläche mit dem Gate-Isolierfilm dazwischen angeordnet ist.
  4. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 3, wobei die Seitenwandfläche des Grabens eine erste Ebene mit einer {0-33-8}-Ebenenorientierung enthält.
  5. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 4, wobei die Seitenwandfläche des Grabens mikroskopisch die erste Ebene enthält, und die Seitenwandfläche mikroskopisch ferner eine zweite Ebene mit einer {0-11-1}-Ebenenorientierung enthält.
  6. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 5, wobei die erste und zweite Ebene der Seitenwandfläche des Grabens eine verbundene Ebene mit einer {0-11-2}-Ebenenorientierung bilden.
  7. Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, umfassend einen mit einem Halbleiterelementabschnitt versehenen Elementbereich und einen den Elementbereich umgebenden Randabschlussabschnitt, wobei die Siliziumkarbid-Halbleitervorrichtung einen Siliziumkarbid-Film mit einer ersten Hauptfläche und einer gegenüber der ersten Hauptfläche angeordneten zweiten Hauptfläche umfasst, wobei der Siliziumkarbid-Film einen ersten Bereich und einen zweiten Bereich umfasst, wobei der erste Bereich die erste Hauptfläche bildet, wobei der zweite Bereich die zweite Hauptfläche bildet, wobei der erste und der zweite Bereich eine Grenzfläche IF aufweisen, die von der ersten und zweiten Hauptfläche zwischen dem ersten und zweiten Bereich getrennt ist, wobei das Verfahren die folgenden Schritte umfasst: Bilden des ersten Bereichs auf einem Substrat, wobei der Schritt des Bildens des ersten Bereichs den Schritt des Bildens einer ersten Durchbruchsspannung-Halteschicht und den Schritt des Bildens eines Ladungsausgleichsgebiets, eines ersten Übergang-Randabschlussgebiets und eines ersten Schutzringabschnitts nach dem Schritt des Bildens der ersten Durchbruchspannung-Halteschicht umfasst, wobei die erste Durchbruchsspannung-Halteschicht die erste Hauptfläche bildet und einen ersten Leitfähigkeitstyp aufweist, wobei das Ladungsausgleichsgebiet teilweise in dem Elementbereich an der Grenzfläche vorgesehen ist und einen zweiten Leitfähigkeitstyp aufweist, wobei das erste Übergang-Randabschlussgebiet teilweise im Randabschlussabschnitt an der Grenzfläche vorgesehen ist, wobei das erste Übergang-Randabschlussgebiet in Kontakt mit dem Ladungsausgleichsgebiet ist, wobei das erste Übergang-Randabschlussgebiet den Elementbereich umgibt, wobei das erste Übergang-Randabschlussgebiet den zweiten Leitfähigkeitstyp aufweist, wobei das erste Übergang-Randabschlussgebiet eine Verunreinigungskonzentration aufweist, die niedriger als eine Verunreinigungskonzentration des Ladungsausgleichsgebiets ist, wobei der erste Schutzringabschnitt derart vorgesehen sind, dass er von dem ersten Übergang-Randabschlussgebiet im Randabschlussabschnitt an der Grenzfläche getrennt ist, wobei der erste Schutzringabschnitt den Elementbereich an der Grenzfläche umgibt, wobei der erste Schutzringabschnitt den zweiten Leitfähigkeitstyp aufweist, Bilden des zweiten Bereichs nach dem Schritt des Bildens des ersten Bereichs, wobei der Schritt des Bildens des zweiten Bereichs den Schritt des Bildens einer zweiten Durchbruchsspannung-Halteschicht und den Schritt des Bildens eines Kanalbildungsgebiets und eines Source-Gebiets umfasst, wobei die zweite Durchbruchsspannung-Halteschicht die Grenzfläche bildet und den ersten Leitungstyp aufweist, wobei das Kanalbildungsgebiet im Elementbereich an der zweiten Durchbruchspannung-Halteschicht vorgesehen ist und den zweiten Leitfähigkeitstyp aufweist, wobei das Source-Gebiet auf dem Kanalbildungsgebiet vorgesehen ist, wobei das Source-Gebiet durch das Kanalbildungsgebiet von der zweiten Durchbruchspannung-Halteschicht getrennt ist, wobei das Source-Gebiet den ersten Leitfähigkeitstyp aufweist, wobei die erste und die zweite Durchbruchspannung-Halteschicht einen Durchbruchspannung-Haltebereich in dem Elementbereich bilden; Bilden eines Gate-Isolierfilms, der einen Abschnitt aufweist, der auf dem Kanalbildungsgebiet die zweite Durchbruchspannung-Halteschicht und das Source-Gebiet miteinander verbindet; Bilden einer Gate-Elektrode zum Schalten zwischen einem Durchlasszustand und einem Sperrzustand der Siliziumkarbid-Halbleitervorrichtung, wobei die Gate-Elektrode auf dem Gate-Isolierfilm vorgesehen ist; Bilden einer ersten Hauptelektrode, die der ersten Hauptfläche gegenüberliegt; und Bilden einer zweiten Hauptelektrode, die in Kontakt mit dem Source-Gebiet auf der zweiten Hauptfläche ist, wobei beim Anlegen einer Spannung zwischen der ersten und zweiten Hauptelektrode zur Erzielung einer maximalen elektrischen Feldstärke von 0,4 MV/cm oder mehr in dem Durchbruchsspannung-Haltebereich während des Sperrzustands, eine maximale elektrische Feldstärke in dem zweiten Bereich innerhalb des Elementbereichs weniger als 2/3 einer maximalen elektrischen Feldstärke in dem ersten Bereich beträgt.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6728953B2 (ja) * 2015-07-16 2020-07-22 富士電機株式会社 半導体装置及びその製造方法
DE102016113129B3 (de) 2016-07-15 2017-11-09 Infineon Technologies Ag Halbleitervorrichtung, die eine Superjunction-Struktur in einem SiC-Halbleiterkörper enthält
US10861931B2 (en) * 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
WO2019008884A1 (ja) 2017-07-04 2019-01-10 住友電気工業株式会社 炭化珪素半導体装置
KR102238755B1 (ko) * 2017-07-07 2021-04-12 한국전자통신연구원 전력 반도체 소자의 제조 방법
JP7039937B2 (ja) * 2017-11-07 2022-03-23 富士電機株式会社 半導体装置
WO2020012812A1 (ja) 2018-07-11 2020-01-16 住友電気工業株式会社 炭化珪素半導体装置
JP6648331B1 (ja) 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7107284B2 (ja) * 2019-07-08 2022-07-27 株式会社デンソー 半導体装置とその製造方法
CN115088080A (zh) * 2019-12-03 2022-09-20 株式会社电装 半导体装置
JP2022139144A (ja) * 2021-03-11 2022-09-26 株式会社デンソー 半導体装置
TWI806414B (zh) 2022-02-09 2023-06-21 鴻海精密工業股份有限公司 功率半導體元件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158973B2 (ja) 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
JP3392665B2 (ja) * 1995-11-06 2003-03-31 株式会社東芝 半導体装置
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
SE9704149D0 (sv) * 1997-11-13 1997-11-13 Abb Research Ltd A semiconductor device of SiC and a transistor of SiC having an insulated gate
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
DE19843659A1 (de) 1998-09-23 2000-04-06 Siemens Ag Halbleiterbauelement mit strukturiertem Halbleiterkörper
JP3506676B2 (ja) 2001-01-25 2004-03-15 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2005079339A (ja) * 2003-08-29 2005-03-24 National Institute Of Advanced Industrial & Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
JP2009088345A (ja) * 2007-10-01 2009-04-23 Toshiba Corp 半導体装置
JP5879770B2 (ja) 2011-06-27 2016-03-08 住友電気工業株式会社 半導体装置およびその製造方法

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