JP2020202271A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
Description
なお、本明細書中、「規格化ドーズ量」とは、耐圧がピークになるときのフローティング領域のドーズ量を1として規格化したものである。また、「ドーズマージン」とは、耐圧BVdssが所定の値以上となるときの「規格化ドーズ量」の範囲のことをいう。
また、特許文献1に記載の半導体装置のフローティング領域は、フローティング領域から半導体基体の表面(ソース電極側の表面)方向に延びる空乏層が、FLR領域から深さ方向に延びた空乏層と接続し、フローティング領域自体も完全空乏化することで深さ方向にフラットに空乏層を伸ばす、という機能を有するものであり、また、本発明のように周辺トレンチを備えるものではなく、周辺トレンチの絶縁層に分圧することによって耐圧を持たせる構造でもないため、周辺トレンチ底部の角の部分に電界が集中し易くなるという課題がそもそも存在せず、周辺トレンチ底部における電界低減効果を大きくする(周辺トレンチの底部の電界を緩和する)本発明のフローティング領域とは機能が大きく異なる。
1.実施形態1に係る半導体装置100の構成
実施形態1に係る半導体装置100は、図1に示すように、ドリフト層112を有する半導体基体110と、半導体基体110の一方の表面側に層間絶縁膜120を介して設けられたソース電極130(第1の主電極)と、半導体基体110の他方の表面側に設けられたドレイン電極140(第2の主電極)とを備え、ソース電極130とドレイン電極140との間に主電流経路が形成される活性領域A1と、活性領域A1の外側の周辺領域A2とが画定された半導体装置である。
トレンチ150、周辺トレンチ160、ベース領域113及びソース領域114は、ストライプ状に形成されている(図1(b)参照。)。
半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある複数のp型のフローティング領域116を有する。
また、半導体基体110は、平面的に見て活性領域A1の複数のトレンチ150のうち、周辺領域A2に最も近いトレンチ150と、周辺領域A2の複数の周辺トレンチ160のうち、活性領域A1に最も近い周辺トレンチ160との間において、ドリフト層112におけるトレンチ150の底部よりも深い深さ位置にトレンチ150と離間して配置され、電位がフローティングの状態にある境界フローティング領域117を有する。
実施形態1に係る半導体装置の製造方法は、第1半導体層形成工程と、第2導電型不純物導入工程と、第2半導体層形成工程と、トレンチ及び周辺トレンチ形成工程と、フローティング領域、トレンチ内電極、ゲート電極及びシールド電極形成工程と、ベース領域及びソース領域形成工程と、層間絶縁膜形成工程と、金属プラグ形成工程と、主電極形成工程(ソース電極形成工程及びドレイン電極形成工程)とを含む(図2〜図5参照。)。
まず、n+型の低抵抗半導体層111上にエピタキシャル成長法により所定の厚さのn−型の第1半導体層112aを形成する(図2(a)参照。)。第1半導体層112aの厚さは、例えば、製造後のドリフト層112のおよそ半分程度の厚さである。
次に、製造後に活性領域A1及び周辺領域A2に画定される領域のうちの所定の領域において、第1半導体層112aの内部にp型不純物を導入する。
具体的には、まず、第1半導体層112a上にフローティング領域116及び境界フローティング領域117に対応する開口を有するマスクM1を形成し、当該マスクM1を介してp型不純物(例えばボロン)をイオン注入(高速イオン注入)する(図2(b)参照。)。次に、第1半導体層112aの表面からマスクM1を除去する。
次に、p型不純物が導入された第1半導体層112a上に、エピタキシャル成長法により所定の厚さのn型の第2半導体層112bを形成する(図2(c)参照。)。第1半導体層112aと第2半導体層112bとでドリフト層112を構成する。
次に、活性領域A1のトレンチ150及び周辺領域A2の周辺トレンチ160に対応する開口を有するマスク(図示せず)をドリフト層112の表面に形成し、当該マスクを用いてエッチングを行うことにより、ドリフト層112に複数のトレンチ150及び複数の周辺トレンチ160を形成する(図2(d)参照。)。エッチング後、マスクを除去し、犠牲酸化によりトレンチ150及び周辺トレンチ160の内表面を整える。なお、周辺トレンチ160において、活性領域A1となる領域側の2本の隣接する周辺トレンチ160同士の間隔は、外周側の隣接する周辺トレンチ160同士の間隔よりも狭い。
次に、トレンチ150の内周面及び周辺トレンチ160の内周面を含む半導体基体110の表面上に酸化膜を形成する(図3(a)参照。)。このとき、周辺トレンチ160の内周面の酸化膜が絶縁層162となり、トレンチ150の内周面の酸化膜が絶縁領域156の一部となる。また、このとき、第1半導体層112a内のp型不純物が活性化されてp型のフローティング領域116及び境界フローティング領域117となる。
次に、ベース領域113に対応する開口を有するマスクM2を形成し、当該マスクM2を介してドリフト層112の活性領域A1の表面にp型不純物(例えば、ボロン)をイオン注入する(図4(a)参照。)。次に、マスクM2を除去し、ドリフト層112にイオン注入したp型不純物を活性化させてベース領域113を形成する。次に、ソース領域114及びチャネルストップ領域119に対応する開口を有するマスクM3を形成し、当該マスクM3を介してn型不純物(例えば、砒素)をイオン注入する(図4(b)参照。)。次に、マスクM3を除去し、ドリフト層112にイオン注入したn型不純物を活性化させてソース領域114及びチャネルストップ領域119を形成する(図4(c)参照。)。
次に、半導体基体110の一方面側(ドリフト層112が形成されている側の面)の表面上に層間絶縁膜120を形成する(図4(d)参照。)。次に、層間絶縁膜120の所定の位置にコンタクトホール122を形成する(図5(a)参照)。次に、活性領域A1において、コンタクトホール122を通して、半導体基体110をエッチングで掘り込む。また、周辺領域A2において、コンタクトホール122を通して、トレンチ内電極164をエッチングで掘り込む。
次に、スパッタ法により、層間絶縁膜120上にAl−Cu系金属を成膜し、ソース電極130を形成する(図5(b)参照。)。ソース電極130は活性領域A1全域と周辺領域A2の所定の位置まで形成されている。周辺領域A2の金属膜はフィールドプレートとしての役割を果たす(図5(b)符号132参照。)。また、低抵抗半導体層111上にTi−Ni−Auなどの多層金属膜を成膜し、ドレイン電極140を形成する(図5(c)参照。)。
このようにして、実施形態1に係る半導体装置100を製造することができる。
試験例は、「本発明の半導体装置は、フローティング領域のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができること」を示す試験例である。
比較例に係る半導体装置は、フローティング領域116が周辺トレンチ160と隣接している点及び活性領域A1側から1本目から4本目の周辺トレンチの内部のトレンチ内電極がソース電極と接続されている点以外の点については実施形態1に係る半導体装置100と同様の構成を有する半導体装置である。
実施例に係る半導体装置は、活性領域A1側から1本目から4本目の周辺トレンチの内部のトレンチ内電極がソース電極と接続されている点以外の点については実施形態1に係る半導体装置100と同様の構成を有する半導体装置である。
比較例及び実施例のそれぞれについて、フローティング領域のドーズ量を変化させたときの等電位分布及びその時の耐圧BVdssを測定し、評価した。
(3−1)比較例に係る半導体装置について、
図6に示すように、比較例に係る半導体装置において規格化ドーズ量が1.0のとき、耐圧は約290Vであり、十分実用的な水準にある。また、図7に示すように、電位が低い部分が周辺領域A2の最外周の周辺トレンチまで広げられている。
また、図9に示すように、電位が低い部分が周辺領域A2の最外周の手前の周辺トレンチにとどまっており、(特に最外周で)規格化ドーズ量が1.0のときよりも空乏層幅が狭くなっている。
図6に示すように、実施例に係る半導体装置において規格化ドーズ量が1.0のとき、耐圧は約295Vであり、十分実用的な水準にある。また、図8に示すように、比較例に係る半導体装置の場合と同様に、電位が低い部分が周辺領域A2の最外周の周辺トレンチまで広げられているが、さらに、周辺トレンチよりも深いフローティング領域と周辺トレンチの底部との間にも空乏層が広がっており、空乏層が厚いままになっている。
また、実施例に係る半導体装置において、耐圧が280V以上となるときのドーズマージンを測定すると、規格化ドーズ量が0.31から1.32の範囲(1.01)であり、比較例に係る半導体装置に比べて、ドーズマージンが2倍近くになっている。これは、フローティング領域を周辺トレンチから離間することで、周辺トレンチ・フローティング領域間にも空乏層が広がり、空乏層幅が稼げるからであると考えられる。
実施形態1に係る半導体装置100によれば、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にあるp型のフローティング領域116を有するため、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチ160から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることができる。
このような構成とすることにより、酸化膜の比誘電率はシリコンの比誘電率よりも大幅に小さいため、酸化膜に大きな電圧を印加しても破壊され難くなる。従って、周辺トレンチ160、絶縁層162及びトレンチ内電極164を有しない半導体装置と比較して、周辺領域A2の耐圧を高くすることができる。
これに対して、実施形態1に係る半導体装置100によれば、複数の周辺トレンチ160のうち、活性領域A1側から2本目の周辺トレンチ160の内部のトレンチ内電極164がソース電極130と接続されているため、活性領域A1側から2本目の周辺トレンチ160と3本目の周辺トレンチ160との間で等電位線は表面方向へ曲線状に延びていくこととなり、2本目の周辺トレンチ160と3本目の周辺トレンチ160の間に入る等電位線の数が多くなる。従って、活性領域A1側から2本目の周辺トレンチ160の底部付近における等電位線が密になるものの、コンタクトが無いためリーク電流が小さくアバランシェ降伏が起こり難くなる。一方、電位が高くなりやすい部位である、活性領域A1側から1本目の周辺トレンチ160の底部においては、等電位線が密になり難くなるため、この部位においてリーク電流が抑制され、アバランシェ降伏が起こり難くなる。その結果、周辺耐圧A2を高くすることができ、周辺領域A2でブレークダウンが起きることを防ぐことができる。
変形例1に係る半導体装置101は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、フローティング領域の構成が実施形態1に係る半導体装置100の場合とは異なる。すなわち、変形例1に係る半導体装置101においては、図11に示すように、フローティング領域116は、隣接する周辺トレンチ160同士の間に配置されている。
変形例2に係る半導体装置102は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、フローティング領域の構成が実施形態1に係る半導体装置100の場合とは異なる。すなわち、変形例2に係る半導体装置102において、フローティング領域116は、図12に示すように、周辺トレンチ160の中間位置及び周辺トレンチ160直下の両方に配置されている。
変形例3に係る半導体装置103は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、フローティング領域の構成が実施形態1に係る半導体装置100の場合とは異なる。すなわち変形例3に係る半導体装置103において、フローティング領域116は、図13に示すように、ストライプ状ではなく島状に形成されている。
実施形態2に係る半導体装置104は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、境界フローティング領域が存在しない点で実施形態1に係る半導体装置100の場合とは異なる(図14参照。)。実施形態2においては、境界フローティング領域が存在しない代わりに、最も活性領域A1に近い周辺トレンチ160直下にもフローティング領域116が設けられている。
実施形態3に係る半導体装置105は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、表面半導体層が存在する点で実施形態1に係る半導体装置100の場合とは異なる(図15参照。)。すなわち、半導体基体110は、周辺領域A2のドリフト層112の表面において、隣接する周辺トレンチ160同士の間に配置され、フローティング領域116よりも不純物濃度が高いp型の表面半導体層115を有する。
Claims (15)
- 第1導電型の半導体層を有する半導体基体と、
前記半導体基体の一方の表面側に設けられた第1の主電極と、
前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第2の主電極と、
前記第1の主電極と前記第2の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、
前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、
前記半導体基体は、前記周辺領域において、前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある複数の第2導電型のフローティング領域をさらに有することを特徴とする半導体装置。 - 第1導電型の半導体層を有する半導体基体と、
前記半導体基体の一方の表面側に設けられた第1の主電極と、
前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第2の主電極と、
前記第1の主電極と前記第2の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、
前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、
前記活性領域において、
前記半導体層に形成された複数のトレンチと、
前記複数のトレンチのそれぞれの内部に、前記トレンチ内の側壁とゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチの底と前記ゲート電極との間に位置するシールド電極と、
前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる絶縁領域とをさらに備え、
前記半導体基体は、
前記周辺領域において、
前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある単数又は複数の第2導電型のフローティング領域をさらに有し、
前記活性領域において、
前記半導体層の表面に形成され、前記トレンチの側壁に接している第2導電型のベース領域と、
前記ベース領域の表面に形成され、前記トレンチの側壁に接している第1導電型のソース領域と、
平面的に見て、前記活性領域の前記複数のトレンチのうち、前記周辺領域に最も近いトレンチと、前記周辺領域の前記複数の周辺トレンチのうち、前記活性領域に最も近い周辺トレンチとの間において、前記半導体層における前記トレンチの底部よりも深い深さ位置に前記トレンチと離間して配置され、かつ、電位がフローティングの状態にある境界フローティング領域とをさらに有することを特徴とする半導体装置。 - 前記半導体基体は、前記フローティング領域として、互いに離間して配置された複数のフローティング領域を有することを特徴とする請求項1又は2に記載の半導体装置。
- 前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔と異なっていることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔よりも狭いことを特徴とする請求項4に記載の半導体装置。
- 前記フローティング領域は、逆バイアス時に完全空乏化する不純物濃度で形成されていることを特徴とする請求項1〜5のいずれかに記載の半導体装置。
- 前記複数の周辺トレンチとして、3本以上の前記周辺トレンチを備え、
前記複数の周辺トレンチのうち、前記活性領域側の少なくとも2本の前記周辺トレンチの内部の前記トレンチ内電極は、前記第1の主電極と接続されていることを特徴とする請求項1〜6のいずれかに記載の半導体装置。 - 前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域に配置されていることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- 前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域よりも外側にも配置されていることを特徴とする請求項8に記載の半導体装置。
- 前記フローティング領域は、平面的に見て前記周辺トレンチ同士の間に配置されていることを特徴とする請求項1〜9のいずれかに記載の半導体装置。
- 前記フローティング領域は、前記周辺トレンチ直下に配置されていることを特徴とする請求項1〜9のいずれかに記載の半導体装置。
- 前記周辺トレンチの深さは、前記トレンチの深さと同じ深さであることを特徴とする請求項1〜11のいずれかに記載の半導体装置。
- 前記周辺トレンチの深さは、前記トレンチの深さよりも深いことを特徴とする請求項1〜11のいずれかに記載の半導体装置。
- 前記半導体基体は、前記周辺領域の前記半導体層の表面において、隣接する前記周辺トレンチ同士の間のうちの少なくとも一箇所に配置され、前記フローティング領域よりも不純物濃度が高い第2導電型の表面半導体層をさらに有することを特徴とする請求項1〜13のいずれかに記載の半導体装置。
- 前記1〜14のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
エピタキシャル成長法により所定の厚さの第1導電型の第1半導体層を形成する第1半導体層形成工程と、
製造後に活性領域より外側の周辺領域に画定される領域のうちの所定の領域において、前記第1半導体層の内部又は表面上に第2導電型の不純物を導入する第2導電型不純物導入工程と、
前記第2導電型の不純物が導入された前記第1半導体層上に、エピタキシャル成長法により所定の厚さの第1導電型の第2半導体層を形成する第2半導体層形成工程と、
製造後に前記周辺領域に画定される領域において、前記第2半導体層の表面の所定の領域に、前記第2導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程と、
前記周辺トレンチの内表面に絶縁層を形成し、前記絶縁層を介して前記周辺トレンチの内部にトレンチ内電極を形成するトレンチ内電極形成工程と、
前記第2半導体層の表面側に第1の主電極を形成する工程、及び、前記第1半導体層の表面側に第2の主電極を形成する工程を含む主電極形成工程とを含み、
前記第2導電型不純物導入工程から前記主電極形成工程までの間に、前記第2導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むことを特徴とする半導体装置の製造方法。
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