JP2020202271A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】フローティング領域のキャリア数（ドーズ量）にバラツキが生じたときでも周辺領域の耐圧が低下し難く、周辺領域の耐圧をより一層高くすることが可能な半導体装置を提供する。【解決手段】半導体層１１２を有する半導体基体１１０と、第１の主電極１３０と、第２の主電極１４０と、周辺領域Ａ２において、半導体層１１２の表面に設けられ、底部が半導体層１１２に覆われた複数の周辺トレンチ１６０と、周辺トレンチ１６０のそれぞれの内表面に形成された絶縁層１６２を介して埋め込まれたトレンチ内電極１６４とを備え、半導体基体１１０は、周辺領域Ａ２において、半導体層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にある第２導電型のフローティング領域１１６をさらに有する半導体装置１００。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、周辺領域にｐ型のガードリング領域（ＦＬＲ領域）及びｐ型のフローティング領域が形成された半導体装置が知られている（従来の半導体装置８００。例えば、特許文献１参照。）。
従来の半導体装置８００は、図２０に示すように、ｎ型の半導体層８１２を有する半導体基体８１０と、半導体基体８１０の一方の表面側に設けられたソース電極８３０（第１の主電極）と、半導体基体８１０の他方の表面側に設けられたドレイン電極８４０（第２の主電極）とを備え、半導体基体８１０は、ソース電極８３０とドレイン電極８４０との間に主電流経路が形成される活性領域Ａ１より外側の周辺領域Ａ２において、半導体層８１２の表面に設けられた複数のｐ型のガードリング領域８１５と、ガードリング領域８１５とは離間する位置に設けられた複数のｐ型のフローティング領域８１６とをさらに有する。
従来の半導体装置８００によれば、周辺領域Ａ２において、半導体基体８１０は、半導体層８１２の表面に設けられた複数のｐ型のガードリング領域８１５と、ガードリング領域８１５とは離間する位置に設けられた複数のｐ型のフローティング領域８１６とを有するため、表面のガードリング領域８１５と内部のフローティング領域８１６との両方から空乏層を延ばすことで半導体基体内部から表面にかけての等電位線を均等に配置して半導体基体内部から表面にかけての電界強度を低減することができる。
ところで近年、電気機器の分野の進歩に伴って、大電流を導通可能な電気機器（電源装置等）に用いられる、定格電流が大きな半導体装置が求められており、より耐圧が高い半導体装置が求められている。
しかしながら、従来の半導体装置８００においては、半導体層８１２の表面に設けられた複数のｐ型のガードリング領域８１５を用いて耐圧を高くしているが、半導体の材料であるシリコンの比誘電率には限界があるため、半導体装置の耐圧を高くすることにも限界があり、より耐圧が高い半導体装置への要求を満たすことが難しい。
そこで、従来、周辺領域に周辺トレンチ及び周辺トレンチ底部に隣接（接触）して形成されたｐ型のフローティング領域を備える半導体装置が知られている（従来の他の半導体装置９００。例えば、特許文献２参照。）。
従来の他の半導体装置９００は、図２１に示すように、ｎ型の半導体層９１２を有する半導体基体９１０と、半導体基体９１０の一方の表面側に設けられたソース電極９３０（第１の主電極）と、半導体基体９１０の他方の表面側に設けられたドレイン電極Ｄ（第２の主電極）と、ソース電極９３０とドレイン電極Ｄとの間に主電流経路が形成される活性領域Ａ１より外側の周辺領域Ａ２において、半導体層９１２の表面に設けられた複数の周辺トレンチ９６０と、複数の周辺トレンチ９６０のそれぞれの内表面に形成された絶縁層９６２を介して埋め込まれたトレンチ内電極９６４とを備え、半導体基体９１０は、周辺領域Ａ２において、半導体層９１２における周辺トレンチ９６０の底部と隣接する位置に、電位がフローティングの状態にある複数のｐ型のフローティング領域９１６をさらに有する。
従来の他の半導体装置９００は、図２２に示すように、以下のような方法で製造されていると考えられる。すなわち、従来の他の半導体装置の製造方法は、低抵抗半導体層９１１を準備する工程（図２２（ａ）参照。）と、低抵抗半導体層９１１上にｎ型の半導体層９１２を形成する工程（図２２(ｂ)参照。）と、製造後に周辺領域Ａ２に画定される領域において、半導体層９１２の表面の所定の領域に、周辺トレンチ９６０を形成する周辺トレンチ形成工程（図２２(ｃ)参照。）と、周辺トレンチ９６０の底部に向かってｐ型不純物を導入(例えば、イオン注入)する工程（図２２（ｄ）参照。）と、ｐ型不純物を活性化させてｐ型のフローティング領域９１６を形成する工程（図２２（ｅ）参照。）と、周辺トレンチ９６０の内表面に絶縁層９６２を形成し、絶縁層９６２を介して周辺トレンチ９６０の内部にトレンチ内電極９６４を埋め込む工程(図２２（ｆ）参照。)とをこの順序で含む。
従来の他の半導体装置９００によれば、周辺領域Ａ２において、半導体層９１２の表面に設けられた複数の周辺トレンチ９６０と、複数の周辺トレンチ９６０のそれぞれの内表面に形成された絶縁層９６２を介して埋め込まれたトレンチ内電極９６４とを備えるため、電界集中が生じやすい活性領域Ａ１の最外周領域の電界が臨界電界を超える前に周辺領域Ａ２に空乏層を進展させることができ、電界を各周辺トレンチの絶縁層９６２で分担して受け持つことができる。従って、周辺領域Ａ２の耐圧を高くすることができる。
特開２０１５−６５２３８公報 特許５０８９２８４号公報
しかしながら、従来の他の半導体装置９００においては、フローティング領域９１６が周辺トレンチ９６０と隣接した状態で配置されているため、空乏層が延伸し難くなる。従って、周辺トレンチ底部における電界低減効果を大きくすることが難しく、周辺領域Ａ２の耐圧をより一層高くすることが難しい、という問題があった。
また、本発明の発明者らが周辺領域Ａ２の耐圧について鋭意研究を重ねた結果、周辺トレンチ９６０の底部とｐ型のフローティング領域９１６とが隣接した状態で配置されていると、フローティング領域９１６のキャリア数（ドーズ量）にバラツキが生じたときに周辺領域Ａ２の耐圧が大幅に低下してしまう、という問題があることも判明した（後述する図６〜１０参照。）。
そこで、本発明は上記した問題を解決するためになされたものであり、フローティング領域のキャリア数（ドーズ量）にバラツキが生じたときでも周辺領域の耐圧が低下し難く、周辺領域の耐圧をより一層高くすることが可能な半導体装置及びその製造方法を提供することを目的とする。
［１］本発明の半導体装置(第１の半導体装置）は、第１導電型の半導体層を有する半導体基体と、前記半導体基体の一方の表面側に設けられた第１の主電極と、前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第２の主電極と、前記第１の主電極と前記第２の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、前記半導体基体は、前記周辺領域において、前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある複数の第２導電型のフローティング領域をさらに有することを特徴とする。
［２］本発明の半導体装置(第２の半導体装置）は、第１導電型の半導体層を有する半導体基体と、前記半導体基体の一方の表面上に設けられた第１の主電極と、前記半導体基体の前記一方の表面とは反対側の他方の表面上に設けられた第２の主電極と、前記第１の主電極と前記第２の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、前記活性領域において、前記半導体層に形成された複数のトレンチと、前記複数のトレンチのそれぞれの内部に、前記トレンチ内の側壁とゲート絶縁膜を介して形成されたゲート電極と、前記トレンチの底と前記ゲート電極との間に位置するシールド電極と、前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる絶縁領域とをさらに備え、前記半導体基体は、前記周辺領域において、前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある単数又は複数の第２導電型のフローティング領域をさらに有し、前記活性領域において、前記半導体層の表面に形成され、前記トレンチの側壁に接している第２導電型のベース領域と、前記ベース領域の表面に形成され、前記トレンチの側壁に接している第１導電型のソース領域と、平面的に見て、前記活性領域の前記複数のトレンチのうち、前記周辺領域に最も近いトレンチと、前記周辺領域の前記複数の周辺トレンチのうち、前記活性領域に最も近い周辺トレンチとの間において、前記半導体層における前記トレンチの底部よりも深い深さ位置に前記トレンチと離間して配置され、かつ、電位がフローティングの状態にある境界フローティング領域とをさらに有することを特徴とする。
［３］本発明の半導体装置において、前記半導体基体は、前記フローティング領域として、互いに離間して配置された複数のフローティング領域を有することが好ましい。
［４］本発明の半導体装置においては、前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔と異なっていることが好ましい。
［５］本発明の半導体装置においては、前記周辺領域において、前記活性領域側の前記周辺トレンチ同士の間隔は、外周側の前記周辺トレンチ同士の間隔よりも狭いことが好ましい。
［６］本発明の半導体装置においては、前記フローティング領域は、逆バイアス時に完全空乏化する不純物濃度で形成されていることが好ましい。
［７］本発明の半導体装置においては、前記複数の周辺トレンチとして、３本以上の前記周辺トレンチを備え、前記複数の周辺トレンチのうち、前記活性領域側の少なくとも２本の前記周辺トレンチの内部の前記トレンチ内電極は、前記第１の主電極と接続されていることが好ましい。
［８］本発明の半導体装置においては、前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域に配置されていることが好ましい。
なお、「周辺トレンチが配置されている領域」とは、周辺領域において、最も活性領域側の周辺トレンチと、最も外側の周辺トレンチとの間の領域のことをいう。
［９］本発明の半導体装置においては、前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域よりも外側にも配置されていることが好ましい。
［１０］本発明の半導体装置において、前記フローティング領域は、平面的に見て前記周辺トレンチ同士の間に配置されていることが好ましい。
［１１］本発明の半導体装置において、前記フローティング領域は、前記周辺トレンチ直下に配置されていることが好ましい。
［１２］本発明の半導体装置において、前記周辺トレンチの深さは、前記トレンチの深さと同じ深さであることが好ましい。
［１３］本発明の半導体装置において、前記周辺トレンチの深さは、前記トレンチの深さよりも深いことが好ましい。
［１４］本発明の半導体装置において、前記半導体基体は、前記周辺領域の前記半導体層の表面において、隣接する前記周辺トレンチ同士の間のうちの少なくとも一箇所に配置され、前記フローティング領域よりも不純物濃度が高い第２導電型の表面半導体層をさらに有することが好ましい。
［１５］本発明の半導体装置の製造方法は、上記［１］〜［１４］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、エピタキシャル成長法により所定の厚さの第１導電型の第１半導体層を形成する第１半導体層形成工程と、製造後に活性領域より外側の周辺領域に画定される領域のうちの所定の領域において、前記第１半導体層の内部又は表面上に第２導電型の不純物を導入する第２導電型不純物導入工程と、前記第２導電型の不純物が導入された前記第１半導体層上に、エピタキシャル成長法により所定の厚さの第１導電型の第２半導体層を形成する第２半導体層形成工程と、製造後に前記周辺領域に画定される領域において、前記第２半導体層の表面の所定の領域に、前記第２導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程と、前記周辺トレンチの内表面に絶縁層を形成し、前記絶縁層を介して前記周辺トレンチの内部にトレンチ内電極を形成するトレンチ内電極形成工程と、前記第２半導体層の表面側に第１の主電極を形成する工程、及び、前記第１半導体層の表面側に第２の主電極を形成する工程を含む主電極形成工程とを含み、前記第２導電型不純物導入工程から前記主電極形成工程までの間に、前記第２導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むことを特徴とする。
本発明の半導体装置（第１の半導体装置及び第２の半導体装置）によれば、半導体基体は、周辺領域において、半導体層における周辺トレンチの底部よりも深い深さ位置に周辺トレンチと離間して配置され、電位がフローティングの状態にある第２導電型のフローティング領域を有するため、フローティング領域から周辺トレンチへ向かう深さ方向と、周辺トレンチから離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置９００よりも空乏層が厚く形成され、周辺トレンチ底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることが可能となる。
また、本発明の半導体装置によれば、半導体基体は、周辺領域において、半導体層における周辺トレンチの底部よりも深い深さ位置に周辺トレンチと離間して配置され、電位がフローティングの状態にある第２導電型のフローティング領域を有するため、周辺トレンチの配置位置の制約を受けることなくフローティング領域を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置となる。
また、本発明の半導体装置によれば、半導体基体は、周辺領域において、半導体層における周辺トレンチの底部よりも深い深さ位置に周辺トレンチと離間して配置され、電位がフローティングの状態にある第２導電型のフローティング領域を有するため、（１）周辺トレンチの底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチの底部に対するイオン注入の角度によってフローティング領域のキャリア数（ドーズ量）にバラツキが生じる、ということがない。（２）さらに他の要因によってフローティング領域のキャリア数（ドーズ量）にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができ、さらには（３）ドーズマージンを大きくとることができる（図６〜１０参照。）。
なお、本明細書中、「規格化ドーズ量」とは、耐圧がピークになるときのフローティング領域のドーズ量を１として規格化したものである。また、「ドーズマージン」とは、耐圧ＢＶｄｓｓが所定の値以上となるときの「規格化ドーズ量」の範囲のことをいう。
なお、特許文献１に記載の半導体装置においては、上面のＦＬＲ領域（ガードリング領域）と内部のフローティング領域の両方から空乏層を延ばすことで半導体基体内部の等電位線を均等に配置して半導体基体内部及び上部の電界強度を低減しているが、半導体の材料であるシリコンの比誘電率には限界があるため、より耐圧が高い半導体装置への要求を満たすことが難しい。
また、特許文献１に記載の半導体装置のフローティング領域は、フローティング領域から半導体基体の表面（ソース電極側の表面）方向に延びる空乏層が、ＦＬＲ領域から深さ方向に延びた空乏層と接続し、フローティング領域自体も完全空乏化することで深さ方向にフラットに空乏層を伸ばす、という機能を有するものであり、また、本発明のように周辺トレンチを備えるものではなく、周辺トレンチの絶縁層に分圧することによって耐圧を持たせる構造でもないため、周辺トレンチ底部の角の部分に電界が集中し易くなるという課題がそもそも存在せず、周辺トレンチ底部における電界低減効果を大きくする（周辺トレンチの底部の電界を緩和する）本発明のフローティング領域とは機能が大きく異なる。
本発明の半導体装置の製造方法によれば、第１半導体層形成工程と、第１半導体層の内部又は表面上に第２導電型の不純物を導入する第２導電型不純物導入工程と、第２半導体層形成工程と、周辺トレンチ形成工程と、主電極形成工程とを含み、第２導電型不純物導入工程から主電極形成工程までの間に、第２導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むため、周辺トレンチの底部に対するイオン注入を行うプロセスと比較した場合、イオン注入の角度にバラツキが生じたとしてもフローティング領域の不純物濃度や大きさが設計時からずれたり、フローティング領域内の不純物濃度に粗密が生じたりすることがなく、フローティング領域のキャリア数（ドーズ量）にバラツキが生じ難くなる。その結果、周辺領域の耐圧が低下し難い半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、第１半導体層形成工程と、第２導電型不純物導入工程と、第２半導体層形成工程と、周辺トレンチ形成工程とがこの順序で実施されているため、周辺トレンチの配置位置の制約を受けることなくフローティング領域を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、製造後に周辺領域に画定される領域において、第２半導体層の表面の所定の領域に第２導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程を含むため、製造された半導体装置は、フローティング領域から周辺トレンチへ向かう深さ方向と、周辺トレンチから離れる深さ方向との両方向へ空乏層が延伸される。従って、従来よりも空乏層が厚く形成され、周辺トレンチ底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることが可能な半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、製造後に活性領域より外側の周辺領域に画定される領域のうちの所定の領域において、第１半導体層の内部又は表面上に第２導電型の不純物を導入する第２導電型不純物導入工程と、第２導電型の不純物が導入された第１半導体層上に、エピタキシャル成長法により所定の厚さの第１導電型の第２半導体層を形成する第２半導体層形成工程と、製造後に周辺領域に画定される領域において、第２半導体層の表面の所定の領域に、第２導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程と、周辺トレンチの内表面に絶縁層を形成し、絶縁層を介して周辺トレンチの内部にトレンチ内電極を形成するトレンチ内電極形成工程と、第２半導体層の表面上に第１の主電極を形成する工程、及び、第１半導体層の表面上に第２の主電極を形成する工程を含む主電極形成工程とを含み、第２導電型不純物導入工程から主電極形成工程までの間に、第２導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むため、（１）周辺トレンチの底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチの底部に対するイオン注入の角度によってフローティング領域のキャリア数（ドーズ量）にバラツキが生じる、ということがない。（２）さらに、他の要因によってフローティング領域のキャリア数（ドーズ量）にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができ、さらには（３）ドーズマージンを大きくとることができる（図６〜１０参照。）。
実施形態１に係る半導体装置１００を示す図である。図１（ａ）は半導体装置１００の断面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面図であり、図１（ｃ）は図１（ａ）のＢ−Ｂ断面図である。 実施形態１に係る半導体装置の製造方法を示す図である。図２(ａ)〜図２（ｄ）は各工程図である。 実施形態１に係る半導体装置の製造方法を示す図である。図３(ａ)〜図３（ｄ）は各工程図である。なお、図３（ａ）〜図３（ｄ）においては、半導体基体上の酸化膜及びポリシリコンの図示を省略している。 実施形態１に係る半導体装置の製造方法を示す図である。図４(ａ)〜図４（ｄ）は各工程図である。 実施形態１に係る半導体装置の製造方法を示す図である。図５(ａ)〜図５（ｃ）は各工程図である。 フローティング領域の規格化ドーズ量と耐圧ＢＶｄｓｓの関係を示すグラフである。 比較例における規格化ドーズ量が１．０のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 実施例における規格化ドーズ量が１．０のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 比較例における規格化ドーズ量が０．４３のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 実施例における規格化ドーズ量が０．４３のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 変形例１に係る半導体装置１０１を示す図である。図１１（ａ）は半導体装置１０１の断面図であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ断面図であり、図１１（ｃ）は図１１（ａ）のＢ−Ｂ断面図である。 変形例２に係る半導体装置１０２を示す図である。図１２（ａ）は半導体装置１０２の断面図であり、図１２（ｂ）は図１２（ａ）のＡ−Ａ断面図であり、図１２（ｃ）は図１２（ａ）のＢ−Ｂ断面図である。 変形例３に係る半導体装置１０３を示す図である。図１３（ａ）は半導体装置１０３の断面図であり、図１３（ｂ）は図１３（ａ）のＡ−Ａ断面図であり、図１３（ｃ）は図１３（ａ）のＢ−Ｂ断面図である。なお、図１３（ｂ）においては、フローティング領域１１６の位置関係の理解を容易とするために、周辺トレンチ１６０直下のフローティング領域１１６を実線で、また、周辺トレンチ１６０同士の間のフローティング領域１１６を点線で示している。すなわち、フローティング領域１１６はＡ−Ａ断面上に配置されているわけではない。 実施形態２に係る半導体装置１０４を示す図である。図１４（ａ）は半導体装置１０４の断面図であり、図１４（ｂ）は図１４（ａ）のＡ−Ａ断面図であり、図１４（ｃ）は図１４（ａ）のＢ−Ｂ断面図である。 実施形態３に係る半導体装置１０５を示す図である。図１５（ａ）は半導体装置１０５の断面図であり、図１５（ｂ）は図１５（ａ）のＡ−Ａ断面図であり、図１５（ｃ）は図１５（ａ）のＢ−Ｂ断面図である。 変形例４に係る半導体装置１０６を示す図である。図１６（ａ）は半導体装置１０６の断面図であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ断面図であり、図１６（ｃ）は図１６（ａ）のＢ−Ｂ断面図である。 変形例５に係る半導体装置１０７を示す図である。図１７（ａ）は半導体装置１０７の断面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ断面図であり、図１７（ｃ）は図１７（ａ）のＢ−Ｂ断面図である。 変形例６に係る半導体装置１０８を示す図である。図１８（ａ）は半導体装置１０８の断面図であり、図１８（ｂ）は図１８（ａ）のＡ−Ａ断面図であり、図１８（ｃ）は図１８（ａ）のＢ−Ｂ断面図である。 変形例７に係る半導体装置１０９を示す図である。図１９（ａ）は半導体装置１０９の断面図であり、図１９（ｂ）は図１９（ａ）のＡ−Ａ断面図であり、図１９（ｃ）は図１９（ａ）のＢ−Ｂ断面図である。 従来の半導体装置８００を示す断面図である。図２１中、符号８１１は低抵抗半導体層を示し、８１３はベース領域を示し、８１４はソース領域を示し、８１７は活性領域Ａ１のｐ領域を示し、８５２はゲートトレンチを示し、８５４はゲート電極を示し、８５８は絶縁領域を示す。 従来の他の半導体装置９００を示す断面図である。図２２中、符号９１１は低抵抗半導体層を示し、９１２ａは第１半導体層を示し、９１２ｂは第２半導体層を示し、９１３はベース領域を示し、９１４はソース領域を示し、９１５は周辺領域の表面半導体層を示し、９５０はトレンチを示し、９５２はゲート絶縁膜を示し、９５４はゲート電極を示し、９５６は絶縁領域を示し、９５８はシールド電極を示す。 従来の他の半導体装置の製造方法を示す図である。なお、図２２は、周辺領域Ａ２の一部のみを図示している。
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す各実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。以下に説明する各実施形態は、特許請求の範囲に係る発明を限定するものではない。また、各実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。各実施形態においては、基本的な構成、特徴、機能等が同じ構成、要素（形状等が完全に同一ではない構成要素を含む。）については、実施形態をまたいで同じ符号を使用するとともに再度の説明を省略することがある。また、各実施形態においては、第１導電型をｎ型、第２導電型をｐ型としているが、逆でもよい。
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
実施形態１に係る半導体装置１００は、図１に示すように、ドリフト層１１２を有する半導体基体１１０と、半導体基体１１０の一方の表面側に層間絶縁膜１２０を介して設けられたソース電極１３０（第１の主電極）と、半導体基体１１０の他方の表面側に設けられたドレイン電極１４０（第２の主電極）とを備え、ソース電極１３０とドレイン電極１４０との間に主電流経路が形成される活性領域Ａ１と、活性領域Ａ１の外側の周辺領域Ａ２とが画定された半導体装置である。
実施形態１に係る半導体装置１００は、活性領域Ａ１において、ドリフト層１１２に形成された複数のトレンチ１５０と、複数のトレンチ１５０のそれぞれの内部に、トレンチ１５０内の側壁とゲート絶縁膜１５４を介して形成されたゲート電極１５２と、トレンチ１５０の底とゲート電極１５２との間に位置するシールド電極１５８と、ゲート電極１５２とシールド電極１５８との間に拡がり、さらに、トレンチ１５０の側壁及び底に沿って拡がって側壁及び底からシールド電極１５８を離隔させる絶縁領域１５６とを備える。
トレンチ１５０は、平面的に見てドリフト層１１２が位置する領域内に所定のピッチで形成され、ベース領域１１３及びソース領域１１４に隣接した側壁、並びに、ドリフト層１１２に隣接した底を有する。トレンチ１５０の深さは、２．０μｍ〜８．０μｍの範囲内にあり、例えば５μｍである。
ゲート絶縁膜１５４は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１５２及びシールド電極１５８は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。シールド電極１５８とドリフト層１１２との間の絶縁領域１５６の厚さは、ゲート絶縁膜１５４の厚さよりも厚く、例えば、０．５μｍ〜１．５μｍの範囲内にある。
半導体基体１１０は、活性領域Ａ１において、ｎ＋型の低抵抗半導体層１１１と、低抵抗半導体層１１１上に配置されたドリフト層１１２（第１導電型の半導体層）と、ドリフト層１１２の表面に形成されたｐ型のベース領域１１３と、ベース領域１１３の表面に配置されたｎ型のソース領域１１４と、ベース領域１１３の表面に配置され、後述する金属プラグ１３４を介してソース電極１３０と電気的に接続されているｐ型のコンタクト領域１１８と、境界フローティング領域１１７とを有する。ソース領域１１４は一方の側部がトレンチ１５０と隣接しており、他方の側部が金属プラグ１３４と接している。境界フローティング領域１１７については後述する。なお、境界フローティング領域１１７は、周辺領域Ａ２にかかっていてもよい。
ドリフト層１１２は、低抵抗半導体層１１１側に配置されたｎ−型の第１半導体層１１２ａと、ソース電極１３０側に配置されたｎ型の第２半導体層１１２ｂとで構成されている。
実施形態１に係る半導体装置１００は、周辺領域Ａ２において、ドリフト層１１２の表面に設けられ、底部及び側部がドリフト層１１２に覆われた（すなわち、ドリフト層１１２のうち周辺トレンチ１６０と隣接する領域には他の要素が形成されていない）複数の周辺トレンチ１６０と、複数の周辺トレンチ１６０のそれぞれの内表面に形成された絶縁層１６２を介して埋め込まれたトレンチ内電極１６４と、周辺領域Ａ２の最外周部分の半導体基体表面上に配置されたチャネルストップ電極１７０とを備える。
周辺トレンチ１６０の深さは、トレンチ１５０と同じ深さで形成されており、例えば２．０μｍ〜８．０μｍの範囲内にあり、例えば５μｍである。絶縁層１６２の厚さは、例えば、０．５μｍ〜１．５μｍの範囲内にある。トレンチ内電極１６４は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
周辺領域Ａ２において、活性領域Ａ１側の２本の隣接する周辺トレンチ１６０同士の間隔は、外周側の隣接する周辺トレンチ１６０（活性領域Ａ１側から２本目の周辺トレンチ１６０及びその外周側の周辺トレンチ１６０）同士の間隔とは異なっている。具体的には、活性領域Ａ１側の２本の隣接する周辺トレンチ１６０同士の間隔は、外周側の隣接する周辺トレンチ１６０（活性領域Ａ１側の２本の周辺トレンチ１６０以外の３本の周辺トレンチ１６０）同士の間隔よりも狭い。
複数の周辺トレンチ１６０のうち、活性領域Ａ１側の２本の周辺トレンチ１６０の内部のトレンチ内電極１６４は、金属プラグ１３４を介してソース電極１３０（フィールドプレート１３２）と電気的に接続されている。また、複数の周辺トレンチ１６０のうち、活性領域Ａ１側の２本の周辺トレンチ１６０以外の周辺トレンチ１６０（最も外周側に配置されている周辺トレンチ１６０を含む）の内部のトレンチ内電極１６４は、電位がフローティングの状態にある。なお、これらのトレンチ内電極１６４がソース電極１３０と電気的に接続されている場合でも、本発明の効果は維持される。
半導体基体１１０は、周辺領域Ａ２において、複数のｐ型のフローティング領域１１６と、周辺領域Ａ２の最外周付近に設けられたｎ型（ｎ＋型）のチャネルストップ領域１１９を有する。
低抵抗半導体層１１１の厚さは、例えば１００μｍ〜４００μｍの範囲内にあり、低抵抗半導体層１１１の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ドリフト層１１２の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。ドリフト層１１２の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ベース領域１１３の最下部の深さ位置は、例えば０．５μｍ〜４．０μｍの範囲内にあり、ベース領域１１３の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。ソース領域１１４の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内にあり、ソース領域１１４の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。
トレンチ１５０、周辺トレンチ１６０、ベース領域１１３及びソース領域１１４は、ストライプ状に形成されている（図１（ｂ）参照。）。
次に、フローティング領域１１６及び境界フローティング領域１１７について説明する。
半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にある複数のｐ型のフローティング領域１１６を有する。
また、半導体基体１１０は、平面的に見て活性領域Ａ１の複数のトレンチ１５０のうち、周辺領域Ａ２に最も近いトレンチ１５０と、周辺領域Ａ２の複数の周辺トレンチ１６０のうち、活性領域Ａ１に最も近い周辺トレンチ１６０との間において、ドリフト層１１２におけるトレンチ１５０の底部よりも深い深さ位置にトレンチ１５０と離間して配置され、電位がフローティングの状態にある境界フローティング領域１１７を有する。
複数のフローティング領域１１６は、互いに離間して配置されており、フローティング領域１１６と境界フローティング領域１１７も互いに離間して配置されている。フローティング領域１１６は、周辺領域Ａ２の外周側の隣接する周辺トレンチ１６０同士の間隔（活性領域Ａ１側から２本目よりも外側の隣接する周辺トレンチ１６０同士の間隔）と同じ間隔で形成されている。従って、最も活性領域Ａ１側の周辺トレンチ１６０以外の（周辺領域Ａ２の外周側の）周辺トレンチの直下に形成されているが、最も活性領域Ａ１側の周辺トレンチ１６０の直下にはフローティング領域１１６が形成されていない。
フローティング領域１１６及び境界フローティング領域１１７は、逆バイアス時に完全空乏化する不純物濃度で形成されている。
層間絶縁膜１２０は、半導体基体１１０の一方の表面上に活性領域Ａ１及び周辺領域Ａ２の両方にわたって形成されている。層間絶縁膜１２０は、活性領域Ａ１においては、平面的に見てトレンチ１５０同士の間にソース領域１１４及びコンタクト領域１１８とコンタクトするためのコンタクトホール１２２が形成されており、周辺領域Ａ２においては、活性領域Ａ１側の２本の周辺トレンチ１６０の内部のトレンチ内電極１６４とコンタクトするためのコンタクトホール１２２が形成されている。層間絶縁膜１２０は、ＣＶＤ法により形成された厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
コンタクトホール１２２の内表面には、バリアメタル（図示せず）が形成されており、金属プラグ１３４は、当該バリアメタルを介して所定の金属がコンタクトホール１２２の内部に充填されてなる。所定の金属は、例えば、タングステンである。
ソース電極１３０は、半導体基体１１０の一方の表面上に層間絶縁膜１２０を介して配置されている。ソース電極１３０は、金属プラグ１３４を介してソース領域１１４、コンタクト領域１１８、活性領域Ａ１側の２本の周辺トレンチ１６０の内部のトレンチ内電極１６４と電気的に接続されており、さらには、図示しない所定の位置でシールド電極１５８とも電気的に接続されている。ソース電極１３０は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。
ソース電極１３０は、活性領域Ａ１だけでなく、周辺領域Ａ２にも延在しており、周辺領域Ａ２に延在している部分がフィールドプレート１３２となる。すなわち、ソース電極１３０の一部がフィールドプレート１３２となっている。フィールドプレート１３２の長さは、最外端のチャネルストップ電極１７０と接しないのであれば適宜の長さであってよい。
ドレイン電極１４０は、低抵抗半導体層１１１の表面上に形成されている。ドレイン電極１４０は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
２．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置の製造方法は、第１半導体層形成工程と、第２導電型不純物導入工程と、第２半導体層形成工程と、トレンチ及び周辺トレンチ形成工程と、フローティング領域、トレンチ内電極、ゲート電極及びシールド電極形成工程と、ベース領域及びソース領域形成工程と、層間絶縁膜形成工程と、金属プラグ形成工程と、主電極形成工程（ソース電極形成工程及びドレイン電極形成工程）とを含む（図２〜図５参照。）。
（１）第１半導体層形成工程
まず、ｎ＋型の低抵抗半導体層１１１上にエピタキシャル成長法により所定の厚さのｎ−型の第１半導体層１１２ａを形成する（図２(ａ)参照。）。第１半導体層１１２ａの厚さは、例えば、製造後のドリフト層１１２のおよそ半分程度の厚さである。
（２）第２導電型不純物導入工程
次に、製造後に活性領域Ａ１及び周辺領域Ａ２に画定される領域のうちの所定の領域において、第１半導体層１１２ａの内部にｐ型不純物を導入する。
具体的には、まず、第１半導体層１１２ａ上にフローティング領域１１６及び境界フローティング領域１１７に対応する開口を有するマスクＭ１を形成し、当該マスクＭ１を介してｐ型不純物（例えばボロン）をイオン注入（高速イオン注入）する（図２（ｂ）参照。）。次に、第１半導体層１１２ａの表面からマスクＭ１を除去する。
（３）第２半導体層形成工程
次に、ｐ型不純物が導入された第１半導体層１１２ａ上に、エピタキシャル成長法により所定の厚さのｎ型の第２半導体層１１２ｂを形成する（図２(ｃ)参照。）。第１半導体層１１２ａと第２半導体層１１２ｂとでドリフト層１１２を構成する。
（４）トレンチ及び周辺トレンチ形成工程
次に、活性領域Ａ１のトレンチ１５０及び周辺領域Ａ２の周辺トレンチ１６０に対応する開口を有するマスク（図示せず）をドリフト層１１２の表面に形成し、当該マスクを用いてエッチングを行うことにより、ドリフト層１１２に複数のトレンチ１５０及び複数の周辺トレンチ１６０を形成する（図２（ｄ）参照。）。エッチング後、マスクを除去し、犠牲酸化によりトレンチ１５０及び周辺トレンチ１６０の内表面を整える。なお、周辺トレンチ１６０において、活性領域Ａ１となる領域側の２本の隣接する周辺トレンチ１６０同士の間隔は、外周側の隣接する周辺トレンチ１６０同士の間隔よりも狭い。
（５）フローティング領域、トレンチ内電極、ゲート電極及びシールド電極形成工程
次に、トレンチ１５０の内周面及び周辺トレンチ１６０の内周面を含む半導体基体１１０の表面上に酸化膜を形成する（図３（ａ）参照。）。このとき、周辺トレンチ１６０の内周面の酸化膜が絶縁層１６２となり、トレンチ１５０の内周面の酸化膜が絶縁領域１５６の一部となる。また、このとき、第１半導体層１１２ａ内のｐ型不純物が活性化されてｐ型のフローティング領域１１６及び境界フローティング領域１１７となる。
次に、酸化膜（絶縁層１６２）上にポリシリコンを堆積させる（図３（ｂ）参照。）。これにより、周辺トレンチ１６０の内部のポリシリコンがトレンチ内電極１６４となる。このとき、ポリシリコンの抵抗を下げるためにｎ型不純物（例えばリン）をイオン注入して熱拡散させてもよい。次に、トレンチ１５０及び周辺トレンチ１６０以外の領域のポリシリコン及び酸化膜、並びに、トレンチ１５０の上部のポリシリコン及び酸化膜をエッチングによって除去する。これにより、トレンチ１５０の内部のポリシリコンがシールド電極１５８となる。
次に、熱酸化法によって、トレンチ１５０の側壁にゲート絶縁膜１５４を形成するとともに、シールド電極１５８とゲート電極とを隔てる絶縁領域１５６の一部を形成する（図３（ｃ）参照。）。次に、ＣＶＤ法によって、トレンチ１５０内にポリシリコンを堆積させてゲート電極１５２を形成する（図３（ｄ）参照。）。
（６）ベース領域及びソース領域形成工程
次に、ベース領域１１３に対応する開口を有するマスクＭ２を形成し、当該マスクＭ２を介してドリフト層１１２の活性領域Ａ１の表面にｐ型不純物（例えば、ボロン）をイオン注入する（図４（ａ）参照。）。次に、マスクＭ２を除去し、ドリフト層１１２にイオン注入したｐ型不純物を活性化させてベース領域１１３を形成する。次に、ソース領域１１４及びチャネルストップ領域１１９に対応する開口を有するマスクＭ３を形成し、当該マスクＭ３を介してｎ型不純物（例えば、砒素）をイオン注入する（図４（ｂ）参照。）。次に、マスクＭ３を除去し、ドリフト層１１２にイオン注入したｎ型不純物を活性化させてソース領域１１４及びチャネルストップ領域１１９を形成する（図４（ｃ）参照。）。
（７）層間絶縁膜及び金属プラグ形成工程
次に、半導体基体１１０の一方面側（ドリフト層１１２が形成されている側の面）の表面上に層間絶縁膜１２０を形成する（図４（ｄ）参照。）。次に、層間絶縁膜１２０の所定の位置にコンタクトホール１２２を形成する（図５（ａ）参照）。次に、活性領域Ａ１において、コンタクトホール１２２を通して、半導体基体１１０をエッチングで掘り込む。また、周辺領域Ａ２において、コンタクトホール１２２を通して、トレンチ内電極１６４をエッチングで掘り込む。
次に、活性領域Ａ１において、層間絶縁膜１２０をマスクとして、コンタクトホール１２２の底部にｐ型不純物を導入（イオン注入）する。次に、当該ｐ型不純物を活性化させてｐ型のコンタクト領域１１８を形成する。次に、活性領域Ａ１及び周辺領域Ａ２において、コンタクトホール１２２の内表面にバリアメタル（図示せず。）を形成し、当該バリアメタルを介して所定の金属をコンタクトホール１２２の内部に充填する。これにより金属プラグ１３４が形成される（図５（ｂ）参照。）。
（８）主電極形成工程（ソース電極形成工程及びドレイン電極形成工程）
次に、スパッタ法により、層間絶縁膜１２０上にＡｌ−Ｃｕ系金属を成膜し、ソース電極１３０を形成する（図５（ｂ）参照。）。ソース電極１３０は活性領域Ａ１全域と周辺領域Ａ２の所定の位置まで形成されている。周辺領域Ａ２の金属膜はフィールドプレートとしての役割を果たす（図５（ｂ）符号１３２参照。）。また、低抵抗半導体層１１１上にＴｉ−Ｎｉ−Ａｕなどの多層金属膜を成膜し、ドレイン電極１４０を形成する（図５（ｃ）参照。）。
このようにして、実施形態１に係る半導体装置１００を製造することができる。
３．試験例について
試験例は、「本発明の半導体装置は、フローティング領域のキャリア数（ドーズ量）にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができること」を示す試験例である。
（１）比較例及び実施例
比較例に係る半導体装置は、フローティング領域１１６が周辺トレンチ１６０と隣接している点及び活性領域Ａ１側から１本目から４本目の周辺トレンチの内部のトレンチ内電極がソース電極と接続されている点以外の点については実施形態１に係る半導体装置１００と同様の構成を有する半導体装置である。
実施例に係る半導体装置は、活性領域Ａ１側から１本目から４本目の周辺トレンチの内部のトレンチ内電極がソース電極と接続されている点以外の点については実施形態１に係る半導体装置１００と同様の構成を有する半導体装置である。
（２）シミュレーション方法
比較例及び実施例のそれぞれについて、フローティング領域のドーズ量を変化させたときの等電位分布及びその時の耐圧ＢＶｄｓｓを測定し、評価した。
（３）評価結果
（３−１）比較例に係る半導体装置について、
図６に示すように、比較例に係る半導体装置において規格化ドーズ量が１．０のとき、耐圧は約２９０Ｖであり、十分実用的な水準にある。また、図７に示すように、電位が低い部分が周辺領域Ａ２の最外周の周辺トレンチまで広げられている。
しかしながら、比較例に係る半導体装置において規格化ドーズ量が０．４３のとき、図６に示すように、耐圧は約２５０Ｖであり、規格化ドーズ量が１．０のときと比べて大きく低下している（約５／６くらいになっている）。また、比較例に係る半導体装置において、耐圧が２８０Ｖ以上となるときのドーズマージンを測定すると、規格化ドーズ量が０．６９から１．２３の範囲（０．５４）であった。
また、図９に示すように、電位が低い部分が周辺領域Ａ２の最外周の手前の周辺トレンチにとどまっており、(特に最外周で）規格化ドーズ量が１．０のときよりも空乏層幅が狭くなっている。
（３−２）実施例に係る半導体装置について
図６に示すように、実施例に係る半導体装置において規格化ドーズ量が１．０のとき、耐圧は約２９５Ｖであり、十分実用的な水準にある。また、図８に示すように、比較例に係る半導体装置の場合と同様に、電位が低い部分が周辺領域Ａ２の最外周の周辺トレンチまで広げられているが、さらに、周辺トレンチよりも深いフローティング領域と周辺トレンチの底部との間にも空乏層が広がっており、空乏層が厚いままになっている。
また、実施例に係る半導体装置において規格化ドーズ量が０．４３のとき、図６に示すように、耐圧は約２８５Ｖであり、規格化ドーズ量が１．０のときと比べてあまり低下していない。
また、実施例に係る半導体装置において、耐圧が２８０Ｖ以上となるときのドーズマージンを測定すると、規格化ドーズ量が０．３１から１．３２の範囲（１．０１）であり、比較例に係る半導体装置に比べて、ドーズマージンが２倍近くになっている。これは、フローティング領域を周辺トレンチから離間することで、周辺トレンチ・フローティング領域間にも空乏層が広がり、空乏層幅が稼げるからであると考えられる。
また、図１０に示すように、電位が低い部分が周辺領域Ａ２の最外周の手前の周辺トレンチにとどまっているものの、周辺トレンチよりも深いフローティング領域と周辺トレンチの底部との間にも空乏層が広がっており、空乏層が厚いままになっている。
このことから、本発明の半導体装置は、フローティング領域を周辺トレンチから離間した位置に配置することにより、フローティング領域のドーズ量にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができることがわかった。
４．実施形態１に係る半導体装置１００及び半導体装置の製造方法の効果
実施形態１に係る半導体装置１００によれば、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にあるｐ型のフローティング領域１１６を有するため、フローティング領域１１６から周辺トレンチ１６０へ向かう深さ方向と、周辺トレンチ１６０から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置９００よりも空乏層が厚く形成され、周辺トレンチ１６０底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることができる。
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にあるｐ型のフローティング領域１１６を有するため、周辺トレンチ１６０の配置位置の制約を受けることなくフローティング領域１１６を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、かつ、電位がフローティングの状態にあるｐ型のフローティング領域１１６を有するため、（１）周辺トレンチの底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチの底部に対するイオン注入の角度によってフローティング領域のキャリア数（ドーズ量）にバラツキが生じる、ということがない。（２）さらに、他の要因によりフローティング領域１１６のキャリア数（ドーズ量）にバラツキが生じたときでも周辺領域Ａ２の耐圧が大幅に低下することを防ぐことができ、さらには（３）ドーズマージンを大きくとることができる（図６〜図１０参照。）。
また、実施形態１に係る半導体装置１００は、周辺領域Ａ２において、ドリフト層１１２の表面に設けられ、底部がドリフト層に覆われた複数の周辺トレンチ１６０と、複数の周辺トレンチ１６０のそれぞれの内表面に形成された絶縁層１６２を介して周辺トレンチ１６０のそれぞれの内部に形成されたトレンチ内電極１６４とを備える。
このような構成とすることにより、酸化膜の比誘電率はシリコンの比誘電率よりも大幅に小さいため、酸化膜に大きな電圧を印加しても破壊され難くなる。従って、周辺トレンチ１６０、絶縁層１６２及びトレンチ内電極１６４を有しない半導体装置と比較して、周辺領域Ａ２の耐圧を高くすることができる。
また、実施形態１に係る半導体装置によれば、上記した構成のｐ型のフローティング領域１１６を備え、逆バイアスを印加したときに、周辺領域Ａ２における外側の領域にまで空乏層を延ばすことができるため、活性領域Ａ１近傍の周辺トレンチ１６０等だけでなく、外周付近の周辺トレンチ(酸化膜)にも電界を分担させることができる。従って、本発明の半導体装置によれば、より一層高い耐圧を維持することができる。
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０は、フローティング領域１１６として、互いに離間して配置された複数のフローティング領域を有するため、活性領域Ａ１から伸びてくる空乏層を周辺領域Ａ２の外周に向かって広げやすくなる。その結果、周辺領域Ａ２の耐圧がより一層低下し難くなる。
また、実施形態１に係る半導体装置１００によれば、平面的に見て活性領域Ａ１の複数のトレンチ１５０のうち、周辺領域Ａ２に最も近いトレンチと、周辺領域Ａ２の複数の周辺トレンチ１６０のうち、活性領域Ａ１に最も近い周辺トレンチとの間において、ドリフト層１１２のトレンチ１５０の底部よりも深い深さ位置にトレンチ１５０と離間して配置され、電位がフローティングの状態にある境界フローティング領域１１７を有するため、活性領域Ａ１の空乏層を周辺領域Ａ２に伸長させやすくなる。
また、実施形態１に係る半導体装置１００によれば、周辺領域Ａ２において、活性領域Ａ１側の隣接する周辺トレンチ１６０同士の間隔は、外周側の隣接する周辺トレンチ１６０同士の間隔とは異なっているため、空乏層の伸びに対応した位置に周辺トレンチ１６０を配置することにより、より一層周辺領域Ａ２の耐圧を高くすることができる。
また、実施形態１に係る半導体装置１００によれば、周辺領域Ａ２において、活性領域Ａ１側の隣接する周辺トレンチ１６０同士の間隔は、外周側の隣接する周辺トレンチ１６０同士の間隔よりも狭いため、空乏層を周辺領域Ａ２に延伸させやすくなる。
また、実施形態１に係る半導体装置１００によれば、フローティング領域１１６は、逆バイアス時に完全空乏化する不純物濃度で形成されているため、フローティング領域１１６内も空乏化させることができ、周辺耐圧が低下し難くなる。
また、実施形態１に係る半導体装置１００によれば、複数の周辺トレンチ１６０のうち、活性領域Ａ１側の１本目の周辺トレンチ１６０の内部のトレンチ内電極１６４がソース電極１３０と接続されているため、活性領域Ａ１の複数のトレンチ１５０のうち、周辺領域Ａ２に最も近いトレンチと、周辺領域Ａ２の複数の周辺トレンチ１６０のうち、活性領域Ａ１に最も近い周辺トレンチとの間において、ソース電極１３０と金属プラグ１３４及びｐ型のコンタクト領域１１８を介して接続されているｐ型のベース領域１１３、周辺領域Ａ２に最も近いトレンチ１５０（シールド電極１５８がソース電位）、及び、活性領域Ａ１に最も近い周辺トレンチ１６０のそれぞれから空乏層が延び、ピンチオフ効果を用いて空乏層を延ばし易くなる。従って、この領域での耐圧が高くなる。
また仮に、活性領域Ａ１側から１本目の周辺トレンチ１６０の内部のトレンチ内電極１６４がソース電極１３０とコンタクトされており、かつ、２本目の周辺トレンチ１６０の内部のトレンチ内電極１６４の電位がフローティングである場合、２本目の周辺トレンチ１６０内のトレンチ内電極１６４は電位を持っていないため、活性領域Ａ１側から１本目の周辺トレンチ１６０と２本目の周辺トレンチとの間で等電位線は表面方向へ曲線状に延びていくこととなり、必然的に１本目の周辺トレンチ１６０と２本目の周辺トレンチ１６０の間に入る等電位線の数が多くなる。従って、電位が高くなりやすい部位である、活性領域Ａ１側から１本目の周辺トレンチ１６０の底部付近においては、等電位線が密になり電界集中が起こりやすくなるため、当該周辺トレンチ１６０の底部でアバランシェ降伏が起こり易くなる。その結果、周辺耐圧を高くすることができず、周辺領域Ａ２でブレークダウンが起きることを防ぐことが難しい。
これに対して、実施形態１に係る半導体装置１００によれば、複数の周辺トレンチ１６０のうち、活性領域Ａ１側から２本目の周辺トレンチ１６０の内部のトレンチ内電極１６４がソース電極１３０と接続されているため、活性領域Ａ１側から２本目の周辺トレンチ１６０と３本目の周辺トレンチ１６０との間で等電位線は表面方向へ曲線状に延びていくこととなり、２本目の周辺トレンチ１６０と３本目の周辺トレンチ１６０の間に入る等電位線の数が多くなる。従って、活性領域Ａ１側から２本目の周辺トレンチ１６０の底部付近における等電位線が密になるものの、コンタクトが無いためリーク電流が小さくアバランシェ降伏が起こり難くなる。一方、電位が高くなりやすい部位である、活性領域Ａ１側から１本目の周辺トレンチ１６０の底部においては、等電位線が密になり難くなるため、この部位においてリーク電流が抑制され、アバランシェ降伏が起こり難くなる。その結果、周辺耐圧Ａ２を高くすることができ、周辺領域Ａ２でブレークダウンが起きることを防ぐことができる。
従って、実施形態１に係る半導体装置１００によれば、複数の周辺トレンチ１６０のうち、活性領域Ａ１側の２本の周辺トレンチの内部のトレンチ内電極１６４は、ソース電極１３０と接続されているため、周辺耐圧を高くすることができ、周辺領域Ａ２でブレークダウンが起きることを防ぐことができる。
また、実施形態１に係る半導体装置１００によれば、複数の周辺トレンチ１６０のうち、活性領域Ａ１側の２本の周辺トレンチ１６０以外の周辺トレンチ１６０の内部のトレンチ内電極１６４は、電位がフローティングの状態にあるため、逆バイアス時に、活性領域Ａ１から周辺領域Ａ２に空乏層が伸長する過程で、トレンチ内電極１６４の電位が順次決定されていき、周辺トレンチ１６０の絶縁層１６２で電圧を分担することができる。
実施形態１に係る半導体装置の製造方法によれば、第１半導体層形成工程と、第１半導体層の内部に第２導電型の不純物を導入する第２導電型不純物導入工程と、第２半導体層形成工程と、周辺トレンチ形成工程と、主電極形成工程とを含み、第２導電型不純物導入工程から主電極形成工程までの間に、第２導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むため、周辺トレンチ１６０の底部に対するイオン注入を行うプロセスと比較した場合、イオン注入の角度にバラツキが生じたとしてもフローティング領域１１６の不純物濃度や大きさが設計時からずれたり、フローティング領域１１６内の不純物濃度に粗密が生じたりすることがなく、フローティング領域１１６のキャリア数（ドーズ量）にバラツキが生じ難くなる。その結果、周辺領域Ａ２の耐圧が低下し難い半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、第１半導体層形成工程と、第１半導体層の内部又は表面上に第２導電型の不純物を導入する第２導電型不純物導入工程と、第２半導体層形成工程と、周辺トレンチ形成工程とがこの順序で実施されているため、周辺トレンチ１６０の配置位置の制約を受けることなくフローティング領域１１６を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、製造後に周辺領域Ａ２に画定される領域において、第２半導体層１１２ｂの表面の所定の領域に、第２導電型の不純物が導入された深さ位置よりも浅い周辺トレンチ１６０を形成する周辺トレンチ形成工程を含むため、製造された半導体装置１００は、フローティング領域１１６から周辺トレンチ１６０へ向かう深さ方向と、周辺トレンチ１６０から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来よりも空乏層が厚く形成され、周辺トレンチ１６０底部における電界低減効果が大きくなる。その結果、周辺領域Ａ２の耐圧が低下し難くなる。
また、実施形態１に係る半導体装置の製造方法によれば、製造後に活性領域Ａ１より外側の周辺領域Ａ２に画定される領域のうちの所定の領域において、第１半導体層１１２の内部又は表面上にｐ型の不純物を導入する第２導電型不純物導入工程と、ｐ型の不純物が導入されたドリフト層１１２上に、エピタキシャル成長法により所定の厚さのｎ型の第２半導体層１１２ｂを形成するドリフト層形成工程と、製造後に周辺領域Ａ２に画定される領域において、第２半導体層１１２ｂの表面の所定の領域に、ｐ型の不純物が導入された深さ位置よりも浅い周辺トレンチ１６０を形成する周辺トレンチ形成工程と、周辺トレンチ１６０の内表面に絶縁層１６２を形成し、絶縁層１６２を介して周辺トレンチ１６０の内部にトレンチ内電極１６４を形成するトレンチ内電極形成工程と、第２半導体層１１２ｂの表面上にソース電極１３０を形成する工程、及び、第１半導体層１１２ａの表面上にドレイン電極１４０を形成する工程を含む主電極形成工程とを含み、第２導電型不純物導入工程から主電極形成工程までの間に、ｐ型の不純物からフローティング領域１１６を形成するフローティング領域形成工程をさらに含むため、（１）周辺トレンチ１６０の底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチ１６０の底部に対するイオン注入の角度によってフローティング領域１１６のキャリア数（ドーズ量）にバラツキが生じる、ということがない。（２）さらに、他の要因によりフローティング領域１１６のキャリア数（ドーズ量）にバラツキが生じたときでも周辺領域Ａ２の耐圧が大幅に低下することを防ぐことができ、さらには（３）ドーズマージンを大きくとることができる（図６〜１０参照。）。
［変形例１］
変形例１に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、フローティング領域の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、変形例１に係る半導体装置１０１においては、図１１に示すように、フローティング領域１１６は、隣接する周辺トレンチ１６０同士の間に配置されている。
変形例１に係る半導体装置１０１は、実施形態１に係る半導体装置１００の場合と同様に、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にある複数のｐ型のフローティング領域１１６を有するため、フローティング領域１１６から周辺トレンチ１６０へ向かう深さ方向と、周辺トレンチから離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置９００よりも空乏層が厚く形成され、周辺トレンチ１６０底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることができる。
［変形例２］
変形例２に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、フローティング領域の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、変形例２に係る半導体装置１０２において、フローティング領域１１６は、図１２に示すように、周辺トレンチ１６０の中間位置及び周辺トレンチ１６０直下の両方に配置されている。
変形例２に係る半導体装置１０２においては、周辺トレンチ１６０の中間位置にあたるフローティング領域１１６が下段、周辺トレンチ１６０直下のフローティング領域が上段になるように互い違いに配置されており、ドリフト層１１２を効率的に空乏化することができる。
変形例２に係る半導体装置１０２は、実施形態１に係る半導体装置１００の場合と同様に、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にある複数のｐ型のフローティング領域１１６を有するため、フローティング領域１１６から周辺トレンチ１６０へ向かう深さ方向と、周辺トレンチ１６０から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置９００よりも空乏層が厚く形成され、周辺トレンチ１６０底部における電界低減効果が大きくなる。その結果、周辺領域Ａ２の耐圧をより一層高くすることができる。
［変形例３］
変形例３に係る半導体装置１０３は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、フローティング領域の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち変形例３に係る半導体装置１０３において、フローティング領域１１６は、図１３に示すように、ストライプ状ではなく島状に形成されている。
変形例３に係る半導体装置１０３においては、フローティング領域１１６は、ストライプ状の周辺トレンチに沿って所定の間隔で周辺トレンチ直下に配置するとともに、周辺トレンチ同士の中間位置に深さ方向で見て互い違いになるように配置しており、ドリフト層１１２を効率的に空乏化することができる。
変形例３に係る半導体装置１０３は、実施形態１に係る半導体装置１００の場合と同様に、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にある複数のｐ型のフローティング領域１１６を有するため、フローティング領域１１６から周辺トレンチ１６０へ向かう深さ方向と、周辺トレンチ１６０から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置９００よりも空乏層が厚く形成され、周辺トレンチ１６０底部における電界低減効果が大きくなる。その結果、周辺領域Ａ２の耐圧をより一層高くすることができる。
［実施形態２］
実施形態２に係る半導体装置１０４は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、境界フローティング領域が存在しない点で実施形態１に係る半導体装置１００の場合とは異なる（図１４参照。）。実施形態２においては、境界フローティング領域が存在しない代わりに、最も活性領域Ａ１に近い周辺トレンチ１６０直下にもフローティング領域１１６が設けられている。
このように、実施形態２に係る半導体装置１０４は、境界フローティング領域が存在しない点で実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にある複数のｐ型のフローティング領域１１６を有するため、フローティング領域１１６から周辺トレンチ１６０へ向かう深さ方向と、周辺トレンチ１６０から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置９００よりも空乏層が厚く形成され、周辺トレンチ１６０底部における電界低減効果が大きくなる。その結果、周辺領域Ａ２の耐圧をより一層高くすることができる。
なお、実施形態２に係る半導体装置１０４は、境界フローティング領域が存在しない点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態３］
実施形態３に係る半導体装置１０５は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、表面半導体層が存在する点で実施形態１に係る半導体装置１００の場合とは異なる（図１５参照。）。すなわち、半導体基体１１０は、周辺領域Ａ２のドリフト層１１２の表面において、隣接する周辺トレンチ１６０同士の間に配置され、フローティング領域１１６よりも不純物濃度が高いｐ型の表面半導体層１１５を有する。
このように、実施形態３に係る半導体装置１０５は、表面半導体層が存在する点で実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、半導体基体１１０は、周辺領域Ａ２において、ドリフト層１１２における周辺トレンチ１６０の底部よりも深い深さ位置に周辺トレンチ１６０と離間して配置され、電位がフローティングの状態にある複数のｐ型のフローティング領域１１６を有するため、フローティング領域１１６から周辺トレンチ１６０へ向かう深さ方向と、周辺トレンチ１６０から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置９００よりも空乏層が厚く形成され、周辺トレンチ１６０底部における電界低減効果が大きくなる。その結果、周辺領域Ａ２の耐圧をより一層高くすることができる。
また、実施形態３に係る半導体装置１０５によれば、半導体基体１１０は、周辺領域Ａ２のドリフト層１１２の表面において、隣接する周辺トレンチ１６０同士の間に配置され、フローティング領域１１６よりも不純物濃度が高いｐ型の表面半導体層１１５を有するため、隣接する周辺トレンチ１６０同士の間のドリフト層１１２を空乏化させやすくなる。
なお、実施形態３に係る半導体装置１０５は、表面半導体層が存在する点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態（各変形例も含む。以下同じ。）において記載した材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）フローティング領域１１６及び境界フローティング領域１１７は、離間して配置していれば、適宜の位置に配置してもよい。
（３）上記各実施形態においては、フローティング領域（及び境界フローティング領域）をイオン注入法によって形成したが、本発明はこれに限定されるものではない。フローティング領域（及び境界フローティング領域）をエピタキシャル成長法によって形成してもよい。この場合、第１半導体層を形成した後、第１半導体層上にｐ型半導体層を選択エピタキシャル成長させ、その後、第２半導体層をエピタキシャル成長させる手法を用いてもよいし。また、第２導電型不純物がドーピングされた膜から、第２導電型不純物を第１半導体層に拡散させる手法を用いても良い。
（４）上記各実施形態においては、本発明を、半導体装置として、ＭＯＳＦＥＴに適用したが、本発明はこれに限定されるものではない。本発明を、半導体装置として、ＩＧＢＴ，各種ダイオード、サイリスタ、トライアック等適宜の半導体装置に適用してもよい。
（５）上記各実施形態においては、最外周の周辺トレンチ１６０の内周側（周辺トレンチが配置されている領域）にのみフローティング領域１１６を形成したが、本発明はこれに限定されるものではない。最外周の周辺トレンチ１６０の外側（周辺トレンチが配置されている領域の外側）にさらにフローティング領域を形成してもよい（変形例４に係る半導体装置１０６、図１６参照。）。なお、変形例４に係る半導体装置１０６においては、最外周の周辺トレンチ１６０の外側のフローティング領域１１６を１つだけ形成したが複数形成してもよい。
（６）上記各実施形態においては、周辺トレンチ１６０の深さをトレンチ１５０の深さと同じ深さとしたが、本発明はこれに限定されるものではない。周辺トレンチ１６０の深さをトレンチ１５０の深さよりも深くしてもよい（変形例５に係る半導体装置１０７、図１７参照。）。
（７）上記各実施形態においては、周辺トレンチの間隔を活性領域側と外周側とで異ならせたが、本発明はこれに限定されるものではない。周辺トレンチの間隔を活性領域側と外周側とで等しくしてもよい（変形例６に係る半導体装置１０８、図１８参照。）。
（８）上記実施形態３においては、隣接する周辺トレンチ間のすべてに表面半導体層１１５を形成したが、本発明はこれに限定されるものではない。隣接する周辺トレンチ１６０同士の間のうちの少なくとも一箇所に配置されていればよい。また、周辺トレンチ１６０のうちの最外周の周辺トレンチ１６０の外側に表面半導体層を形成してもよい。
（９）上記各実施形態においては、フローティング領域として、複数のフローティング領域を形成したが、本発明はこれに限定されるものではない。フローティング領域として、単数（１つ）のフローティング領域を形成してもよい（変形例７に係る半導体装置１０９、図１９のフローティング領域１１６ａ参照。）。このとき、最外周の周辺トレンチ１６０の外側まで延在させた状態でフローティング領域１１６ａを形成してもよい。
１００，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，８００，９００…半導体装置、１１０、８１０、９１０…半導体基体、１１１、８１１，９１１…低抵抗半導体層、１１２，８１２，９１２…ドリフト層（半導体層）、１１２ａ…第１半導体層、１１２ｂ…第２半導体層、１１３…ベース領域、１１４…ソース領域、１１５…表面半導体層、１１６，１１６ａ，８１６…フローティング領域、１１７…境界フローティング領域、１１８…コンタクト領域、１１９…チャネルストップ領域、１２０…層間絶縁膜、１２２…コンタクトホール、１３０…ソース電極、１３２…フィールドプレート、１４０…ドレイン電極、１５０…トレンチ、１５２…ゲート絶縁膜、１５４…ゲート酸化膜、１５６…絶縁領域、１５８…シールド電極、１６０，８６０，９６０…周辺トレンチ、１６２，８６２…絶縁層、１６４，８６４…トレンチ内電極、１７０…チャネルストップ電極、Ａ１…活性領域、Ａ２…周辺領域、Ｍ１，Ｍ２，Ｍ３…マスク

Claims (15)

  1. 第１導電型の半導体層を有する半導体基体と、
    前記半導体基体の一方の表面側に設けられた第１の主電極と、
    前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第２の主電極と、
    前記第１の主電極と前記第２の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、
    前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、
    前記半導体基体は、前記周辺領域において、前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある複数の第２導電型のフローティング領域をさらに有することを特徴とする半導体装置。
  2. 第１導電型の半導体層を有する半導体基体と、
    前記半導体基体の一方の表面側に設けられた第１の主電極と、
    前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第２の主電極と、
    前記第１の主電極と前記第２の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、
    前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、
    前記活性領域において、
    前記半導体層に形成された複数のトレンチと、
    前記複数のトレンチのそれぞれの内部に、前記トレンチ内の側壁とゲート絶縁膜を介して形成されたゲート電極と、
    前記トレンチの底と前記ゲート電極との間に位置するシールド電極と、
    前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる絶縁領域とをさらに備え、
    前記半導体基体は、
    前記周辺領域において、
    前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある単数又は複数の第２導電型のフローティング領域をさらに有し、
    前記活性領域において、
    前記半導体層の表面に形成され、前記トレンチの側壁に接している第２導電型のベース領域と、
    前記ベース領域の表面に形成され、前記トレンチの側壁に接している第１導電型のソース領域と、
    平面的に見て、前記活性領域の前記複数のトレンチのうち、前記周辺領域に最も近いトレンチと、前記周辺領域の前記複数の周辺トレンチのうち、前記活性領域に最も近い周辺トレンチとの間において、前記半導体層における前記トレンチの底部よりも深い深さ位置に前記トレンチと離間して配置され、かつ、電位がフローティングの状態にある境界フローティング領域とをさらに有することを特徴とする半導体装置。
  3. 前記半導体基体は、前記フローティング領域として、互いに離間して配置された複数のフローティング領域を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔と異なっていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔よりも狭いことを特徴とする請求項４に記載の半導体装置。
  6. 前記フローティング領域は、逆バイアス時に完全空乏化する不純物濃度で形成されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
  7. 前記複数の周辺トレンチとして、３本以上の前記周辺トレンチを備え、
    前記複数の周辺トレンチのうち、前記活性領域側の少なくとも２本の前記周辺トレンチの内部の前記トレンチ内電極は、前記第１の主電極と接続されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
  8. 前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域に配置されていることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
  9. 前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域よりも外側にも配置されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記フローティング領域は、平面的に見て前記周辺トレンチ同士の間に配置されていることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
  11. 前記フローティング領域は、前記周辺トレンチ直下に配置されていることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
  12. 前記周辺トレンチの深さは、前記トレンチの深さと同じ深さであることを特徴とする請求項１〜１１のいずれかに記載の半導体装置。
  13. 前記周辺トレンチの深さは、前記トレンチの深さよりも深いことを特徴とする請求項１〜１１のいずれかに記載の半導体装置。
  14. 前記半導体基体は、前記周辺領域の前記半導体層の表面において、隣接する前記周辺トレンチ同士の間のうちの少なくとも一箇所に配置され、前記フローティング領域よりも不純物濃度が高い第２導電型の表面半導体層をさらに有することを特徴とする請求項１〜１３のいずれかに記載の半導体装置。
  15. 前記１〜１４のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    エピタキシャル成長法により所定の厚さの第１導電型の第１半導体層を形成する第１半導体層形成工程と、
    製造後に活性領域より外側の周辺領域に画定される領域のうちの所定の領域において、前記第１半導体層の内部又は表面上に第２導電型の不純物を導入する第２導電型不純物導入工程と、
    前記第２導電型の不純物が導入された前記第１半導体層上に、エピタキシャル成長法により所定の厚さの第１導電型の第２半導体層を形成する第２半導体層形成工程と、
    製造後に前記周辺領域に画定される領域において、前記第２半導体層の表面の所定の領域に、前記第２導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程と、
    前記周辺トレンチの内表面に絶縁層を形成し、前記絶縁層を介して前記周辺トレンチの内部にトレンチ内電極を形成するトレンチ内電極形成工程と、
    前記第２半導体層の表面側に第１の主電極を形成する工程、及び、前記第１半導体層の表面側に第２の主電極を形成する工程を含む主電極形成工程とを含み、
    前記第２導電型不純物導入工程から前記主電極形成工程までの間に、前記第２導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むことを特徴とする半導体装置の製造方法。
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