JP2020202271A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】フローティング領域のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域の耐圧が低下し難く、周辺領域の耐圧をより一層高くすることが可能な半導体装置を提供する。【解決手段】半導体層112を有する半導体基体110と、第1の主電極130と、第2の主電極140と、周辺領域A2において、半導体層112の表面に設けられ、底部が半導体層112に覆われた複数の周辺トレンチ160と、周辺トレンチ160のそれぞれの内表面に形成された絶縁層162を介して埋め込まれたトレンチ内電極164とを備え、半導体基体110は、周辺領域A2において、半導体層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある第2導電型のフローティング領域116をさらに有する半導体装置100。【選択図】図1

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、周辺領域にp型のガードリング領域(FLR領域)及びp型のフローティング領域が形成された半導体装置が知られている(従来の半導体装置800。例えば、特許文献1参照。)。
従来の半導体装置800は、図20に示すように、n型の半導体層812を有する半導体基体810と、半導体基体810の一方の表面側に設けられたソース電極830(第1の主電極)と、半導体基体810の他方の表面側に設けられたドレイン電極840(第2の主電極)とを備え、半導体基体810は、ソース電極830とドレイン電極840との間に主電流経路が形成される活性領域A1より外側の周辺領域A2において、半導体層812の表面に設けられた複数のp型のガードリング領域815と、ガードリング領域815とは離間する位置に設けられた複数のp型のフローティング領域816とをさらに有する。
従来の半導体装置800によれば、周辺領域A2において、半導体基体810は、半導体層812の表面に設けられた複数のp型のガードリング領域815と、ガードリング領域815とは離間する位置に設けられた複数のp型のフローティング領域816とを有するため、表面のガードリング領域815と内部のフローティング領域816との両方から空乏層を延ばすことで半導体基体内部から表面にかけての等電位線を均等に配置して半導体基体内部から表面にかけての電界強度を低減することができる。
ところで近年、電気機器の分野の進歩に伴って、大電流を導通可能な電気機器(電源装置等)に用いられる、定格電流が大きな半導体装置が求められており、より耐圧が高い半導体装置が求められている。
しかしながら、従来の半導体装置800においては、半導体層812の表面に設けられた複数のp型のガードリング領域815を用いて耐圧を高くしているが、半導体の材料であるシリコンの比誘電率には限界があるため、半導体装置の耐圧を高くすることにも限界があり、より耐圧が高い半導体装置への要求を満たすことが難しい。
そこで、従来、周辺領域に周辺トレンチ及び周辺トレンチ底部に隣接(接触)して形成されたp型のフローティング領域を備える半導体装置が知られている(従来の他の半導体装置900。例えば、特許文献2参照。)。
従来の他の半導体装置900は、図21に示すように、n型の半導体層912を有する半導体基体910と、半導体基体910の一方の表面側に設けられたソース電極930(第1の主電極)と、半導体基体910の他方の表面側に設けられたドレイン電極D(第2の主電極)と、ソース電極930とドレイン電極Dとの間に主電流経路が形成される活性領域A1より外側の周辺領域A2において、半導体層912の表面に設けられた複数の周辺トレンチ960と、複数の周辺トレンチ960のそれぞれの内表面に形成された絶縁層962を介して埋め込まれたトレンチ内電極964とを備え、半導体基体910は、周辺領域A2において、半導体層912における周辺トレンチ960の底部と隣接する位置に、電位がフローティングの状態にある複数のp型のフローティング領域916をさらに有する。
従来の他の半導体装置900は、図22に示すように、以下のような方法で製造されていると考えられる。すなわち、従来の他の半導体装置の製造方法は、低抵抗半導体層911を準備する工程(図22(a)参照。)と、低抵抗半導体層911上にn型の半導体層912を形成する工程(図22(b)参照。)と、製造後に周辺領域A2に画定される領域において、半導体層912の表面の所定の領域に、周辺トレンチ960を形成する周辺トレンチ形成工程(図22(c)参照。)と、周辺トレンチ960の底部に向かってp型不純物を導入(例えば、イオン注入)する工程(図22(d)参照。)と、p型不純物を活性化させてp型のフローティング領域916を形成する工程(図22(e)参照。)と、周辺トレンチ960の内表面に絶縁層962を形成し、絶縁層962を介して周辺トレンチ960の内部にトレンチ内電極964を埋め込む工程(図22(f)参照。)とをこの順序で含む。
従来の他の半導体装置900によれば、周辺領域A2において、半導体層912の表面に設けられた複数の周辺トレンチ960と、複数の周辺トレンチ960のそれぞれの内表面に形成された絶縁層962を介して埋め込まれたトレンチ内電極964とを備えるため、電界集中が生じやすい活性領域A1の最外周領域の電界が臨界電界を超える前に周辺領域A2に空乏層を進展させることができ、電界を各周辺トレンチの絶縁層962で分担して受け持つことができる。従って、周辺領域A2の耐圧を高くすることができる。
特開2015−65238公報 特許5089284号公報
しかしながら、従来の他の半導体装置900においては、フローティング領域916が周辺トレンチ960と隣接した状態で配置されているため、空乏層が延伸し難くなる。従って、周辺トレンチ底部における電界低減効果を大きくすることが難しく、周辺領域A2の耐圧をより一層高くすることが難しい、という問題があった。
また、本発明の発明者らが周辺領域A2の耐圧について鋭意研究を重ねた結果、周辺トレンチ960の底部とp型のフローティング領域916とが隣接した状態で配置されていると、フローティング領域916のキャリア数(ドーズ量)にバラツキが生じたときに周辺領域A2の耐圧が大幅に低下してしまう、という問題があることも判明した(後述する図6〜10参照。)。
そこで、本発明は上記した問題を解決するためになされたものであり、フローティング領域のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域の耐圧が低下し難く、周辺領域の耐圧をより一層高くすることが可能な半導体装置及びその製造方法を提供することを目的とする。
[1]本発明の半導体装置(第1の半導体装置)は、第1導電型の半導体層を有する半導体基体と、前記半導体基体の一方の表面側に設けられた第1の主電極と、前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第2の主電極と、前記第1の主電極と前記第2の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、前記半導体基体は、前記周辺領域において、前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある複数の第2導電型のフローティング領域をさらに有することを特徴とする。
[2]本発明の半導体装置(第2の半導体装置)は、第1導電型の半導体層を有する半導体基体と、前記半導体基体の一方の表面上に設けられた第1の主電極と、前記半導体基体の前記一方の表面とは反対側の他方の表面上に設けられた第2の主電極と、前記第1の主電極と前記第2の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、前記活性領域において、前記半導体層に形成された複数のトレンチと、前記複数のトレンチのそれぞれの内部に、前記トレンチ内の側壁とゲート絶縁膜を介して形成されたゲート電極と、前記トレンチの底と前記ゲート電極との間に位置するシールド電極と、前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる絶縁領域とをさらに備え、前記半導体基体は、前記周辺領域において、前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある単数又は複数の第2導電型のフローティング領域をさらに有し、前記活性領域において、前記半導体層の表面に形成され、前記トレンチの側壁に接している第2導電型のベース領域と、前記ベース領域の表面に形成され、前記トレンチの側壁に接している第1導電型のソース領域と、平面的に見て、前記活性領域の前記複数のトレンチのうち、前記周辺領域に最も近いトレンチと、前記周辺領域の前記複数の周辺トレンチのうち、前記活性領域に最も近い周辺トレンチとの間において、前記半導体層における前記トレンチの底部よりも深い深さ位置に前記トレンチと離間して配置され、かつ、電位がフローティングの状態にある境界フローティング領域とをさらに有することを特徴とする。
[3]本発明の半導体装置において、前記半導体基体は、前記フローティング領域として、互いに離間して配置された複数のフローティング領域を有することが好ましい。
[4]本発明の半導体装置においては、前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔と異なっていることが好ましい。
[5]本発明の半導体装置においては、前記周辺領域において、前記活性領域側の前記周辺トレンチ同士の間隔は、外周側の前記周辺トレンチ同士の間隔よりも狭いことが好ましい。
[6]本発明の半導体装置においては、前記フローティング領域は、逆バイアス時に完全空乏化する不純物濃度で形成されていることが好ましい。
[7]本発明の半導体装置においては、前記複数の周辺トレンチとして、3本以上の前記周辺トレンチを備え、前記複数の周辺トレンチのうち、前記活性領域側の少なくとも2本の前記周辺トレンチの内部の前記トレンチ内電極は、前記第1の主電極と接続されていることが好ましい。
[8]本発明の半導体装置においては、前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域に配置されていることが好ましい。
なお、「周辺トレンチが配置されている領域」とは、周辺領域において、最も活性領域側の周辺トレンチと、最も外側の周辺トレンチとの間の領域のことをいう。
[9]本発明の半導体装置においては、前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域よりも外側にも配置されていることが好ましい。
[10]本発明の半導体装置において、前記フローティング領域は、平面的に見て前記周辺トレンチ同士の間に配置されていることが好ましい。
[11]本発明の半導体装置において、前記フローティング領域は、前記周辺トレンチ直下に配置されていることが好ましい。
[12]本発明の半導体装置において、前記周辺トレンチの深さは、前記トレンチの深さと同じ深さであることが好ましい。
[13]本発明の半導体装置において、前記周辺トレンチの深さは、前記トレンチの深さよりも深いことが好ましい。
[14]本発明の半導体装置において、前記半導体基体は、前記周辺領域の前記半導体層の表面において、隣接する前記周辺トレンチ同士の間のうちの少なくとも一箇所に配置され、前記フローティング領域よりも不純物濃度が高い第2導電型の表面半導体層をさらに有することが好ましい。
[15]本発明の半導体装置の製造方法は、上記[1]〜[14]のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、エピタキシャル成長法により所定の厚さの第1導電型の第1半導体層を形成する第1半導体層形成工程と、製造後に活性領域より外側の周辺領域に画定される領域のうちの所定の領域において、前記第1半導体層の内部又は表面上に第2導電型の不純物を導入する第2導電型不純物導入工程と、前記第2導電型の不純物が導入された前記第1半導体層上に、エピタキシャル成長法により所定の厚さの第1導電型の第2半導体層を形成する第2半導体層形成工程と、製造後に前記周辺領域に画定される領域において、前記第2半導体層の表面の所定の領域に、前記第2導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程と、前記周辺トレンチの内表面に絶縁層を形成し、前記絶縁層を介して前記周辺トレンチの内部にトレンチ内電極を形成するトレンチ内電極形成工程と、前記第2半導体層の表面側に第1の主電極を形成する工程、及び、前記第1半導体層の表面側に第2の主電極を形成する工程を含む主電極形成工程とを含み、前記第2導電型不純物導入工程から前記主電極形成工程までの間に、前記第2導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むことを特徴とする。
本発明の半導体装置(第1の半導体装置及び第2の半導体装置)によれば、半導体基体は、周辺領域において、半導体層における周辺トレンチの底部よりも深い深さ位置に周辺トレンチと離間して配置され、電位がフローティングの状態にある第2導電型のフローティング領域を有するため、フローティング領域から周辺トレンチへ向かう深さ方向と、周辺トレンチから離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることが可能となる。
また、本発明の半導体装置によれば、半導体基体は、周辺領域において、半導体層における周辺トレンチの底部よりも深い深さ位置に周辺トレンチと離間して配置され、電位がフローティングの状態にある第2導電型のフローティング領域を有するため、周辺トレンチの配置位置の制約を受けることなくフローティング領域を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置となる。
また、本発明の半導体装置によれば、半導体基体は、周辺領域において、半導体層における周辺トレンチの底部よりも深い深さ位置に周辺トレンチと離間して配置され、電位がフローティングの状態にある第2導電型のフローティング領域を有するため、(1)周辺トレンチの底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチの底部に対するイオン注入の角度によってフローティング領域のキャリア数(ドーズ量)にバラツキが生じる、ということがない。(2)さらに他の要因によってフローティング領域のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができ、さらには(3)ドーズマージンを大きくとることができる(図6〜10参照。)。
なお、本明細書中、「規格化ドーズ量」とは、耐圧がピークになるときのフローティング領域のドーズ量を1として規格化したものである。また、「ドーズマージン」とは、耐圧BVdssが所定の値以上となるときの「規格化ドーズ量」の範囲のことをいう。
なお、特許文献1に記載の半導体装置においては、上面のFLR領域(ガードリング領域)と内部のフローティング領域の両方から空乏層を延ばすことで半導体基体内部の等電位線を均等に配置して半導体基体内部及び上部の電界強度を低減しているが、半導体の材料であるシリコンの比誘電率には限界があるため、より耐圧が高い半導体装置への要求を満たすことが難しい。
また、特許文献1に記載の半導体装置のフローティング領域は、フローティング領域から半導体基体の表面(ソース電極側の表面)方向に延びる空乏層が、FLR領域から深さ方向に延びた空乏層と接続し、フローティング領域自体も完全空乏化することで深さ方向にフラットに空乏層を伸ばす、という機能を有するものであり、また、本発明のように周辺トレンチを備えるものではなく、周辺トレンチの絶縁層に分圧することによって耐圧を持たせる構造でもないため、周辺トレンチ底部の角の部分に電界が集中し易くなるという課題がそもそも存在せず、周辺トレンチ底部における電界低減効果を大きくする(周辺トレンチの底部の電界を緩和する)本発明のフローティング領域とは機能が大きく異なる。
本発明の半導体装置の製造方法によれば、第1半導体層形成工程と、第1半導体層の内部又は表面上に第2導電型の不純物を導入する第2導電型不純物導入工程と、第2半導体層形成工程と、周辺トレンチ形成工程と、主電極形成工程とを含み、第2導電型不純物導入工程から主電極形成工程までの間に、第2導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むため、周辺トレンチの底部に対するイオン注入を行うプロセスと比較した場合、イオン注入の角度にバラツキが生じたとしてもフローティング領域の不純物濃度や大きさが設計時からずれたり、フローティング領域内の不純物濃度に粗密が生じたりすることがなく、フローティング領域のキャリア数(ドーズ量)にバラツキが生じ難くなる。その結果、周辺領域の耐圧が低下し難い半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、第1半導体層形成工程と、第2導電型不純物導入工程と、第2半導体層形成工程と、周辺トレンチ形成工程とがこの順序で実施されているため、周辺トレンチの配置位置の制約を受けることなくフローティング領域を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、製造後に周辺領域に画定される領域において、第2半導体層の表面の所定の領域に第2導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程を含むため、製造された半導体装置は、フローティング領域から周辺トレンチへ向かう深さ方向と、周辺トレンチから離れる深さ方向との両方向へ空乏層が延伸される。従って、従来よりも空乏層が厚く形成され、周辺トレンチ底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることが可能な半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、製造後に活性領域より外側の周辺領域に画定される領域のうちの所定の領域において、第1半導体層の内部又は表面上に第2導電型の不純物を導入する第2導電型不純物導入工程と、第2導電型の不純物が導入された第1半導体層上に、エピタキシャル成長法により所定の厚さの第1導電型の第2半導体層を形成する第2半導体層形成工程と、製造後に周辺領域に画定される領域において、第2半導体層の表面の所定の領域に、第2導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程と、周辺トレンチの内表面に絶縁層を形成し、絶縁層を介して周辺トレンチの内部にトレンチ内電極を形成するトレンチ内電極形成工程と、第2半導体層の表面上に第1の主電極を形成する工程、及び、第1半導体層の表面上に第2の主電極を形成する工程を含む主電極形成工程とを含み、第2導電型不純物導入工程から主電極形成工程までの間に、第2導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むため、(1)周辺トレンチの底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチの底部に対するイオン注入の角度によってフローティング領域のキャリア数(ドーズ量)にバラツキが生じる、ということがない。(2)さらに、他の要因によってフローティング領域のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができ、さらには(3)ドーズマージンを大きくとることができる(図6〜10参照。)。
実施形態1に係る半導体装置100を示す図である。図1(a)は半導体装置100の断面図であり、図1(b)は図1(a)のA−A断面図であり、図1(c)は図1(a)のB−B断面図である。 実施形態1に係る半導体装置の製造方法を示す図である。図2(a)〜図2(d)は各工程図である。 実施形態1に係る半導体装置の製造方法を示す図である。図3(a)〜図3(d)は各工程図である。なお、図3(a)〜図3(d)においては、半導体基体上の酸化膜及びポリシリコンの図示を省略している。 実施形態1に係る半導体装置の製造方法を示す図である。図4(a)〜図4(d)は各工程図である。 実施形態1に係る半導体装置の製造方法を示す図である。図5(a)〜図5(c)は各工程図である。 フローティング領域の規格化ドーズ量と耐圧BVdssの関係を示すグラフである。 比較例における規格化ドーズ量が1.0のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 実施例における規格化ドーズ量が1.0のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 比較例における規格化ドーズ量が0.43のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 実施例における規格化ドーズ量が0.43のときの逆バイアス時の電位分布のシミュレーション結果を示す図である。 変形例1に係る半導体装置101を示す図である。図11(a)は半導体装置101の断面図であり、図11(b)は図11(a)のA−A断面図であり、図11(c)は図11(a)のB−B断面図である。 変形例2に係る半導体装置102を示す図である。図12(a)は半導体装置102の断面図であり、図12(b)は図12(a)のA−A断面図であり、図12(c)は図12(a)のB−B断面図である。 変形例3に係る半導体装置103を示す図である。図13(a)は半導体装置103の断面図であり、図13(b)は図13(a)のA−A断面図であり、図13(c)は図13(a)のB−B断面図である。なお、図13(b)においては、フローティング領域116の位置関係の理解を容易とするために、周辺トレンチ160直下のフローティング領域116を実線で、また、周辺トレンチ160同士の間のフローティング領域116を点線で示している。すなわち、フローティング領域116はA−A断面上に配置されているわけではない。 実施形態2に係る半導体装置104を示す図である。図14(a)は半導体装置104の断面図であり、図14(b)は図14(a)のA−A断面図であり、図14(c)は図14(a)のB−B断面図である。 実施形態3に係る半導体装置105を示す図である。図15(a)は半導体装置105の断面図であり、図15(b)は図15(a)のA−A断面図であり、図15(c)は図15(a)のB−B断面図である。 変形例4に係る半導体装置106を示す図である。図16(a)は半導体装置106の断面図であり、図16(b)は図16(a)のA−A断面図であり、図16(c)は図16(a)のB−B断面図である。 変形例5に係る半導体装置107を示す図である。図17(a)は半導体装置107の断面図であり、図17(b)は図17(a)のA−A断面図であり、図17(c)は図17(a)のB−B断面図である。 変形例6に係る半導体装置108を示す図である。図18(a)は半導体装置108の断面図であり、図18(b)は図18(a)のA−A断面図であり、図18(c)は図18(a)のB−B断面図である。 変形例7に係る半導体装置109を示す図である。図19(a)は半導体装置109の断面図であり、図19(b)は図19(a)のA−A断面図であり、図19(c)は図19(a)のB−B断面図である。 従来の半導体装置800を示す断面図である。図21中、符号811は低抵抗半導体層を示し、813はベース領域を示し、814はソース領域を示し、817は活性領域A1のp領域を示し、852はゲートトレンチを示し、854はゲート電極を示し、858は絶縁領域を示す。 従来の他の半導体装置900を示す断面図である。図22中、符号911は低抵抗半導体層を示し、912aは第1半導体層を示し、912bは第2半導体層を示し、913はベース領域を示し、914はソース領域を示し、915は周辺領域の表面半導体層を示し、950はトレンチを示し、952はゲート絶縁膜を示し、954はゲート電極を示し、956は絶縁領域を示し、958はシールド電極を示す。 従来の他の半導体装置の製造方法を示す図である。なお、図22は、周辺領域A2の一部のみを図示している。
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す各実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。以下に説明する各実施形態は、特許請求の範囲に係る発明を限定するものではない。また、各実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。各実施形態においては、基本的な構成、特徴、機能等が同じ構成、要素(形状等が完全に同一ではない構成要素を含む。)については、実施形態をまたいで同じ符号を使用するとともに再度の説明を省略することがある。また、各実施形態においては、第1導電型をn型、第2導電型をp型としているが、逆でもよい。
[実施形態1]
1.実施形態1に係る半導体装置100の構成
実施形態1に係る半導体装置100は、図1に示すように、ドリフト層112を有する半導体基体110と、半導体基体110の一方の表面側に層間絶縁膜120を介して設けられたソース電極130(第1の主電極)と、半導体基体110の他方の表面側に設けられたドレイン電極140(第2の主電極)とを備え、ソース電極130とドレイン電極140との間に主電流経路が形成される活性領域A1と、活性領域A1の外側の周辺領域A2とが画定された半導体装置である。
実施形態1に係る半導体装置100は、活性領域A1において、ドリフト層112に形成された複数のトレンチ150と、複数のトレンチ150のそれぞれの内部に、トレンチ150内の側壁とゲート絶縁膜154を介して形成されたゲート電極152と、トレンチ150の底とゲート電極152との間に位置するシールド電極158と、ゲート電極152とシールド電極158との間に拡がり、さらに、トレンチ150の側壁及び底に沿って拡がって側壁及び底からシールド電極158を離隔させる絶縁領域156とを備える。
トレンチ150は、平面的に見てドリフト層112が位置する領域内に所定のピッチで形成され、ベース領域113及びソース領域114に隣接した側壁、並びに、ドリフト層112に隣接した底を有する。トレンチ150の深さは、2.0μm〜8.0μmの範囲内にあり、例えば5μmである。
ゲート絶縁膜154は、熱酸化法により形成された厚さが例えば100nmの二酸化珪素膜からなる。ゲート電極152及びシールド電極158は、CVD法及びイオン注入法により形成された低抵抗ポリシリコンからなる。シールド電極158とドリフト層112との間の絶縁領域156の厚さは、ゲート絶縁膜154の厚さよりも厚く、例えば、0.5μm〜1.5μmの範囲内にある。
半導体基体110は、活性領域A1において、n型の低抵抗半導体層111と、低抵抗半導体層111上に配置されたドリフト層112(第1導電型の半導体層)と、ドリフト層112の表面に形成されたp型のベース領域113と、ベース領域113の表面に配置されたn型のソース領域114と、ベース領域113の表面に配置され、後述する金属プラグ134を介してソース電極130と電気的に接続されているp型のコンタクト領域118と、境界フローティング領域117とを有する。ソース領域114は一方の側部がトレンチ150と隣接しており、他方の側部が金属プラグ134と接している。境界フローティング領域117については後述する。なお、境界フローティング領域117は、周辺領域A2にかかっていてもよい。
ドリフト層112は、低抵抗半導体層111側に配置されたn型の第1半導体層112aと、ソース電極130側に配置されたn型の第2半導体層112bとで構成されている。
実施形態1に係る半導体装置100は、周辺領域A2において、ドリフト層112の表面に設けられ、底部及び側部がドリフト層112に覆われた(すなわち、ドリフト層112のうち周辺トレンチ160と隣接する領域には他の要素が形成されていない)複数の周辺トレンチ160と、複数の周辺トレンチ160のそれぞれの内表面に形成された絶縁層162を介して埋め込まれたトレンチ内電極164と、周辺領域A2の最外周部分の半導体基体表面上に配置されたチャネルストップ電極170とを備える。
周辺トレンチ160の深さは、トレンチ150と同じ深さで形成されており、例えば2.0μm〜8.0μmの範囲内にあり、例えば5μmである。絶縁層162の厚さは、例えば、0.5μm〜1.5μmの範囲内にある。トレンチ内電極164は、CVD法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
周辺領域A2において、活性領域A1側の2本の隣接する周辺トレンチ160同士の間隔は、外周側の隣接する周辺トレンチ160(活性領域A1側から2本目の周辺トレンチ160及びその外周側の周辺トレンチ160)同士の間隔とは異なっている。具体的には、活性領域A1側の2本の隣接する周辺トレンチ160同士の間隔は、外周側の隣接する周辺トレンチ160(活性領域A1側の2本の周辺トレンチ160以外の3本の周辺トレンチ160)同士の間隔よりも狭い。
複数の周辺トレンチ160のうち、活性領域A1側の2本の周辺トレンチ160の内部のトレンチ内電極164は、金属プラグ134を介してソース電極130(フィールドプレート132)と電気的に接続されている。また、複数の周辺トレンチ160のうち、活性領域A1側の2本の周辺トレンチ160以外の周辺トレンチ160(最も外周側に配置されている周辺トレンチ160を含む)の内部のトレンチ内電極164は、電位がフローティングの状態にある。なお、これらのトレンチ内電極164がソース電極130と電気的に接続されている場合でも、本発明の効果は維持される。
半導体基体110は、周辺領域A2において、複数のp型のフローティング領域116と、周辺領域A2の最外周付近に設けられたn型(n型)のチャネルストップ領域119を有する。
低抵抗半導体層111の厚さは、例えば100μm〜400μmの範囲内にあり、低抵抗半導体層111の不純物濃度は、例えば1×1019cm−3〜1×1020cm−3の範囲内にある。ドリフト層112の厚さは、例えば5μm〜120μmの範囲内にある。ドリフト層112の不純物濃度は、例えば5×1013cm−3〜1×1016cm−3の範囲内にある。ベース領域113の最下部の深さ位置は、例えば0.5μm〜4.0μmの範囲内にあり、ベース領域113の不純物濃度は、例えば5×1016cm−3〜1×1018cm−3の範囲内にある。ソース領域114の最深部の深さ位置は、例えば0.1μm〜0.4μmの範囲内にあり、ソース領域114の不純物濃度は、例えば5×1019cm−3〜2×1020cm−3の範囲内にある。
トレンチ150、周辺トレンチ160、ベース領域113及びソース領域114は、ストライプ状に形成されている(図1(b)参照。)。
次に、フローティング領域116及び境界フローティング領域117について説明する。
半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある複数のp型のフローティング領域116を有する。
また、半導体基体110は、平面的に見て活性領域A1の複数のトレンチ150のうち、周辺領域A2に最も近いトレンチ150と、周辺領域A2の複数の周辺トレンチ160のうち、活性領域A1に最も近い周辺トレンチ160との間において、ドリフト層112におけるトレンチ150の底部よりも深い深さ位置にトレンチ150と離間して配置され、電位がフローティングの状態にある境界フローティング領域117を有する。
複数のフローティング領域116は、互いに離間して配置されており、フローティング領域116と境界フローティング領域117も互いに離間して配置されている。フローティング領域116は、周辺領域A2の外周側の隣接する周辺トレンチ160同士の間隔(活性領域A1側から2本目よりも外側の隣接する周辺トレンチ160同士の間隔)と同じ間隔で形成されている。従って、最も活性領域A1側の周辺トレンチ160以外の(周辺領域A2の外周側の)周辺トレンチの直下に形成されているが、最も活性領域A1側の周辺トレンチ160の直下にはフローティング領域116が形成されていない。
フローティング領域116及び境界フローティング領域117は、逆バイアス時に完全空乏化する不純物濃度で形成されている。
層間絶縁膜120は、半導体基体110の一方の表面上に活性領域A1及び周辺領域A2の両方にわたって形成されている。層間絶縁膜120は、活性領域A1においては、平面的に見てトレンチ150同士の間にソース領域114及びコンタクト領域118とコンタクトするためのコンタクトホール122が形成されており、周辺領域A2においては、活性領域A1側の2本の周辺トレンチ160の内部のトレンチ内電極164とコンタクトするためのコンタクトホール122が形成されている。層間絶縁膜120は、CVD法により形成された厚さが例えば1000nmのPSG膜からなる。
コンタクトホール122の内表面には、バリアメタル(図示せず)が形成されており、金属プラグ134は、当該バリアメタルを介して所定の金属がコンタクトホール122の内部に充填されてなる。所定の金属は、例えば、タングステンである。
ソース電極130は、半導体基体110の一方の表面上に層間絶縁膜120を介して配置されている。ソース電極130は、金属プラグ134を介してソース領域114、コンタクト領域118、活性領域A1側の2本の周辺トレンチ160の内部のトレンチ内電極164と電気的に接続されており、さらには、図示しない所定の位置でシールド電極158とも電気的に接続されている。ソース電極130は、スパッタ法により形成された厚さが例えば4μmのアルミニウム系の金属(例えば、Al−Cu系の合金)からなる。
ソース電極130は、活性領域A1だけでなく、周辺領域A2にも延在しており、周辺領域A2に延在している部分がフィールドプレート132となる。すなわち、ソース電極130の一部がフィールドプレート132となっている。フィールドプレート132の長さは、最外端のチャネルストップ電極170と接しないのであれば適宜の長さであってよい。
ドレイン電極140は、低抵抗半導体層111の表面上に形成されている。ドレイン電極140は、Ti−Ni−Auなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば0.5μmである。
2.実施形態1に係る半導体装置の製造方法
実施形態1に係る半導体装置の製造方法は、第1半導体層形成工程と、第2導電型不純物導入工程と、第2半導体層形成工程と、トレンチ及び周辺トレンチ形成工程と、フローティング領域、トレンチ内電極、ゲート電極及びシールド電極形成工程と、ベース領域及びソース領域形成工程と、層間絶縁膜形成工程と、金属プラグ形成工程と、主電極形成工程(ソース電極形成工程及びドレイン電極形成工程)とを含む(図2〜図5参照。)。
(1)第1半導体層形成工程
まず、n型の低抵抗半導体層111上にエピタキシャル成長法により所定の厚さのn型の第1半導体層112aを形成する(図2(a)参照。)。第1半導体層112aの厚さは、例えば、製造後のドリフト層112のおよそ半分程度の厚さである。
(2)第2導電型不純物導入工程
次に、製造後に活性領域A1及び周辺領域A2に画定される領域のうちの所定の領域において、第1半導体層112aの内部にp型不純物を導入する。
具体的には、まず、第1半導体層112a上にフローティング領域116及び境界フローティング領域117に対応する開口を有するマスクM1を形成し、当該マスクM1を介してp型不純物(例えばボロン)をイオン注入(高速イオン注入)する(図2(b)参照。)。次に、第1半導体層112aの表面からマスクM1を除去する。
(3)第2半導体層形成工程
次に、p型不純物が導入された第1半導体層112a上に、エピタキシャル成長法により所定の厚さのn型の第2半導体層112bを形成する(図2(c)参照。)。第1半導体層112aと第2半導体層112bとでドリフト層112を構成する。
(4)トレンチ及び周辺トレンチ形成工程
次に、活性領域A1のトレンチ150及び周辺領域A2の周辺トレンチ160に対応する開口を有するマスク(図示せず)をドリフト層112の表面に形成し、当該マスクを用いてエッチングを行うことにより、ドリフト層112に複数のトレンチ150及び複数の周辺トレンチ160を形成する(図2(d)参照。)。エッチング後、マスクを除去し、犠牲酸化によりトレンチ150及び周辺トレンチ160の内表面を整える。なお、周辺トレンチ160において、活性領域A1となる領域側の2本の隣接する周辺トレンチ160同士の間隔は、外周側の隣接する周辺トレンチ160同士の間隔よりも狭い。
(5)フローティング領域、トレンチ内電極、ゲート電極及びシールド電極形成工程
次に、トレンチ150の内周面及び周辺トレンチ160の内周面を含む半導体基体110の表面上に酸化膜を形成する(図3(a)参照。)。このとき、周辺トレンチ160の内周面の酸化膜が絶縁層162となり、トレンチ150の内周面の酸化膜が絶縁領域156の一部となる。また、このとき、第1半導体層112a内のp型不純物が活性化されてp型のフローティング領域116及び境界フローティング領域117となる。
次に、酸化膜(絶縁層162)上にポリシリコンを堆積させる(図3(b)参照。)。これにより、周辺トレンチ160の内部のポリシリコンがトレンチ内電極164となる。このとき、ポリシリコンの抵抗を下げるためにn型不純物(例えばリン)をイオン注入して熱拡散させてもよい。次に、トレンチ150及び周辺トレンチ160以外の領域のポリシリコン及び酸化膜、並びに、トレンチ150の上部のポリシリコン及び酸化膜をエッチングによって除去する。これにより、トレンチ150の内部のポリシリコンがシールド電極158となる。
次に、熱酸化法によって、トレンチ150の側壁にゲート絶縁膜154を形成するとともに、シールド電極158とゲート電極とを隔てる絶縁領域156の一部を形成する(図3(c)参照。)。次に、CVD法によって、トレンチ150内にポリシリコンを堆積させてゲート電極152を形成する(図3(d)参照。)。
(6)ベース領域及びソース領域形成工程
次に、ベース領域113に対応する開口を有するマスクM2を形成し、当該マスクM2を介してドリフト層112の活性領域A1の表面にp型不純物(例えば、ボロン)をイオン注入する(図4(a)参照。)。次に、マスクM2を除去し、ドリフト層112にイオン注入したp型不純物を活性化させてベース領域113を形成する。次に、ソース領域114及びチャネルストップ領域119に対応する開口を有するマスクM3を形成し、当該マスクM3を介してn型不純物(例えば、砒素)をイオン注入する(図4(b)参照。)。次に、マスクM3を除去し、ドリフト層112にイオン注入したn型不純物を活性化させてソース領域114及びチャネルストップ領域119を形成する(図4(c)参照。)。
(7)層間絶縁膜及び金属プラグ形成工程
次に、半導体基体110の一方面側(ドリフト層112が形成されている側の面)の表面上に層間絶縁膜120を形成する(図4(d)参照。)。次に、層間絶縁膜120の所定の位置にコンタクトホール122を形成する(図5(a)参照)。次に、活性領域A1において、コンタクトホール122を通して、半導体基体110をエッチングで掘り込む。また、周辺領域A2において、コンタクトホール122を通して、トレンチ内電極164をエッチングで掘り込む。
次に、活性領域A1において、層間絶縁膜120をマスクとして、コンタクトホール122の底部にp型不純物を導入(イオン注入)する。次に、当該p型不純物を活性化させてp型のコンタクト領域118を形成する。次に、活性領域A1及び周辺領域A2において、コンタクトホール122の内表面にバリアメタル(図示せず。)を形成し、当該バリアメタルを介して所定の金属をコンタクトホール122の内部に充填する。これにより金属プラグ134が形成される(図5(b)参照。)。
(8)主電極形成工程(ソース電極形成工程及びドレイン電極形成工程)
次に、スパッタ法により、層間絶縁膜120上にAl−Cu系金属を成膜し、ソース電極130を形成する(図5(b)参照。)。ソース電極130は活性領域A1全域と周辺領域A2の所定の位置まで形成されている。周辺領域A2の金属膜はフィールドプレートとしての役割を果たす(図5(b)符号132参照。)。また、低抵抗半導体層111上にTi−Ni−Auなどの多層金属膜を成膜し、ドレイン電極140を形成する(図5(c)参照。)。
このようにして、実施形態1に係る半導体装置100を製造することができる。
3.試験例について
試験例は、「本発明の半導体装置は、フローティング領域のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができること」を示す試験例である。
(1)比較例及び実施例
比較例に係る半導体装置は、フローティング領域116が周辺トレンチ160と隣接している点及び活性領域A1側から1本目から4本目の周辺トレンチの内部のトレンチ内電極がソース電極と接続されている点以外の点については実施形態1に係る半導体装置100と同様の構成を有する半導体装置である。
実施例に係る半導体装置は、活性領域A1側から1本目から4本目の周辺トレンチの内部のトレンチ内電極がソース電極と接続されている点以外の点については実施形態1に係る半導体装置100と同様の構成を有する半導体装置である。
(2)シミュレーション方法
比較例及び実施例のそれぞれについて、フローティング領域のドーズ量を変化させたときの等電位分布及びその時の耐圧BVdssを測定し、評価した。
(3)評価結果
(3−1)比較例に係る半導体装置について、
図6に示すように、比較例に係る半導体装置において規格化ドーズ量が1.0のとき、耐圧は約290Vであり、十分実用的な水準にある。また、図7に示すように、電位が低い部分が周辺領域A2の最外周の周辺トレンチまで広げられている。
しかしながら、比較例に係る半導体装置において規格化ドーズ量が0.43のとき、図6に示すように、耐圧は約250Vであり、規格化ドーズ量が1.0のときと比べて大きく低下している(約5/6くらいになっている)。また、比較例に係る半導体装置において、耐圧が280V以上となるときのドーズマージンを測定すると、規格化ドーズ量が0.69から1.23の範囲(0.54)であった。
また、図9に示すように、電位が低い部分が周辺領域A2の最外周の手前の周辺トレンチにとどまっており、(特に最外周で)規格化ドーズ量が1.0のときよりも空乏層幅が狭くなっている。
(3−2)実施例に係る半導体装置について
図6に示すように、実施例に係る半導体装置において規格化ドーズ量が1.0のとき、耐圧は約295Vであり、十分実用的な水準にある。また、図8に示すように、比較例に係る半導体装置の場合と同様に、電位が低い部分が周辺領域A2の最外周の周辺トレンチまで広げられているが、さらに、周辺トレンチよりも深いフローティング領域と周辺トレンチの底部との間にも空乏層が広がっており、空乏層が厚いままになっている。
また、実施例に係る半導体装置において規格化ドーズ量が0.43のとき、図6に示すように、耐圧は約285Vであり、規格化ドーズ量が1.0のときと比べてあまり低下していない。
また、実施例に係る半導体装置において、耐圧が280V以上となるときのドーズマージンを測定すると、規格化ドーズ量が0.31から1.32の範囲(1.01)であり、比較例に係る半導体装置に比べて、ドーズマージンが2倍近くになっている。これは、フローティング領域を周辺トレンチから離間することで、周辺トレンチ・フローティング領域間にも空乏層が広がり、空乏層幅が稼げるからであると考えられる。
また、図10に示すように、電位が低い部分が周辺領域A2の最外周の手前の周辺トレンチにとどまっているものの、周辺トレンチよりも深いフローティング領域と周辺トレンチの底部との間にも空乏層が広がっており、空乏層が厚いままになっている。
このことから、本発明の半導体装置は、フローティング領域を周辺トレンチから離間した位置に配置することにより、フローティング領域のドーズ量にバラツキが生じたときでも周辺領域の耐圧が大幅に低下することを防ぐことができることがわかった。
4.実施形態1に係る半導体装置100及び半導体装置の製造方法の効果
実施形態1に係る半導体装置100によれば、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にあるp型のフローティング領域116を有するため、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチ160から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることができる。
また、実施形態1に係る半導体装置100によれば、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にあるp型のフローティング領域116を有するため、周辺トレンチ160の配置位置の制約を受けることなくフローティング領域116を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置となる。
また、実施形態1に係る半導体装置100によれば、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、かつ、電位がフローティングの状態にあるp型のフローティング領域116を有するため、(1)周辺トレンチの底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチの底部に対するイオン注入の角度によってフローティング領域のキャリア数(ドーズ量)にバラツキが生じる、ということがない。(2)さらに、他の要因によりフローティング領域116のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域A2の耐圧が大幅に低下することを防ぐことができ、さらには(3)ドーズマージンを大きくとることができる(図6〜図10参照。)。
また、実施形態1に係る半導体装置100は、周辺領域A2において、ドリフト層112の表面に設けられ、底部がドリフト層に覆われた複数の周辺トレンチ160と、複数の周辺トレンチ160のそれぞれの内表面に形成された絶縁層162を介して周辺トレンチ160のそれぞれの内部に形成されたトレンチ内電極164とを備える。
このような構成とすることにより、酸化膜の比誘電率はシリコンの比誘電率よりも大幅に小さいため、酸化膜に大きな電圧を印加しても破壊され難くなる。従って、周辺トレンチ160、絶縁層162及びトレンチ内電極164を有しない半導体装置と比較して、周辺領域A2の耐圧を高くすることができる。
また、実施形態1に係る半導体装置によれば、上記した構成のp型のフローティング領域116を備え、逆バイアスを印加したときに、周辺領域A2における外側の領域にまで空乏層を延ばすことができるため、活性領域A1近傍の周辺トレンチ160等だけでなく、外周付近の周辺トレンチ(酸化膜)にも電界を分担させることができる。従って、本発明の半導体装置によれば、より一層高い耐圧を維持することができる。
また、実施形態1に係る半導体装置100によれば、半導体基体110は、フローティング領域116として、互いに離間して配置された複数のフローティング領域を有するため、活性領域A1から伸びてくる空乏層を周辺領域A2の外周に向かって広げやすくなる。その結果、周辺領域A2の耐圧がより一層低下し難くなる。
また、実施形態1に係る半導体装置100によれば、平面的に見て活性領域A1の複数のトレンチ150のうち、周辺領域A2に最も近いトレンチと、周辺領域A2の複数の周辺トレンチ160のうち、活性領域A1に最も近い周辺トレンチとの間において、ドリフト層112のトレンチ150の底部よりも深い深さ位置にトレンチ150と離間して配置され、電位がフローティングの状態にある境界フローティング領域117を有するため、活性領域A1の空乏層を周辺領域A2に伸長させやすくなる。
また、実施形態1に係る半導体装置100によれば、周辺領域A2において、活性領域A1側の隣接する周辺トレンチ160同士の間隔は、外周側の隣接する周辺トレンチ160同士の間隔とは異なっているため、空乏層の伸びに対応した位置に周辺トレンチ160を配置することにより、より一層周辺領域A2の耐圧を高くすることができる。
また、実施形態1に係る半導体装置100によれば、周辺領域A2において、活性領域A1側の隣接する周辺トレンチ160同士の間隔は、外周側の隣接する周辺トレンチ160同士の間隔よりも狭いため、空乏層を周辺領域A2に延伸させやすくなる。
また、実施形態1に係る半導体装置100によれば、フローティング領域116は、逆バイアス時に完全空乏化する不純物濃度で形成されているため、フローティング領域116内も空乏化させることができ、周辺耐圧が低下し難くなる。
また、実施形態1に係る半導体装置100によれば、複数の周辺トレンチ160のうち、活性領域A1側の1本目の周辺トレンチ160の内部のトレンチ内電極164がソース電極130と接続されているため、活性領域A1の複数のトレンチ150のうち、周辺領域A2に最も近いトレンチと、周辺領域A2の複数の周辺トレンチ160のうち、活性領域A1に最も近い周辺トレンチとの間において、ソース電極130と金属プラグ134及びp型のコンタクト領域118を介して接続されているp型のベース領域113、周辺領域A2に最も近いトレンチ150(シールド電極158がソース電位)、及び、活性領域A1に最も近い周辺トレンチ160のそれぞれから空乏層が延び、ピンチオフ効果を用いて空乏層を延ばし易くなる。従って、この領域での耐圧が高くなる。
また仮に、活性領域A1側から1本目の周辺トレンチ160の内部のトレンチ内電極164がソース電極130とコンタクトされており、かつ、2本目の周辺トレンチ160の内部のトレンチ内電極164の電位がフローティングである場合、2本目の周辺トレンチ160内のトレンチ内電極164は電位を持っていないため、活性領域A1側から1本目の周辺トレンチ160と2本目の周辺トレンチとの間で等電位線は表面方向へ曲線状に延びていくこととなり、必然的に1本目の周辺トレンチ160と2本目の周辺トレンチ160の間に入る等電位線の数が多くなる。従って、電位が高くなりやすい部位である、活性領域A1側から1本目の周辺トレンチ160の底部付近においては、等電位線が密になり電界集中が起こりやすくなるため、当該周辺トレンチ160の底部でアバランシェ降伏が起こり易くなる。その結果、周辺耐圧を高くすることができず、周辺領域A2でブレークダウンが起きることを防ぐことが難しい。
これに対して、実施形態1に係る半導体装置100によれば、複数の周辺トレンチ160のうち、活性領域A1側から2本目の周辺トレンチ160の内部のトレンチ内電極164がソース電極130と接続されているため、活性領域A1側から2本目の周辺トレンチ160と3本目の周辺トレンチ160との間で等電位線は表面方向へ曲線状に延びていくこととなり、2本目の周辺トレンチ160と3本目の周辺トレンチ160の間に入る等電位線の数が多くなる。従って、活性領域A1側から2本目の周辺トレンチ160の底部付近における等電位線が密になるものの、コンタクトが無いためリーク電流が小さくアバランシェ降伏が起こり難くなる。一方、電位が高くなりやすい部位である、活性領域A1側から1本目の周辺トレンチ160の底部においては、等電位線が密になり難くなるため、この部位においてリーク電流が抑制され、アバランシェ降伏が起こり難くなる。その結果、周辺耐圧A2を高くすることができ、周辺領域A2でブレークダウンが起きることを防ぐことができる。
従って、実施形態1に係る半導体装置100によれば、複数の周辺トレンチ160のうち、活性領域A1側の2本の周辺トレンチの内部のトレンチ内電極164は、ソース電極130と接続されているため、周辺耐圧を高くすることができ、周辺領域A2でブレークダウンが起きることを防ぐことができる。
また、実施形態1に係る半導体装置100によれば、複数の周辺トレンチ160のうち、活性領域A1側の2本の周辺トレンチ160以外の周辺トレンチ160の内部のトレンチ内電極164は、電位がフローティングの状態にあるため、逆バイアス時に、活性領域A1から周辺領域A2に空乏層が伸長する過程で、トレンチ内電極164の電位が順次決定されていき、周辺トレンチ160の絶縁層162で電圧を分担することができる。
実施形態1に係る半導体装置の製造方法によれば、第1半導体層形成工程と、第1半導体層の内部に第2導電型の不純物を導入する第2導電型不純物導入工程と、第2半導体層形成工程と、周辺トレンチ形成工程と、主電極形成工程とを含み、第2導電型不純物導入工程から主電極形成工程までの間に、第2導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むため、周辺トレンチ160の底部に対するイオン注入を行うプロセスと比較した場合、イオン注入の角度にバラツキが生じたとしてもフローティング領域116の不純物濃度や大きさが設計時からずれたり、フローティング領域116内の不純物濃度に粗密が生じたりすることがなく、フローティング領域116のキャリア数(ドーズ量)にバラツキが生じ難くなる。その結果、周辺領域A2の耐圧が低下し難い半導体装置を製造することができる。
また、実施形態1に係る半導体装置の製造方法によれば、第1半導体層形成工程と、第1半導体層の内部又は表面上に第2導電型の不純物を導入する第2導電型不純物導入工程と、第2半導体層形成工程と、周辺トレンチ形成工程とがこの順序で実施されているため、周辺トレンチ160の配置位置の制約を受けることなくフローティング領域116を配置することができる。従って、設計自由度が高く、設計変更にも容易に対応可能な半導体装置を製造することができる。
また、実施形態1に係る半導体装置の製造方法によれば、製造後に周辺領域A2に画定される領域において、第2半導体層112bの表面の所定の領域に、第2導電型の不純物が導入された深さ位置よりも浅い周辺トレンチ160を形成する周辺トレンチ形成工程を含むため、製造された半導体装置100は、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチ160から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域A2の耐圧が低下し難くなる。
また、実施形態1に係る半導体装置の製造方法によれば、製造後に活性領域A1より外側の周辺領域A2に画定される領域のうちの所定の領域において、第1半導体層112の内部又は表面上にp型の不純物を導入する第2導電型不純物導入工程と、p型の不純物が導入されたドリフト層112上に、エピタキシャル成長法により所定の厚さのn型の第2半導体層112bを形成するドリフト層形成工程と、製造後に周辺領域A2に画定される領域において、第2半導体層112bの表面の所定の領域に、p型の不純物が導入された深さ位置よりも浅い周辺トレンチ160を形成する周辺トレンチ形成工程と、周辺トレンチ160の内表面に絶縁層162を形成し、絶縁層162を介して周辺トレンチ160の内部にトレンチ内電極164を形成するトレンチ内電極形成工程と、第2半導体層112bの表面上にソース電極130を形成する工程、及び、第1半導体層112aの表面上にドレイン電極140を形成する工程を含む主電極形成工程とを含み、第2導電型不純物導入工程から主電極形成工程までの間に、p型の不純物からフローティング領域116を形成するフローティング領域形成工程をさらに含むため、(1)周辺トレンチ160の底部に対するイオン注入を行うプロセスを行う場合のように周辺トレンチ160の底部に対するイオン注入の角度によってフローティング領域116のキャリア数(ドーズ量)にバラツキが生じる、ということがない。(2)さらに、他の要因によりフローティング領域116のキャリア数(ドーズ量)にバラツキが生じたときでも周辺領域A2の耐圧が大幅に低下することを防ぐことができ、さらには(3)ドーズマージンを大きくとることができる(図6〜10参照。)。
[変形例1]
変形例1に係る半導体装置101は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、フローティング領域の構成が実施形態1に係る半導体装置100の場合とは異なる。すなわち、変形例1に係る半導体装置101においては、図11に示すように、フローティング領域116は、隣接する周辺トレンチ160同士の間に配置されている。
変形例1に係る半導体装置101は、実施形態1に係る半導体装置100の場合と同様に、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある複数のp型のフローティング領域116を有するため、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチから離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域の耐圧をより一層高くすることができる。
[変形例2]
変形例2に係る半導体装置102は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、フローティング領域の構成が実施形態1に係る半導体装置100の場合とは異なる。すなわち、変形例2に係る半導体装置102において、フローティング領域116は、図12に示すように、周辺トレンチ160の中間位置及び周辺トレンチ160直下の両方に配置されている。
変形例2に係る半導体装置102においては、周辺トレンチ160の中間位置にあたるフローティング領域116が下段、周辺トレンチ160直下のフローティング領域が上段になるように互い違いに配置されており、ドリフト層112を効率的に空乏化することができる。
変形例2に係る半導体装置102は、実施形態1に係る半導体装置100の場合と同様に、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある複数のp型のフローティング領域116を有するため、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチ160から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域A2の耐圧をより一層高くすることができる。
[変形例3]
変形例3に係る半導体装置103は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、フローティング領域の構成が実施形態1に係る半導体装置100の場合とは異なる。すなわち変形例3に係る半導体装置103において、フローティング領域116は、図13に示すように、ストライプ状ではなく島状に形成されている。
変形例3に係る半導体装置103においては、フローティング領域116は、ストライプ状の周辺トレンチに沿って所定の間隔で周辺トレンチ直下に配置するとともに、周辺トレンチ同士の中間位置に深さ方向で見て互い違いになるように配置しており、ドリフト層112を効率的に空乏化することができる。
変形例3に係る半導体装置103は、実施形態1に係る半導体装置100の場合と同様に、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある複数のp型のフローティング領域116を有するため、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチ160から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域A2の耐圧をより一層高くすることができる。
[実施形態2]
実施形態2に係る半導体装置104は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、境界フローティング領域が存在しない点で実施形態1に係る半導体装置100の場合とは異なる(図14参照。)。実施形態2においては、境界フローティング領域が存在しない代わりに、最も活性領域A1に近い周辺トレンチ160直下にもフローティング領域116が設けられている。
このように、実施形態2に係る半導体装置104は、境界フローティング領域が存在しない点で実施形態1に係る半導体装置の製造方法の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある複数のp型のフローティング領域116を有するため、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチ160から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域A2の耐圧をより一層高くすることができる。
なお、実施形態2に係る半導体装置104は、境界フローティング領域が存在しない点以外の点においては実施形態1に係る半導体装置100と同様の構成を有するため、実施形態1に係る半導体装置100が有する効果のうち該当する効果を有する。
[実施形態3]
実施形態3に係る半導体装置105は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、表面半導体層が存在する点で実施形態1に係る半導体装置100の場合とは異なる(図15参照。)。すなわち、半導体基体110は、周辺領域A2のドリフト層112の表面において、隣接する周辺トレンチ160同士の間に配置され、フローティング領域116よりも不純物濃度が高いp型の表面半導体層115を有する。
このように、実施形態3に係る半導体装置105は、表面半導体層が存在する点で実施形態1に係る半導体装置の製造方法の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、半導体基体110は、周辺領域A2において、ドリフト層112における周辺トレンチ160の底部よりも深い深さ位置に周辺トレンチ160と離間して配置され、電位がフローティングの状態にある複数のp型のフローティング領域116を有するため、フローティング領域116から周辺トレンチ160へ向かう深さ方向と、周辺トレンチ160から離れる深さ方向との両方向へ空乏層が延伸される。従って、従来の他の半導体装置900よりも空乏層が厚く形成され、周辺トレンチ160底部における電界低減効果が大きくなる。その結果、周辺領域A2の耐圧をより一層高くすることができる。
また、実施形態3に係る半導体装置105によれば、半導体基体110は、周辺領域A2のドリフト層112の表面において、隣接する周辺トレンチ160同士の間に配置され、フローティング領域116よりも不純物濃度が高いp型の表面半導体層115を有するため、隣接する周辺トレンチ160同士の間のドリフト層112を空乏化させやすくなる。
なお、実施形態3に係る半導体装置105は、表面半導体層が存在する点以外の点においては実施形態1に係る半導体装置100と同様の構成を有するため、実施形態1に係る半導体装置100が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
(1)上記各実施形態(各変形例も含む。以下同じ。)において記載した材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
(2)フローティング領域116及び境界フローティング領域117は、離間して配置していれば、適宜の位置に配置してもよい。
(3)上記各実施形態においては、フローティング領域(及び境界フローティング領域)をイオン注入法によって形成したが、本発明はこれに限定されるものではない。フローティング領域(及び境界フローティング領域)をエピタキシャル成長法によって形成してもよい。この場合、第1半導体層を形成した後、第1半導体層上にp型半導体層を選択エピタキシャル成長させ、その後、第2半導体層をエピタキシャル成長させる手法を用いてもよいし。また、第2導電型不純物がドーピングされた膜から、第2導電型不純物を第1半導体層に拡散させる手法を用いても良い。
(4)上記各実施形態においては、本発明を、半導体装置として、MOSFETに適用したが、本発明はこれに限定されるものではない。本発明を、半導体装置として、IGBT,各種ダイオード、サイリスタ、トライアック等適宜の半導体装置に適用してもよい。
(5)上記各実施形態においては、最外周の周辺トレンチ160の内周側(周辺トレンチが配置されている領域)にのみフローティング領域116を形成したが、本発明はこれに限定されるものではない。最外周の周辺トレンチ160の外側(周辺トレンチが配置されている領域の外側)にさらにフローティング領域を形成してもよい(変形例4に係る半導体装置106、図16参照。)。なお、変形例4に係る半導体装置106においては、最外周の周辺トレンチ160の外側のフローティング領域116を1つだけ形成したが複数形成してもよい。
(6)上記各実施形態においては、周辺トレンチ160の深さをトレンチ150の深さと同じ深さとしたが、本発明はこれに限定されるものではない。周辺トレンチ160の深さをトレンチ150の深さよりも深くしてもよい(変形例5に係る半導体装置107、図17参照。)。
(7)上記各実施形態においては、周辺トレンチの間隔を活性領域側と外周側とで異ならせたが、本発明はこれに限定されるものではない。周辺トレンチの間隔を活性領域側と外周側とで等しくしてもよい(変形例6に係る半導体装置108、図18参照。)。
(8)上記実施形態3においては、隣接する周辺トレンチ間のすべてに表面半導体層115を形成したが、本発明はこれに限定されるものではない。隣接する周辺トレンチ160同士の間のうちの少なくとも一箇所に配置されていればよい。また、周辺トレンチ160のうちの最外周の周辺トレンチ160の外側に表面半導体層を形成してもよい。
(9)上記各実施形態においては、フローティング領域として、複数のフローティング領域を形成したが、本発明はこれに限定されるものではない。フローティング領域として、単数(1つ)のフローティング領域を形成してもよい(変形例7に係る半導体装置109、図19のフローティング領域116a参照。)。このとき、最外周の周辺トレンチ160の外側まで延在させた状態でフローティング領域116aを形成してもよい。
100,101,102,103,104,105,106,107,108,109,800,900…半導体装置、110、810、910…半導体基体、111、811,911…低抵抗半導体層、112,812,912…ドリフト層(半導体層)、112a…第1半導体層、112b…第2半導体層、113…ベース領域、114…ソース領域、115…表面半導体層、116,116a,816…フローティング領域、117…境界フローティング領域、118…コンタクト領域、119…チャネルストップ領域、120…層間絶縁膜、122…コンタクトホール、130…ソース電極、132…フィールドプレート、140…ドレイン電極、150…トレンチ、152…ゲート絶縁膜、154…ゲート酸化膜、156…絶縁領域、158…シールド電極、160,860,960…周辺トレンチ、162,862…絶縁層、164,864…トレンチ内電極、170…チャネルストップ電極、A1…活性領域、A2…周辺領域、M1,M2,M3…マスク

Claims (15)

  1. 第1導電型の半導体層を有する半導体基体と、
    前記半導体基体の一方の表面側に設けられた第1の主電極と、
    前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第2の主電極と、
    前記第1の主電極と前記第2の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、
    前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、
    前記半導体基体は、前記周辺領域において、前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある複数の第2導電型のフローティング領域をさらに有することを特徴とする半導体装置。
  2. 第1導電型の半導体層を有する半導体基体と、
    前記半導体基体の一方の表面側に設けられた第1の主電極と、
    前記半導体基体の前記一方の表面とは反対側の他方の表面側に設けられた第2の主電極と、
    前記第1の主電極と前記第2の主電極との間に主電流経路が形成される活性領域より外側の周辺領域において、前記半導体層の表面に設けられ、底部が前記半導体層に覆われた複数の周辺トレンチと、
    前記複数の周辺トレンチのそれぞれの内表面に形成された絶縁層を介して埋め込まれたトレンチ内電極とを備え、
    前記活性領域において、
    前記半導体層に形成された複数のトレンチと、
    前記複数のトレンチのそれぞれの内部に、前記トレンチ内の側壁とゲート絶縁膜を介して形成されたゲート電極と、
    前記トレンチの底と前記ゲート電極との間に位置するシールド電極と、
    前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる絶縁領域とをさらに備え、
    前記半導体基体は、
    前記周辺領域において、
    前記半導体層における前記周辺トレンチの底部よりも深い深さ位置に前記周辺トレンチと離間して配置され、かつ、電位がフローティングの状態にある単数又は複数の第2導電型のフローティング領域をさらに有し、
    前記活性領域において、
    前記半導体層の表面に形成され、前記トレンチの側壁に接している第2導電型のベース領域と、
    前記ベース領域の表面に形成され、前記トレンチの側壁に接している第1導電型のソース領域と、
    平面的に見て、前記活性領域の前記複数のトレンチのうち、前記周辺領域に最も近いトレンチと、前記周辺領域の前記複数の周辺トレンチのうち、前記活性領域に最も近い周辺トレンチとの間において、前記半導体層における前記トレンチの底部よりも深い深さ位置に前記トレンチと離間して配置され、かつ、電位がフローティングの状態にある境界フローティング領域とをさらに有することを特徴とする半導体装置。
  3. 前記半導体基体は、前記フローティング領域として、互いに離間して配置された複数のフローティング領域を有することを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔と異なっていることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
  5. 前記周辺領域において、前記活性領域側の隣接する前記周辺トレンチ同士の間隔は、外周側の隣接する前記周辺トレンチ同士の間隔よりも狭いことを特徴とする請求項4に記載の半導体装置。
  6. 前記フローティング領域は、逆バイアス時に完全空乏化する不純物濃度で形成されていることを特徴とする請求項1〜5のいずれかに記載の半導体装置。
  7. 前記複数の周辺トレンチとして、3本以上の前記周辺トレンチを備え、
    前記複数の周辺トレンチのうち、前記活性領域側の少なくとも2本の前記周辺トレンチの内部の前記トレンチ内電極は、前記第1の主電極と接続されていることを特徴とする請求項1〜6のいずれかに記載の半導体装置。
  8. 前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域に配置されていることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
  9. 前記フローティング領域は、平面的に見て前記周辺トレンチが配置されている領域よりも外側にも配置されていることを特徴とする請求項8に記載の半導体装置。
  10. 前記フローティング領域は、平面的に見て前記周辺トレンチ同士の間に配置されていることを特徴とする請求項1〜9のいずれかに記載の半導体装置。
  11. 前記フローティング領域は、前記周辺トレンチ直下に配置されていることを特徴とする請求項1〜9のいずれかに記載の半導体装置。
  12. 前記周辺トレンチの深さは、前記トレンチの深さと同じ深さであることを特徴とする請求項1〜11のいずれかに記載の半導体装置。
  13. 前記周辺トレンチの深さは、前記トレンチの深さよりも深いことを特徴とする請求項1〜11のいずれかに記載の半導体装置。
  14. 前記半導体基体は、前記周辺領域の前記半導体層の表面において、隣接する前記周辺トレンチ同士の間のうちの少なくとも一箇所に配置され、前記フローティング領域よりも不純物濃度が高い第2導電型の表面半導体層をさらに有することを特徴とする請求項1〜13のいずれかに記載の半導体装置。
  15. 前記1〜14のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    エピタキシャル成長法により所定の厚さの第1導電型の第1半導体層を形成する第1半導体層形成工程と、
    製造後に活性領域より外側の周辺領域に画定される領域のうちの所定の領域において、前記第1半導体層の内部又は表面上に第2導電型の不純物を導入する第2導電型不純物導入工程と、
    前記第2導電型の不純物が導入された前記第1半導体層上に、エピタキシャル成長法により所定の厚さの第1導電型の第2半導体層を形成する第2半導体層形成工程と、
    製造後に前記周辺領域に画定される領域において、前記第2半導体層の表面の所定の領域に、前記第2導電型の不純物が導入された深さ位置よりも浅い周辺トレンチを形成する周辺トレンチ形成工程と、
    前記周辺トレンチの内表面に絶縁層を形成し、前記絶縁層を介して前記周辺トレンチの内部にトレンチ内電極を形成するトレンチ内電極形成工程と、
    前記第2半導体層の表面側に第1の主電極を形成する工程、及び、前記第1半導体層の表面側に第2の主電極を形成する工程を含む主電極形成工程とを含み、
    前記第2導電型不純物導入工程から前記主電極形成工程までの間に、前記第2導電型の不純物からフローティング領域を形成するフローティング領域形成工程をさらに含むことを特徴とする半導体装置の製造方法。
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