JP2017069464A - 半導体装置 - Google Patents

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Abstract

【課題】活性領域からエッジ領域への空乏層の広がりを改善し、高耐圧の外周構造が得られる半導体装置を提供する。【解決手段】活性領域の外側に設けられたエッジ領域は、第1導電型の半導体領域の厚み方向に掘られた第1のエッジトレンチと、第1のエッジトレンチの外側に設けられ、第1導電型の半導体領域の厚み方向に掘られた第2のエッジトレンチと、第1のエッジトレンチの壁面上に絶縁膜を介して第1の主電極と電気的に接続した第1の導電体と、第2のエッジトレンチの壁面上に絶縁膜を介してフローティング電位の第2の導電体とを含むことを特徴とする。【選択図】図1

Description

本発明は、スイッチング動作を行うスイッチング素子とその外側の外周構造を備える半導体装置に関する。
大電流のスイッチング動作を行うスイッチング素子(パワー半導体素子)として、トレンチゲート型のパワーMOSFETが広く用いられている。
トレンチゲート型のパワーMOSFETは、一般的に第1導電型のドレイン領域と、第1導電型のドレイン領域の上に形成された第1導電型のドリフト領域と、第1導電型のドリフト領域上に選択的に形成された第2導電型のベース領域と、第2導電型のベース領域上に選択的に形成された第1導電型のソース領域と、ソース領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁に絶縁膜を介して形成されたゲート電極と、ソース領域と電気的に接続したソース電極と、ドレイン領域と電気的に接続したドレイン電極とを備える。
しかし、このようなトレンチゲート型のパワーMOSFETにおいて、ゲート電極がドリフト領域と対向する面積が広いため、ゲート−ドレイン間の容量が大きくなる。これにより、オン/オフ時のミラー充電期間が長くなり、高速なスイッチング特性が得られないという問題がある。
そこで、ゲート−ドレイン間容量を低減するため、溝内のゲート電極の一部をゲート電極と絶縁したソース電位の補助電極に置き換え、ドリフト領域と制御電極との対向する面積を小さくした例が特許文献1に開示されている。
また、トレンチゲート型のパワーMOSFETの外側の外側領域として、特許文献2のようにトレンチゲート型素子の外側に、P型領域を貫通してドリフト領域に達する外側トレンチと、外側トレンチの内側にドリフト領域と絶縁膜を介して設けられた導電体とを備える。導電体はドレイン電極又はソース電極又はゲート電極と電気的に接続されていないフローティング電位となっている。特許文献2の構造を図4で示す。
特許文献2に開示された構造によれば、外側トレンチ内の導電体同士は、絶縁膜を介して容量結合されるため、活性領域から離れるにつれて外側トレンチごとに電位が上昇する。よって、ドレイン・ソース間に印加される電位を外側トレンチ毎に分割させることによって、半導体装置の外側領域の耐圧を確保することができる。
特開2002−083963号公報 再公表WO2011/024842号公報
特許文献2の半導体装置は、活性領域に最も近い導電体がフローティング電位であるため、活性領域に近いエッジ領域の部分における空乏層をなだらかにすることができず、活性領域の最も外側のトレンチにおける耐圧が十分に得られないという問題があった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、
活性領域と活性領域の外側のエッジ領域を備える半導体装置において、
活性領域は、第1導電型の第1半導体領域と、第1半導体領域上に第1導電型と反対導電型である第2導電型の第2半導体領域と、第2半導体領域上に第1導電型の第3半導体領域と、第2半導体領域上にゲート絶縁膜を介して配置された制御電極と、第3半導体領域と電気的に接続された第1の主電極と、第1半導体領域側に配置された第2の主電極と、を含み、
エッジ領域は、第1導電型の半導体領域の厚み方向に掘られた第1のエッジトレンチと、第1のエッジトレンチの外側に設けられ、第1導電型の半導体領域の厚み方向に掘られた第2のエッジトレンチと、第1のエッジトレンチの壁面上に絶縁膜を介して第1の主電極と電気的に接続した第1の導電体と、第2のエッジトレンチの壁面上に絶縁膜を介してフローティング電位の第2の導電体とを含むことを特徴とする。
本発明は以上のように構成されているので、活性領域に最も近い導電体がソース電位であるため、活性領域からエッジ領域に至る空乏層をなだらかにすることができ、ソース電位の導電体の外側の領域の導電体がフローティング電位であるため、活性領域からエッジ領域に至る空乏層を従来よりもなだらかにすることができる。その結果、半導体装置の耐圧を高めることができる。
半導体装置1の断面図である。 半導体装置1に所定の電位を印加した場合の電気力線図である。 半導体装置1の平面図である。 従来の半導体装置の断面図である。
以下、本発明の実施の形態となる半導体装置について説明する。
半導体装置1の断面図を図1で示す。この半導体装置1は、シリコンで構成された半導体基体2に形成されたトレンチゲート型の素子部(活性領域)200を含む。この半導体基体2においては、ドレイン領域となるN+層10の上に、ドリフト領域となるn−層(第1の半導体領域)20、ベース領域となるp−層(第2の半導体領域)30が順次形成されている。半導体基体2の表面側には、p−層30を貫通して底部がn−層に達する溝(ゲートトレンチ)100が形成されている。溝100は、図1における紙面と垂直方向に延伸し、図3の平面図で示すように並行に複数形成されている。
半導体基体2の表面側の溝100の両側に、ソース領域となるn+層40が形成されている。溝100の内面(側面及び底面)には絶縁膜70が形成されている。
まず、ゲート電極60は、絶縁膜70を介してp−層30と対向するように設けられている。ゲート電極60は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。ゲート電極60は図1のように溝100内に1つずつ配置しても良いし、溝100の左右の側壁部に左右のゲート電極60が設けても良い。この場合、左右のゲート電極60の各々は電気的に接続されている。
ゲート電極60の下にはゲート電極60と分離(絶縁)された補助電極50が形成されている。溝100の底面においても絶縁膜70が形成されているため、補助電極50はその下のn−層20とも絶縁される。補助電極50とゲート電極60間には、絶縁膜70が形成されている。
半導体基板2の表面上に、ソース電極(第1の主電極)80が形成されており、ソース電極80は半導体基板2の表面においてn+層40と接続される。ソース電極80とゲート電極60との間は絶縁されている。なお、ソース電極80はp−層30とも接続されていても良い。半導体基板2の裏面全面には、N+層(ドレイン領域)10と電気的に接続されるドレイン電極(第2の主電極)90が形成されている。
この構造においては、ゲート電極60が溝100の底面側に形成されず、溝100の底部には補助電極50がソース電極80と同電位(接地電位)となるよう配置されているため、ゲート・ドレイン間の容量Cgd(帰還容量)が低減される。
また、補助電極50をゲート電極60よりも下側に配置しているので、補助電極50によって溝24の底部及び側面からn−層20側に空乏層が良好に広がり、耐圧を向上させることが可能である。
活性領域200の外側にはエッジ領域300が形成されている。エッジ領域300内には、n+層40が設けられておらず、エッジ領域300はトランジスタとして機能しない領域である。また、エッジ領域300には、半導体基体2の表面からn−層20の厚み方向に掘られ、互いに離間した1つ以上の第1及び第2のエッジトレンチ110,210を備える。第2のエッジトレンチ210は第1のエッジトレンチ110の外側に設けたトレンチである。図1の半導体装置では、4つの第1のエッジトレンチ110と、3つの第2のエッジトレンチ210となっている。
第1及び第2のエッジトレンチ110,210を平面図で見ると、図3のように配置されている。最も活性領域200に近い第1のエッジトレンチ110は溝100と並行に設けられており、その他の第1のエッジトレンチ110及び第2のエッジトレンチ210は最も活性領域200に近い第1のエッジトレンチ110及び溝100を囲むように活性領域200の外側に形成されている。
第1及び第2のエッジトレンチ110,210の底部及び側面には、溝100と同じように絶縁膜が設けられている。その絶縁膜を介して第1及び第2のエッジトレンチ110,210の内側には高濃度にドープされた導電性の多結晶シリコンからなるエッジ電極120,220が配置されている。エッジ電極120はソース電極80と電気的に接続されており、エッジ電極220はドレイン電極90又はソース電極80又はゲート電極60と電気的に接続されていないフローティング電位となっている。
図1の半導体装置1において、少なくとも最も外側の第1のエッジトレンチ110の上方には、周知のフィールドプレート電極130が第1のエッジトレンチ110の開口部から外側に向かって延びるように形成されている。第1のエッジトレンチ110の開口部から延伸しているフィールドプレート電極130は第1のエッジトレンチ110の開口部を介して第1のエッジトレンチ110内に配置されたエッジ電極120と電気的に接続されている。
また、第2のエッジトレンチ210の上方には、周知のフィールドプレート電極130が第2のエッジトレンチ210の開口部から外側に向かって延びるように形成されている。第2のエッジトレンチ210の開口部から延伸しているフィールドプレート電極130は第2のエッジトレンチ210の開口部を介して第2のエッジトレンチ210内に配置されたエッジ電極220と電気的に接続されている。図1の半導体装置1において、全ての第2のエッジトレンチ210の上方にフィールドプレート電極130が設けられているが、全ての第2のエッジトレンチ210の上方にフィールドプレート電極130を設けなくても良い。
最も外側の第1のエッジトレンチ110と第2のエッジトレンチ210との間に挟まれた半導体基体2(n−層20)の領域、及び隣り合う第2のエッジトレンチ210の間に挟まれた半導体基体2(n−層20)の領域には、p−型のフローティング領域140がn−層20内に埋め込まれており、半導体基体2の表面はn−層20となっている。図3を見るとわかるように、フローティング領域140は活性領域200を囲むように形成されており、少なくとも基板2上面から見る限り、内側及び外側のフローティング領域140とはエッジトレンチによって分断されている。フローティング領域140の不純物濃度は、ソース電極80とドレイン電極90に所定の電位が印加された半導体装置1のオフ時にフローティング領域140が完全空乏化しない程度に、p−層30の不純物濃度よりも小さい。
また、隣り合う第1のエッジトレンチ110間、隣り合う第2のエッジトレンチ210間、第1のエッジトレンチ110と第2のエッジトレンチ210との間の何れかのフローティング領域140は、外側トレンチ110の側壁に接する部分の厚みよりもその外側トレンチ120の側壁から隣り合う外側トレンチ110との間(隣り合う外側トレンチ110間)の領域における厚みの方が大きくしても良い。図1の半導体装置1のように、隣り合う外側トレンチ110間のポイントで最も不純物濃度が高く、外側トレンチの側壁側で不純物濃度が低くなるようにしてもよいが、隣り合う外側トレンチ110の対向する側面をつなぐように設けられていればよい。
半導体装置1にドレイン電極90とソース電極80との間に所定の電位を与え、半導体装置1がオフとする。オフ時の半導体装置1における等電位線を図2の一点斜線で示す。
図2で示すように、フローティング領域140の底部とn−層20とのpn接合界面から空乏層が広がり、フローティング領域140の上部とn−層20とのpn接合界面からも空乏層が広がる。
n−層20と第1のエッジトレンチ110と第2のエッジトレンチ210内のエッジ電極120,220との間の絶縁膜との界面から広がる空乏層、及びn−層20とフィールドプレート電極130との間の絶縁膜との界面から広がる空乏層とがつながることによって、図2のような等電位線となる。
第1のエッジトレンチ110内のエッジ電極120下の空乏層の深さはソース電極80と接続されているので、活性領域の補助電極50によって広がる空乏層と同程度の深さとなり、活性領域200からエッジ領域300のエッジ電極120下における空乏層を従来よりも平坦化することができる。よって、従来の半導体装置では、活性領域200の最も外側の溝100の角部に空乏層が近くなってしまい、その付近でブレークダウンが生じていたが、半導体装置1は活性領域に近い第1のエッジトレンチ110内のエッジ電極120がソース電極と電気的に接続していることにより、その問題を抑制することができる。
また、第1のエッジトレンチ110の壁面と第2のエッジトレンチ210の壁面は、p−型のフローティング領域140を挟むように配置されている。よって、第1のエッジトレンチ110内のエッジ電極120とp−型のフローティング領域140間、第2のエッジトレンチ210内のエッジ電極220とp−型のフローティング領域140間はトレンチ壁面の絶縁膜を介して容量結合している。また、第2のエッジトレンチ210内のエッジ電極220はフローティング電位であり、第2のエッジトレンチ210はp−型のフローティング領域140を挟むように配置されている。従って、エッジトレンチ210内のエッジ電極220とフローティング領域140はエッジトレンチ210の壁面の絶縁膜を介して容量結合している。
よって、最も外側の第1のエッジトレンチ110内のエッジ電極140から外側のエッジトレンチ内のエッジ電極220及びフローティング領域140は容量性結合によって、ドレイン・ソース間に生じる電位差を各々で分担しており、その分担した電位がエッジ電極220及びフローティング領域140に生じている。従って、半導体装置1の外側に向かう等電位線をなだらかにすることができ、半導体装置1の耐圧を更に向上することができる。
ここで、最も外側の第1のエッジトレンチ110と最も内側の第2のエッジトレンチ210間に挟まれた半導体領域(n−層20)の幅、及び/又は第2のエッジトレンチ210間に挟まれた半導体領域(n−層20)の幅は、第1のエッジトレンチ110間に挟まれた半導体領域(n−層20)の幅よりも大きい事が望ましい。これによって、高電位領域を外側に移動させることによって、エッジ領域の活性領域側における空乏層をなだらかにすることで、半導体装置1の耐圧を更に向上することができる。
半導体装置1において、フローティング領域140が半導体基体2の表面に露出していない。可動イオンやマイナスイオン或いは水分が外周構造表面の酸化膜表面に侵入した場合に、酸化膜下の半導体基体2表面にプラスの電荷が誘起されたとしても、p−型のフローティング領域140が半導体基体2の表面ではなくn−層20内に埋め込まれているので、p−型のフローティング領域140の電位分布に不均一な部分が生じて、耐圧の低下を招くことを抑制することができる。
フローティング領域140の上面の高さはp−層30の底部の高さよりも下にある事が望ましい。さらに、半導体基板2の内側のフローティング領域140(図1の紙面から見て左側のフローティング領域140)は、第1のエッジトレンチ110及び第2のエッジトレンチ210の底部の角部を含むように形成されていることが望ましい。更に、図1のように、図1の紙面から見て左側のフローティング領域140は図1の紙面から見て右側のフローティング領域140よりも深くなっており、半導体装置1の外周側(図1の紙面から見て右側)ほど浅くなっていることが望ましい。また、外側に向かって(図1の紙面から見て右側に向かって)フローティング領域140の深さ方向の厚みが小さくなり、また外側に向かってフローティング領域の不純物濃度が下がっていくことが望ましい。これらによって、半導体装置1の外側に向かう等電位線を更になだらかにすることができ、半導体装置1の耐圧を更に向上することができる。
また、最も外側にあるフローティング領域140は厚みよりも横方向に長い事が望ましい。
更に、最も外側にあるフローティング領域140はフィールドプレート電極130よりも外側まで延伸していることが望ましい。下方に設けられたフローティング領域140と上方に設けられたフィールドプレート電極130の両方の効果によって、最も外側の第2のエッジトレンチ210の側面及び角部における電界集中を緩和し、半導体装置1の耐圧を更に向上することができる。
なお、上記において、活性領域200の素子構造がトレンチゲート型のパワーMOSFETであるものとしたが、IGBTや図1以外のトレンチ内の電極構造を備えるMOSFET等のトレンチゲート型の素子を活性領域200に備える場合においても同様の構造を用いることができる。
また、上記の構成は、いずれもnチャネル型の素子であったが、導電型(p型、n型)を逆転させ、pチャネル型の素子を同様に得ることができることは明らかである。この場合、図1に示されたアクセプタ濃度は、p−層23に対応するn−層におけるドナー濃度となる。また、半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
1 半導体装置
2 半導体基体
10 N+層
20 n−層
30 p―層
40 n+層
50 補助電極
60 ゲート電極
70 絶縁膜
80 ソース電極(第1の主電極)
90 ドレイン電極(第2の主電極)
100 溝
110 第1のエッジトレンチ
120 第1のエッジ電極
130 フィールドプレート電極
140 フローティング領域
210 第2のエッジトレンチ
220 第2のエッジ電極

Claims (6)

  1. 活性領域と活性領域の外側のエッジ領域を備える半導体装置において、
    前記活性領域は、
    第1導電型の第1半導体領域と
    前記第1半導体領域上に第1導電型と反対導電型である第2導電型の第2半導体領域と、
    前記第2半導体領域上に第1導電型の第3半導体領域と、
    前記第2半導体領域上にゲート絶縁膜を介して配置された制御電極と、
    前記第3半導体領域と電気的に接続された第1の主電極と、
    前記第1半導体領域側に配置された第2の主電極と、
    を含み、
    前記エッジ領域は、
    前記第1導電型の半導体領域の厚み方向に掘られた第1のエッジトレンチと、
    前記第1のエッジトレンチの外側に設けられ、前記第1導電型の半導体領域の厚み方向に掘られた第2のエッジトレンチと、
    前記第1のエッジトレンチの壁面上に絶縁膜を介して前記第1の主電極と電気的に接続した第1の導電体と、
    前記第2のエッジトレンチの壁面上に絶縁膜を介してフローティング電位の第2の導電体とを含むことを特徴とする半導体装置。
  2. 前記第1及び第2のエッジトレンチは複数配置されており、
    前記第2のエッジトレンチ同士で挟まれた半導体領域の幅は前記第1のエッジトレンチ同士で挟まれた半導体領域の幅よりも広い事を特徴とする請求項1の半導体装置。
  3. 前記第1のエッジトレンチは複数配置されており、
    前記第1のエッジトレンチと前記第2のエッジトレンチで挟まれた半導体領域の幅は、前記第1のエッジトレンチ同士で挟まれた半導体領域の幅よりも広い事を特徴とする請求項1の半導体装置。
  4. 前記第1のエッジトレンチは複数配置されており、
    前記第1のエッジトレンチ間の前記第1半導体領域内に埋め込まれた第2導電型の第4半導体領域が配置されていることを特徴とする請求項1の半導体装置。
  5. 前記第1のエッジトレンチと前記第2のエッジトレンチ間の前記第1半導体領域内に埋め込まれた第2導電型の第5半導体領域が配置されていることを特徴とする請求項1の半導体装置。
  6. 前記第2のエッジトレンチは複数配置されており、
    前記第2のエッジトレンチ間の前記第1半導体領域内に埋め込まれた第2導電型の第6半導体領域が配置されていることを特徴とする請求項の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020202271A (ja) * 2019-06-07 2020-12-17 新電元工業株式会社 半導体装置及び半導体装置の製造方法
CN113410282A (zh) * 2020-03-17 2021-09-17 株式会社东芝 半导体装置
CN113937149A (zh) * 2020-07-13 2022-01-14 苏州东微半导体股份有限公司 半导体功率器件的终端结构及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538934B2 (en) 2021-01-12 2022-12-27 Sanken Electric Co., Ltd. Semiconductor device having a group of trenches in an active region and a mesa portion

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
WO2011024842A1 (ja) * 2009-08-28 2011-03-03 サンケン電気株式会社 半導体装置
JP2013033931A (ja) * 2011-06-08 2013-02-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2013069866A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体装置
JP2014175640A (ja) * 2013-03-13 2014-09-22 Renesas Electronics Corp 縦型複合パワーmosfet

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
WO2011024842A1 (ja) * 2009-08-28 2011-03-03 サンケン電気株式会社 半導体装置
JP2013033931A (ja) * 2011-06-08 2013-02-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2013069866A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体装置
JP2014175640A (ja) * 2013-03-13 2014-09-22 Renesas Electronics Corp 縦型複合パワーmosfet

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020202271A (ja) * 2019-06-07 2020-12-17 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US11626479B2 (en) 2019-06-07 2023-04-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN113410282A (zh) * 2020-03-17 2021-09-17 株式会社东芝 半导体装置
CN113937149A (zh) * 2020-07-13 2022-01-14 苏州东微半导体股份有限公司 半导体功率器件的终端结构及其制造方法

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Publication number Publication date
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