JP2013201237A - 半導体装置 - Google Patents

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Abstract

【課題】同一基板に形成する異なる種類の素子の特性を共に良好にする。
【解決手段】実施形態による半導体装置は、第１および第２の面を有する第１導電型の第１半導体層と、第１半導体層の第２の面側に互いに隣接して形成された第２導電型の第２半導体層と第１導電型の第３半導体層とを備える。さらに、前記装置は、前記第１の面側に第２半導体層と対向するように形成された第２導電型の第４半導体層と、第４半導体層の表面に形成された第１導電型の第５半導体層とを備える。さらに、前記装置は、前記第１の面側に第３半導体層と対向するように形成された第２導電型の第６半導体層と、第４半導体層を貫通する第１トレンチ内に形成されたゲート電極とを備える。さらに、第６半導体層の底面の深さは、第４半導体層の底面の深さよりも深く、第６半導体層の底面と第１半導体層の第２の面との距離は、第４半導体層の底面と第１半導体層の第２の面との距離よりも短い。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードを同一基板に形成したＲＣ−ＩＧＢＴ（Reverse-Conducting IGBT）の開発が盛んに行われている。しかしながら、ＲＣ−ＩＧＢＴでは、良好な特性を実現するのに適した基板（ベース層）の厚さが、ＩＧＢＴとダイオードで異なることが問題となる。例えば、ＩＧＢＴに適した厚さの基板を使用すると、ダイオード特性が犠牲となり、ダイオードに適した厚さの基板を使用するとＩＧＢＴ特性が犠牲となる。
特開２０１０−１１４２４８号公報
同一基板に形成する異なる種類の素子の特性を共に良好にすることが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、第１の面と、前記第１の面の反対側に位置する第２の面とを有する第１導電型の第１半導体層と、前記第１半導体層の前記第２の面側に互いに隣接して形成された第２導電型の第２半導体層および前記第１導電型の第３半導体層とを備える。さらに、前記装置は、前記第１半導体層の前記第１の面側において、前記第２半導体層と対向する位置に形成された前記第２導電型の第４半導体層と、前記第４半導体層の表面に形成された前記第１導電型の第５半導体層とを備える。さらに、前記装置は、前記第１半導体層の前記第１の面側において、前記第３半導体層と対向する位置に形成された前記第２導電型の第６半導体層と、前記第４半導体層を貫通する第１トレンチ内にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記第６半導体層の底面の深さは、前記第４半導体層の底面の深さよりも深く、前記第６半導体層の底面と前記第１半導体層の前記第２の面との距離は、前記第４半導体層の底面と前記第１半導体層の前記第２の面との距離よりも短い。
第１実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。 第４実施形態の半導体装置の構造を示す断面図である。 第１実施形態の変形例の半導体装置の構造を示す断面図である。 第２実施形態の変形例の半導体装置の構造を示す断面図である。 第４実施形態の変形例の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１の半導体装置の半導体基板１００は、第１半導体層の例であるＮ−型の第１ベース層１０１と、第２半導体層の例であるＰ＋型のドレイン層（コレクタ層）１０２と、第３半導体層の例であるＮ＋型のカソード層１０３と、第４半導体層の例であるＰ型の第２ベース層１０４と、第５半導体層の例であるＮ＋型のソース層（エミッタ層）１０５と、第６半導体層の例であるＰ−型のアノード層１０６と、Ｎ型のバッファ層１０７と、Ｐ＋型の第１コンタクト層１０８と、Ｐ＋型の第２コンタクト層１０９とを備えている。符号Ｒ1、Ｒ2はそれぞれ、半導体基板１００内のダイオード領域とＩＧＢＴ領域を示す。
図１の半導体装置はさらに、ゲート絶縁膜１１１と、ゲート電極１１２と、素子分離絶縁膜１１３と、第１の主電極１２１と、第２の主電極１２２とを備えている。
なお、本実施形態では、第１、第２導電型をそれぞれＮ型、Ｐ型としているが、代わりに、第１、第２導電型をそれぞれＰ型、Ｎ型としてもよい。
半導体基板１００は、例えばシリコン基板である。符号Ｓ1、Ｓ2はそれぞれ、半導体基板１００の表面（第１の主面）と裏面（第２の主面）を示す。図１には、半導体基板１００の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１００の主面に垂直なＺ方向が示されている。なお、半導体基板１００の材料は、シリコン以外の単体半導体や化合物半導体でもよい。
第１ベース層１０１は、半導体基板１００内における高抵抗層である。図１に示すように、第１ベース層１０１は、ダイオード領域Ｒ1内とＩＧＢＴ領域Ｒ2内に連続して形成されている。
ドレイン層１０２とカソード層１０３は、第１ベース層１０１の裏面側に互いに隣接して形成されている。ドレイン層１０２は、ＩＧＢＴのドレインおよびコレクタとして機能する。また、カソード層１０３は、ダイオードのカソードとして機能する。図１に示すように、ドレイン層１０２は、ＩＧＢＴ領域Ｒ2内に形成され、カソード層１０３は、ダイオード領域Ｒ1内に形成されている。
第２ベース層１０４は、第１ベース層１０１の表面側において、ドレイン層１０２と対向する位置（すなわち、平面視したときにドレイン層１０２と重なる位置）に形成されている。また、ソース層１０５は、第２ベース層１０４の表面に形成されている。また、アノード層１０６は、第１ベース層１０１の表面側において、カソード層１０３と対向する位置（すなわち、平面視したときにカソード層１０３と重なる位置）に形成されている。ソース層１０５は、ＩＧＢＴのソースおよびエミッタとして機能する。また、アノード層１０６は、ダイオードのアノードとして機能する。
なお、第１ベース層１０１の表面と裏面はそれぞれ、第１の面と、第１の面の反対側に位置する第２の面の例である。
バッファ層１０７は、第１ベース層１０１とドレイン層１０２およびカソード層１０３との間に形成されている。バッファ層１０７は、第２ベース層１０４やアノード層１０６からドレイン層１０２に向かって延びる空乏層を止める機能を有する。
よって、バッファ層１０７は、図５に示すように、第１ベース層１０１とドレイン層１０２との間に全面的に形成すると共に、第１ベース層１０１とカソード層１０３との間に部分的に形成してもよい。図５は、第１実施形態の変形例の半導体装置の構造を示す断面図である。図５では、ドレイン層１０２が、バッファ層１０７を介して第１ベース層１０１の裏面側に形成されており、カソード層１０３が、第１ベース層１０１に接するように第１ベース層１０１の裏面側に形成されている。図５のバッファ層１０７は、第８半導体層の例である。
以下、引き続き図１を参照し、第１実施形態の半導体装置の説明を続ける。
第１コンタクト層１０８は、第２ベース層１０４の表面に、ソース層１０５と隣接して形成されている。第１コンタクト層１０８は、ＩＧＢＴ領域Ｒ2内の第１の主電極１２１とコンタクトを取るために使用される。
第２コンタクト層１０９は、アノード層１０６の表面に形成されている。第２コンタクト層１０９は、ダイオード領域Ｒ1内の第１の主電極１２１とコンタクトを取るために使用される。
半導体基板１００は、表面Ｓ1側に形成された第１および第２トレンチ１３１、１３２を有している。第１トレンチ１３１は、第２ベース層１０４を貫通しており、第２ベース層１０４の底面よりも深い深さに底面を有している。また、第２トレンチ１３２は、第１ベース層１０１内に形成されており、第１トレンチ１３１の底面と同じ深さ、または第１トレンチ１３１の底面よりも深い深さに底面を有している。
符号Ｄ1、Ｄ2、Ｄ3はそれぞれ、半導体基板１００の表面Ｓ1から第２ベース層１０４、第１トレンチ１３１、第２トレンチ１３２の底面までの深さを示す。本実施形態では、これらの深さの間にＤ1＜Ｄ2≦Ｄ3の関係が成り立っている。
ゲート電極１１２は、第１トレンチ１３１内にゲート絶縁膜１１１を介して形成されている。また、素子分離絶縁膜１１３は、ダイオード領域Ｒ1とＩＧＢＴ領域Ｒ2との境界上に位置する第１トレンチ１３１内に形成されている。ゲート絶縁膜１１１とゲート電極１１２は、例えばそれぞれシリコン酸化膜とポリシリコン層である。ゲート電極１１２は、ＩＧＢＴのゲートとして機能する。また、素子分離絶縁膜１１３は、例えばシリコン酸化膜である。
本実施形態では、アノード層１０６が、第２トレンチ１３２の内部に形成されている。その結果、アノード層１０６は、第１トレンチ１３１の底面と同じ深さ、または第１トレンチ１３１の底面よりも深い深さに底面を有している。さらには、アノード層１０６の底面と第１ベース層１０１の裏面との距離Ｔ1が、第２ベース層１０４の底面と第１ベース層１０１の裏面との距離Ｔ2よりも短くなっている（Ｔ1＜Ｔ2）。距離Ｔ1、Ｔ2はそれぞれ、ダイオード領域Ｒ1内とＩＧＢＴ領域Ｒ2内での第１ベース層１０１の実効的な厚さに相当する。距離Ｔ1、Ｔ2は例えばそれぞれ、１２００Ｖ系の半導体装置において１００μｍ、１３０μｍである。
なお、アノード層１０６は例えば、第２トレンチ１３２の内部に、エピタキシャル成長などによりＰ−型半導体層を埋め込むことで形成可能である。また、第２コンタクト層１０９は例えば、このＰ−型半導体層の表面に、エピタキシャル成長やイオン注入などによりＰ＋型半導体層を形成することで形成可能である。
半導体基板１００の表面Ｓ1には、複数の第１の主電極１２１が形成されている。第１の主電極１２１の各々は、第１コンタクト層１０８または第２コンタクト層１０９に接する位置に形成されている。
半導体基板１００の裏面Ｓ2には、ダイオード領域Ｒ1とＩＧＢＴ領域Ｒ2に共通の第２の主電極１２２が形成されている。第２の主電極１２２は、ドレイン層１０２とカソード層１０３に接する位置に形成されている。
以上のように、図１の半導体装置は、ＲＣ−ＩＧＢＴ構造を有している。図１の半導体装置をＩＧＢＴとして動作させる場合には、ドレイン層１０２をドレインおよびコレクタとして使用し、ソース層１０５をソースおよびエミッタとして使用する。一方、図１の半導体装置をダイオードとして動作させる場合には、カソード層１０３とアノード層１０６をそれぞれ、カソードとアノードとして使用する。
（１）距離Ｔ1、Ｔ2の詳細
次に、引き続き図１を参照し、距離Ｔ1、Ｔ2について詳細に説明する。
以上のように、本実施形態では、アノード層１０６の底面の深さＤ3が、第２ベース層１０４の底面の深さＤ1よりも深く設定されている（Ｄ3＞Ｄ1）。その結果、アノード層１０６の底面と第１ベース層１０１の裏面との距離Ｔ1が、第２ベース層１０４の底面と第１ベース層１０１の裏面との距離Ｔ2よりも短くなっている（Ｔ1＜Ｔ2）。すなわち、ダイオード領域Ｒ1内の第１ベース層１０１の実効厚さＴ1が、ＩＧＢＴ領域Ｒ2内の第１ベース層１０１の実効厚さＴ2よりも薄くなっている。
一般に、ダイオードに適した第１ベース層１０１の実効厚さは、ＩＧＢＴに適した第１ベース層１０１の実効厚さよりも薄い。よって、本実施形態によれば、実効厚さＴ1を実効厚さＴ2よりも薄くすることで、実効厚さＴ1、Ｔ2をそれぞれダイオード、ＩＧＢＴに適した厚さに設定することが可能となる。よって、本実施形態によれば、ダイオード特性とＩＧＢＴ特性の両方を良好にすることが可能となる。
また、本実施形態では、アノード層１０６を、第１トレンチ１３１ではなく、第２トレンチ１３２内に形成している。第１トレンチ１３１は、ゲート電極１１２を埋め込むために使用されるため、第１トレンチ１３１の底面の深さＤ2は、ゲート電極１１２に適した深さに設定する必要がある。よって、アノード層１０６を第１トレンチ１３１内に形成する場合には、深さＤ2をダイオードに適した深さに設定できないという問題がある。
一方、本実施形態では、アノード層１０６を第２トレンチ１３２内に形成するため、第２トレンチ１３２の底面の深さＤ3を、ダイオードに適した深さに設定することが可能となる。一般に、ダイオードに適した深さＤ3は、ゲート電極１１２に適した深さＤ2以下である。よって、本実施形態では、深さＤ3を深さＤ2以下に設定している（Ｄ3≧Ｄ2）。
なお、本実施形態では、半導体基板１００の厚さを、ＩＧＢＴに適した厚さに設定することが望ましい。逆に半導体基板１００の厚さをダイオードに適した厚さに設定すると、半導体基板１００の厚さがＩＧＢＴに適した実効厚さＴ2よりも薄くなり、実効厚さＴ2をＩＧＢＴに適した厚さに設定できなくなるからである。一方、半導体基板１００の厚さをＩＧＢＴに適した厚さに設定しておけば、ダイオードに適した実効厚さＴ1は、深さＤ3を調整することで実現可能である。
また、本実施形態では、深さＤ3が深くなるほど、アノード層１０６内の不純物濃度を低くすることが望ましい。理由は、不純物濃度を一定として深さＤ3が深くすると、アノード層１０６の単位面積あたりの不純物総量（すなわちドース量）が増大し、アノード高注入となり、ダイオードのリカバリ特性が悪化するからである。本実施形態では、深さＤ3を深くするほど、アノード層１０６内の不純物総量を少なくする。
なお、本実施形態では、第２ベース層１０４とアノード層１０６を別々の工程により形成するため、アノード層１０６内の不純物濃度は、第２ベース層１０４内の不純物濃度と異なっている。
（２）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
以上のように、本実施形態では、アノード層１０６の底面の深さＤ3が、第２ベース層１０４の底面の深さＤ1よりも深く設定され（Ｄ3＞Ｄ1）、かつ、アノード層１０６の底面と第１ベース層１０１の裏面との距離Ｔ1が、第２ベース層１０４の底面と第１ベース層１０１の裏面との距離Ｔ2よりも短く設定されている（Ｔ1＜Ｔ2）。
よって、本実施形態によれば、距離Ｔ1、Ｔ2をそれぞれダイオード、ＩＧＢＴに適した値に設定し、ダイオード特性とＩＧＢＴ特性の両方を良好にすることが可能となる。
なお、図５に示す距離Ｔ1は、図１に示す距離Ｔ1よりも、バッファ層１０７の厚さの分だけ長いことに留意されたい。図５では、深さＤ3を、深さＤ1とバッファ層１０７の厚さの和よりも深く設定することで、距離Ｔ1を距離Ｔ2よりも短く設定する。
（第２実施形態）
図２は、第２実施形態の半導体装置の構造を示す断面図である。
本実施形態では、図１の第２コンタクト層１０９が、図２の第２コンタクト層２０１に置き換えられている。第２コンタクト層２０１は、第１の主電極１２１とオーミックコンタクトが取れる程度の不純物濃度を有するＰ型層である。本実施形態では、第２コンタクト層２０１の不純物濃度が、第１コンタクト層１０８の不純物濃度よりも低く設定されている。第２コンタクト層２０１は、第７半導体層の例である。
図２では、各第２コンタクト層２０１を平面視したときの面積が、各アノード層１０６のそれよりも広く設定されている。このような構造には、ダイオードの破壊耐圧が向上するという利点や、第１の主電極１２１を第２コンタクト層２０１上に形成する際の位置ずれのマージンが改善されるという利点がある。
なお、本実施形態では、１つの第２コンタクト層２０１が複数のアノード層１０６上に連続して形成されている。
また、本実施形態では、Ｐ−型のアノード層１０６とＰ型の第２コンタクト層２０１をそれぞれ、図６に示すように、Ｐ型のアノード層２１１とＰ−型の第２コンタクト層２１２に置き換えてもよい。図６は、第２実施形態の変形例の半導体装置の構造を示す断面図である。アノード層２１１と第２コンタクト層２１２はそれぞれ、第６、第７半導体層の例である。
図６のダイオード領域Ｒ1では、第１ベース層１０１の表面全体にＰ−型層（第２コンタクト層）２１２を形成し、第１ベース層１０１の表面に部分的にＰ型層（アノード層）２１１を配置する。本変形例によれば、不純物濃度の高いＰ型層２１１をこのように部分的に配置することで、不純物注入量の少ないアノード層２１１を設計することが可能となる。
（第３実施形態）
図３は、第３実施形態の半導体装置の構造を示す断面図である。
本実施形態では、図１のアノード層１０６が、図３のアノード層３０１に置き換えられている。アノード層３０１は、第２トレンチ１３２の外部において、第２トレンチ１３２の底面と側面に接する位置に形成されている。アノード層３０１は、アノード層１０６と同様にＰ−型層であり、第６半導体層の例に相当する。
第２トレンチ１３２の内部には、埋込半導体層３０２が形成されている。埋込半導体層３０２は、例えばポリシリコン層であり、埋込層の例に相当する。本実施形態では、この埋込層を半導体で形成しているが、代わりに、導体で形成してもよい。このような導体の例としては、Ｗ（タングステン）などが挙げられる。
アノード層３０１と埋込半導体層３０２は、例えば、第２トレンチ１３２の形成後に、第２トレンチ１３２の底面と側面に不純物イオンを注入し、イオン注入後に第２トレンチ１３２内に半導体材料を埋め込むことで形成可能である。
また、本実施形態では、図１の第２コンタクト層１０９が、図２の第２コンタクト層３０３に置き換えられている。第２コンタクト層３０３は、Ｐ型層であり、第１ベース層１０１の表面において第２トレンチ１３２と隣接して形成されている。
ここで、第１実施形態と第３実施形態とを比較する。
図１では、アノード層１０６が、第２トレンチ１３２の内部に形成されている。
一方、図３では、アノード層３０１が、第２トレンチ１３２の外部において、第２トレンチ１３２の底面と側面に接する位置に形成されている。その結果、第２トレンチ１３２内の埋込半導体層３０２の分だけ、アノード層１０６内の不純物総量が少なくなる。よって、アノード層１０６を深い位置に形成しているにもかかわらず、不純物注入量の少ないアノード層１０６を実現することができる。
また、本実施形態では、第１実施形態と同様に、アノード層３０１の底面と第１ベース層１０１の裏面との距離Ｔ1が、第２ベース層１０４の底面と第１ベース層１０１の裏面との距離Ｔ2よりも短くなっている（図３参照）。よって、本実施形態によれば、第１実施形態と同様に、距離Ｔ1、Ｔ2をそれぞれダイオード、ＩＧＢＴに適した値に設定し、ダイオード特性とＩＧＢＴ特性の両方を良好にすることが可能となる。
（第４実施形態）
図４は、第４実施形態の半導体装置の構造を示す断面図である。
本実施形態では、図３のアノード層３０１が、図４のアノード層４０１に置き換えられている。アノード層４０１は、アノード層３０１と同様に、第２トレンチ１３２の外部において、第２トレンチ１３２の底面と側面に接する位置に形成されている。ただし、アノード層４０１は、第２トレンチ１３２の側面全体ではなく、第２トレンチ１３２の側面の一部に接している。その結果、第２トレンチ１３２の側面は、アノード層４０１に接する部分と、第１ベース層１０１に接する部分とを有している。アノード層４０１は、アノード層３０１と同様にＰ−型層であり、第６半導体層の例に相当する。
なお、アノード層４０１をアノードとして機能させるためには、アノード層４０１を第１の主電極１２１と電気的に接続する必要がある。よって、本実施形態の半導体装置は、ダイオード領域Ｒ1内のいずれかの場所に、アノード層４０１が第２トレンチ１３２の側面全体に形成された領域を有している。ただし、アノード層４０１と第１の主電極１２１は、別の構造により電気的に接続してもよい。
本実施形態のアノード層４０１によれば、第３実施形態のアノード層３０１よりもさらに、Ｐ型不純物の不純物総量を低減することが可能となる。本実施形態では、半導体基板１００の上面Ｓ1からアノード層４０１の上端までの深さＤ4が深くなるほど、Ｐ型不純物の不純物総量をより少なくすることが可能となる。よって、アノード層４０１への不純物注入量を低減するためには、深さＤ4を深く設定することが望ましい。本実施形態では、深さＤ4を例えば、深さＤ3の１／２以上に設定する（Ｄ4≧Ｄ3／２）。
図７は、第４実施形態の変形例の半導体装置の構造を示す断面図である。図７では、アノード層４０１が、第２トレンチ１３２の底面のみに接しており、第２トレンチ１３２の側面には接していない。本実施形態では、図７のような構造を採用してもよい。
本実施形態では、第３実施形態と同様に、アノード層４０１の底面と第１ベース層１０１の裏面との距離Ｔ1が、第２ベース層１０４の底面と第１ベース層１０１の裏面との距離Ｔ2よりも短くなっている（図４、図７参照）。よって、本実施形態によれば、第３実施形態と同様に、距離Ｔ1、Ｔ2をそれぞれダイオード、ＩＧＢＴに適した値に設定し、ダイオード特性とＩＧＢＴ特性の両方を良好にすることが可能となる。
なお、図１〜図７では、第１の主電極１２１の形状、配置として、任意の形状、配置を採用可能である。例えば、図１の場合、ダイオード領域Ｒ1上の第１の主電極１２１は、第１ベース層１０１と第２コンタクト層１０９に接触するように配置しているが、第２コンタクト層１０９のみに接触するように配置してもよい。また、図１のダイオード領域Ｒ1上の複数の第１の主電極１２１は、１つの第１の主電極１２１に置き換えてもよい。この場合、この第１の主電極１２１は、第１ベース層１０１と複数の第２コンタクト層１０９に接触することとなり、複数の第２コンタクト層１０９上に連続して配置される。これらの構造は、図２〜図７にも適用可能である。
また、ダイオード領域Ｒ1とＩＧＢＴ領域Ｒ2の境界は、ドレイン層１０２とカソード層１０３の境界と一致していてもよいし、ずれていてもよい。後者の場合、ＲＣ−ＩＧＢＴに占めるダイオード領域Ｒ1とＩＧＢＴ領域Ｒ2の比率を調整したり、キャリアの挙動を調整したりなどの境界領域設計により、ずらし量は変わってくる。
以上、第１から第４実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
１００：半導体基板、
１０１：第１ベース層（第１半導体層）、１０２：ドレイン層（第２半導体層）、
１０３：カソード層（第３半導体層）、１０４：第２ベース層（第４半導体層）、
１０５：ソース層（第５半導体層）、１０６：アノード層（第６半導体層）、
１０７：バッファ層（第８半導体層）、
１０８：第１コンタクト層、１０９：第２コンタクト層、
１１１：ゲート絶縁膜、１１２：ゲート電極、１１３：素子分離絶縁膜、
１２１：第１の主電極、１２２：第２の主電極、
１３１：第１トレンチ、１３２：第２トレンチ、
２０１：第２コンタクト層（第７半導体層）、
２１１：アノード層（第６半導体層）、２１２：第２コンタクト層（第７半導体層）、
３０１：アノード層（第６半導体層）、３０２：埋込半導体層（埋込層）、
３０３：第２コンタクト層、
４０１：アノード層（第６半導体層）

Claims (10)

  1. 第１の面と、前記第１の面の反対側に位置する第２の面とを有する第１導電型の第１半導体層と、
    前記第１半導体層の前記第２の面側に互いに隣接して形成された第２導電型の第２半導体層および前記第１導電型の第３半導体層と、
    前記第１半導体層の前記第１の面側において、前記第２半導体層と対向する位置に形成された前記第２導電型の第４半導体層と、
    前記第４半導体層の表面に形成された前記第１導電型の第５半導体層と、
    前記第１半導体層の前記第１の面側において、前記第３半導体層と対向する位置に形成された前記第２導電型の第６半導体層と、
    前記第４半導体層を貫通する第１トレンチ内にゲート絶縁膜を介して形成されたゲート電極とを備える半導体装置であって、
    前記第６半導体層の底面の深さは、前記第４半導体層の底面の深さよりも深く、
    前記第６半導体層の底面と前記第１半導体層の前記第２の面との距離は、前記第４半導体層の底面と前記第１半導体層の前記第２の面との距離よりも短く、
    前記第６半導体層の底面の深さは、前記第１トレンチの底面の深さと同じ、または前記第１トレンチの底面の深さよりも深く、
    前記第６半導体層は、前記第１半導体層内に形成された第２トレンチの内部に形成されており、
    前記装置はさらに、前記第６半導体層の表面に形成され、平面視したときの面積が前記第６半導体層よりも広い、前記第２導電型の第７半導体層を備え、
    前記第２半導体層は、前記第１導電型の第８半導体層を介して前記第１半導体層の前記第２の面側に形成され、
    前記第３半導体層は、前記第１半導体層に接するように前記第１半導体層の前記第２の面側に形成されており、
    前記第６半導体層内の不純物濃度は、前記第４半導体層内の不純物濃度と異なる、
    半導体装置。
  2. 第１の面と、前記第１の面の反対側に位置する第２の面とを有する第１導電型の第１半導体層と、
    前記第１半導体層の前記第２の面側に互いに隣接して形成された第２導電型の第２半導体層および前記第１導電型の第３半導体層と、
    前記第１半導体層の前記第１の面側において、前記第２半導体層と対向する位置に形成された前記第２導電型の第４半導体層と、
    前記第４半導体層の表面に形成された前記第１導電型の第５半導体層と、
    前記第１半導体層の前記第１の面側において、前記第３半導体層と対向する位置に形成された前記第２導電型の第６半導体層と、
    前記第４半導体層を貫通する第１トレンチ内にゲート絶縁膜を介して形成されたゲート電極とを備え、
    前記第６半導体層の底面の深さは、前記第４半導体層の底面の深さよりも深く、
    前記第６半導体層の底面と前記第１半導体層の前記第２の面との距離は、前記第４半導体層の底面と前記第１半導体層の前記第２の面との距離よりも短い、半導体装置。
  3. 前記第６半導体層の底面の深さは、前記第１トレンチの底面の深さと同じ、または前記第１トレンチの底面の深さよりも深い、請求項２に記載の半導体装置。
  4. 前記第６半導体層は、前記第１半導体層内に形成された第２トレンチの内部に形成されている、請求項２または３に記載の半導体装置。
  5. さらに、前記第６半導体層の表面に形成され、平面視したときの面積が前記第６半導体層よりも広い、前記第２導電型の第７半導体層を備える、請求項４に記載の半導体装置。
  6. 前記第６半導体層は、前記第１半導体層内に形成された第２トレンチの外部において、前記第２トレンチの底面または側面に接する位置に形成されている、請求項２または３に記載の半導体装置。
  7. さらに、半導体または導体で形成され、前記第２トレンチの内部に埋め込まれている埋込層を備える、請求項６に記載の半導体装置。
  8. 前記第２トレンチの側面の少なくとも一部は、前記第１半導体層に接している、請求項６または７に記載の半導体装置。
  9. 前記第２半導体層は、前記第１導電型の第８半導体層を介して前記第１半導体層の前記第２の面側に形成され、
    前記第３半導体層は、前記第１半導体層に接するように前記第１半導体層の前記第２の面側に形成されている、
    請求項２から８のいずれか１項に記載の半導体装置。
  10. 前記第６半導体層内の不純物濃度は、前記第４半導体層内の不純物濃度と異なる、請求項２から９のいずれか１項に記載の半導体装置。
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