JP2002222949A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】
【課題】 オン抵抗と耐圧のトレードオフの関係をさら
に改善する。 【解決手段】 Ｎ＋型ドレイン領域としてのシリコン基
板２１の一主面上にＮ型第１高抵抗ドリフト層２２が配
置され、第１高抵抗ドリフト層２２上にＮ−型第２高抵
抗ドリフト層２３が配置されている。第２高抵抗ドリフ
ト層２３の表面層に配置された複数のＰ型ベース領域２
４の各直下位置の第１高抵抗ドリフト層２２の表面層お
よび第２高抵抗ドリフト層２３の底面層にＰ−型高抵抗
埋め込み層２６が配置されている。第１高抵抗ドリフト
層２３の厚さＴ１は、第１高抵抗ドリフト層２３の分担
する分担電圧Ｖ１より低い電圧で、第１高抵抗ドリフト
層２３中に広がる空乏層がドレイン領域２１にリーチス
ルーする厚さに設定される。
に改善する。 【解決手段】 Ｎ＋型ドレイン領域としてのシリコン基
板２１の一主面上にＮ型第１高抵抗ドリフト層２２が配
置され、第１高抵抗ドリフト層２２上にＮ−型第２高抵
抗ドリフト層２３が配置されている。第２高抵抗ドリフ
ト層２３の表面層に配置された複数のＰ型ベース領域２
４の各直下位置の第１高抵抗ドリフト層２２の表面層お
よび第２高抵抗ドリフト層２３の底面層にＰ−型高抵抗
埋め込み層２６が配置されている。第１高抵抗ドリフト
層２３の厚さＴ１は、第１高抵抗ドリフト層２３の分担
する分担電圧Ｖ１より低い電圧で、第１高抵抗ドリフト
層２３中に広がる空乏層がドレイン領域２１にリーチス
ルーする厚さに設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型ＭＯＳＦＥＴ
からなる半導体装置に関する。
からなる半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴは、オン抵抗と耐圧にトレ
ードオフの関係を有し、この関係を改善するため多くの
提案が従来からなされて来ている。以下、特開平９−１
９１１０９号公報に提案された縦型ＭＯＳＦＥＴについ
て、図８を参照して説明する。図８において、１は、Ｎ
＋型ドレイン領域としてのＮ＋型シリコン基板で、シリ
コン基板１の一主面上に下段のＮ−型高抵抗ドリフト層
２がエピタキシャル成長により形成され、高抵抗ドリフ
ト層２の表面層に下側のＰ型埋め込み層３が形成されて
いる。Ｐ型埋め込み層３が形成された高抵抗ドリフト層
２上に中段のＮ−型高抵抗ドリフト層４がエピタキシャ
ル成長により形成され、高抵抗ドリフト層４の表面層に
上側のＰ型埋め込み層５が形成されている。Ｐ型埋め込
み層５が形成された高抵抗ドリフト層４上に上段のＮ−
型高抵抗ドリフト層６がエピタキシャル成長により形成
されている。以下、公知の技術を用いて、高抵抗ドリフ
ト層６の表面層および高抵抗ドリフト層６上に、Ｐ型ベ
ース領域７、Ｎ＋型ソース領域８、ゲート酸化膜９、ゲ
ート電極１０、層間絶縁膜１１およびソース電極１２が
形成され、シリコン基板１の他主面上にドレイン電極１
３が形成されている。各高抵抗ドリフト層２、４、６
は、ソース電極１２とドレイン電極１３との間の耐圧Ｖ
Ｂを分担する分担電圧Ｖ１、Ｖ２、Ｖ３と不純物濃度Ｎ
１、Ｎ２、Ｎ３との関係を（１）式〜（３）式に示す設
計条件としている。 Ｎ１＜１．８９７×１０18×Ｖ１-1.35[ｃｍ-3]…（１） Ｎ２＜１．８９７×１０18×Ｖ１-1.35[ｃｍ-3]…（２） Ｎ３＜１．８９７×１０18×Ｖ１-1.35[ｃｍ-3]…（３）
ードオフの関係を有し、この関係を改善するため多くの
提案が従来からなされて来ている。以下、特開平９−１
９１１０９号公報に提案された縦型ＭＯＳＦＥＴについ
て、図８を参照して説明する。図８において、１は、Ｎ
＋型ドレイン領域としてのＮ＋型シリコン基板で、シリ
コン基板１の一主面上に下段のＮ−型高抵抗ドリフト層
２がエピタキシャル成長により形成され、高抵抗ドリフ
ト層２の表面層に下側のＰ型埋め込み層３が形成されて
いる。Ｐ型埋め込み層３が形成された高抵抗ドリフト層
２上に中段のＮ−型高抵抗ドリフト層４がエピタキシャ
ル成長により形成され、高抵抗ドリフト層４の表面層に
上側のＰ型埋め込み層５が形成されている。Ｐ型埋め込
み層５が形成された高抵抗ドリフト層４上に上段のＮ−
型高抵抗ドリフト層６がエピタキシャル成長により形成
されている。以下、公知の技術を用いて、高抵抗ドリフ
ト層６の表面層および高抵抗ドリフト層６上に、Ｐ型ベ
ース領域７、Ｎ＋型ソース領域８、ゲート酸化膜９、ゲ
ート電極１０、層間絶縁膜１１およびソース電極１２が
形成され、シリコン基板１の他主面上にドレイン電極１
３が形成されている。各高抵抗ドリフト層２、４、６
は、ソース電極１２とドレイン電極１３との間の耐圧Ｖ
Ｂを分担する分担電圧Ｖ１、Ｖ２、Ｖ３と不純物濃度Ｎ
１、Ｎ２、Ｎ３との関係を（１）式〜（３）式に示す設
計条件としている。 Ｎ１＜１．８９７×１０18×Ｖ１-1.35[ｃｍ-3]…（１） Ｎ２＜１．８９７×１０18×Ｖ１-1.35[ｃｍ-3]…（２） Ｎ３＜１．８９７×１０18×Ｖ１-1.35[ｃｍ-3]…（３）
【０００３】
【発明が解決しようとする課題】ところで、各高抵抗ド
リフト層２、４、６の不純物濃度Ｎ１、Ｎ２、Ｎ３と分
担電圧Ｖ１、Ｖ２、Ｖ３との関係は、上記（１）式〜
（３）式によれば、分担電圧Ｖ１、Ｖ２、Ｖ３を高くす
るに従い、不純物濃度Ｎ１、Ｎ２、Ｎ３を低くする必要
がある。さらに、高抵抗ドリフト層２の厚さＴ１もリー
チスルーしないように厚くする必要がある。しかしなが
ら、本発明者らは、耐圧、高抵抗ドリフト層の不純物濃
度、厚さ、およびオン抵抗の関係をシミュレーションし
たところ、所定耐圧に設計したときにオン抵抗が最小値
となる不純物濃度と厚さの最適値が存在することを発見
した。本発明は、高抵抗ドリフト層の不純物濃度と厚さ
において、オン抵抗が最小値となる最適値が存在するこ
とを利用するためになされたものであり、その目的は、
オン抵抗と耐圧のトレードオフの関係をさらに改善する
ことができる新規な半導体装置を提供することである。
リフト層２、４、６の不純物濃度Ｎ１、Ｎ２、Ｎ３と分
担電圧Ｖ１、Ｖ２、Ｖ３との関係は、上記（１）式〜
（３）式によれば、分担電圧Ｖ１、Ｖ２、Ｖ３を高くす
るに従い、不純物濃度Ｎ１、Ｎ２、Ｎ３を低くする必要
がある。さらに、高抵抗ドリフト層２の厚さＴ１もリー
チスルーしないように厚くする必要がある。しかしなが
ら、本発明者らは、耐圧、高抵抗ドリフト層の不純物濃
度、厚さ、およびオン抵抗の関係をシミュレーションし
たところ、所定耐圧に設計したときにオン抵抗が最小値
となる不純物濃度と厚さの最適値が存在することを発見
した。本発明は、高抵抗ドリフト層の不純物濃度と厚さ
において、オン抵抗が最小値となる最適値が存在するこ
とを利用するためになされたものであり、その目的は、
オン抵抗と耐圧のトレードオフの関係をさらに改善する
ことができる新規な半導体装置を提供することである。
【０００４】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、一導電型ドレイン領域としての
半導体基板と、前記半導体基板の一主面上に配置した一
導電型の第１高抵抗ドリフト層と、前記第１高抵抗ドリ
フト層上に配置した一導電型の第２、…、第（ｎ＋１）
高抵抗ドリフト層（ｎは、１以上の整数）と、前記第
（ｎ＋１）高抵抗ドリフト層の表面層に配置した複数個
の他導電型ベース領域と、前記各ベース領域の表面層に
配置した一導電型ソース領域と、前記各ベース領域の直
下位置の前記第１高抵抗ドリフト層の表面層および第２
高抵抗ドリフト層の底面層に配置した他導電型の第１高
抵抗埋め込み層と、前記各ベース領域の直下位置の前記
第２、…、第ｎ高抵抗ドリフト層の表面層および第３、
…、（ｎ＋１）高抵抗ドリフト層の底面層にそれぞれ配
置した他導電型の第２、…、第ｎ高抵抗埋め込み層と、
前記ベース領域の前記第（ｎ＋１）高抵抗ドリフト層と
前記ソース領域に挟まれた領域上にゲート酸化膜を介し
て配置したゲート電極と、前記ベース領域とソース領域
上にオーム接触したソース電極と、前記半導体基板の他
主面上に配置したドレイン電極とを具備した半導体装置
であって、前記第１高抵抗埋め込み層と前記第１高抵抗
ドリフト層とのＰＮ接合に、前記ソース電極とドレイン
電極との間の所定耐圧ＶＢのうち前記第１高抵抗ドリフ
ト層の分担する分担電圧Ｖ１より低い電圧を印加したと
き、第１高抵抗ドリフト層中に広がる空乏層を前記ドレ
イン領域にリーチスルーさせるように、前記第１高抵抗
ドリフト層の厚さＴ１を設定したことを特徴とするもの
であり、叉、第２態様は、オン抵抗ＲonをＸ軸、耐圧Ｖ
ＢをＹ軸、および厚さＴ１をＺ軸とする３次元のグラフ
上で、前記所定耐圧ＶＢのときオン抵抗Ｒonが最小とな
る厚さに、前記第１高抵抗ドリフト層の厚さＴ１を設定
したことを特徴とするものであり、叉、第３態様は、オ
ン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１を
Ｚ軸とする３次元のグラフ上で、オン抵抗Ｒonに対して
前記所定耐圧ＶＢであるときに耐圧ＶＢが最大値をとる
ときの厚さに、前記第１高抵抗ドリフト層の厚さＴ１を
設定したことを特徴とするものであり、叉、第４態様
は、前記第１高抵抗ドリフト層の不純物濃度Ｎ１を、前
記最大値のときの不純物濃度に設定したことを特徴とす
るものであり、叉、第５態様は、前記第１高抵抗ドリフ
ト層の厚さＴ１を、前記第２、…、第（ｎ＋１）高抵抗
ドリフト層の厚さより薄く形成したことを特徴とするも
のであり、叉、第６態様は、前記ベース領域の前記第
（ｎ＋１）高抵抗ドリフト層と前記ソース領域に挟まれ
た領域が溝の側壁に接して配置され、前記ゲート酸化膜
が前記溝内面に配置され、前記ゲート電極が前記溝内に
配設されたことを特徴とするものであり、叉、第７態様
は、前記第（ｎ＋１）高抵抗ドリフト層の表面層に前記
複数のベース領域を囲繞して配置した複数の他導電型ガ
ードリング層と、前記ガードリング層下の前記第１高抵
抗ドリフト層の表面層および第２高抵抗ドリフト層の底
面層に前記第１高抵抗埋め込み層を囲繞して配置した複
数の他導電型第１埋め込みガードリング層と、前記ガー
ドリング層下の前記第２、…、第ｎ高抵抗ドリフト層の
表面層および第３、…、（ｎ＋１）高抵抗ドリフト層の
底面層に前記第２、…、第ｎ高抵抗埋め込み層をそれぞ
れ囲繞して配置した複数の他導電型の第２、…、第ｎ埋
め込みガードリング層とを具備したことを特徴とするも
のである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、一導電型ドレイン領域としての
半導体基板と、前記半導体基板の一主面上に配置した一
導電型の第１高抵抗ドリフト層と、前記第１高抵抗ドリ
フト層上に配置した一導電型の第２、…、第（ｎ＋１）
高抵抗ドリフト層（ｎは、１以上の整数）と、前記第
（ｎ＋１）高抵抗ドリフト層の表面層に配置した複数個
の他導電型ベース領域と、前記各ベース領域の表面層に
配置した一導電型ソース領域と、前記各ベース領域の直
下位置の前記第１高抵抗ドリフト層の表面層および第２
高抵抗ドリフト層の底面層に配置した他導電型の第１高
抵抗埋め込み層と、前記各ベース領域の直下位置の前記
第２、…、第ｎ高抵抗ドリフト層の表面層および第３、
…、（ｎ＋１）高抵抗ドリフト層の底面層にそれぞれ配
置した他導電型の第２、…、第ｎ高抵抗埋め込み層と、
前記ベース領域の前記第（ｎ＋１）高抵抗ドリフト層と
前記ソース領域に挟まれた領域上にゲート酸化膜を介し
て配置したゲート電極と、前記ベース領域とソース領域
上にオーム接触したソース電極と、前記半導体基板の他
主面上に配置したドレイン電極とを具備した半導体装置
であって、前記第１高抵抗埋め込み層と前記第１高抵抗
ドリフト層とのＰＮ接合に、前記ソース電極とドレイン
電極との間の所定耐圧ＶＢのうち前記第１高抵抗ドリフ
ト層の分担する分担電圧Ｖ１より低い電圧を印加したと
き、第１高抵抗ドリフト層中に広がる空乏層を前記ドレ
イン領域にリーチスルーさせるように、前記第１高抵抗
ドリフト層の厚さＴ１を設定したことを特徴とするもの
であり、叉、第２態様は、オン抵抗ＲonをＸ軸、耐圧Ｖ
ＢをＹ軸、および厚さＴ１をＺ軸とする３次元のグラフ
上で、前記所定耐圧ＶＢのときオン抵抗Ｒonが最小とな
る厚さに、前記第１高抵抗ドリフト層の厚さＴ１を設定
したことを特徴とするものであり、叉、第３態様は、オ
ン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１を
Ｚ軸とする３次元のグラフ上で、オン抵抗Ｒonに対して
前記所定耐圧ＶＢであるときに耐圧ＶＢが最大値をとる
ときの厚さに、前記第１高抵抗ドリフト層の厚さＴ１を
設定したことを特徴とするものであり、叉、第４態様
は、前記第１高抵抗ドリフト層の不純物濃度Ｎ１を、前
記最大値のときの不純物濃度に設定したことを特徴とす
るものであり、叉、第５態様は、前記第１高抵抗ドリフ
ト層の厚さＴ１を、前記第２、…、第（ｎ＋１）高抵抗
ドリフト層の厚さより薄く形成したことを特徴とするも
のであり、叉、第６態様は、前記ベース領域の前記第
（ｎ＋１）高抵抗ドリフト層と前記ソース領域に挟まれ
た領域が溝の側壁に接して配置され、前記ゲート酸化膜
が前記溝内面に配置され、前記ゲート電極が前記溝内に
配設されたことを特徴とするものであり、叉、第７態様
は、前記第（ｎ＋１）高抵抗ドリフト層の表面層に前記
複数のベース領域を囲繞して配置した複数の他導電型ガ
ードリング層と、前記ガードリング層下の前記第１高抵
抗ドリフト層の表面層および第２高抵抗ドリフト層の底
面層に前記第１高抵抗埋め込み層を囲繞して配置した複
数の他導電型第１埋め込みガードリング層と、前記ガー
ドリング層下の前記第２、…、第ｎ高抵抗ドリフト層の
表面層および第３、…、（ｎ＋１）高抵抗ドリフト層の
底面層に前記第２、…、第ｎ高抵抗埋め込み層をそれぞ
れ囲繞して配置した複数の他導電型の第２、…、第ｎ埋
め込みガードリング層とを具備したことを特徴とするも
のである。
【０００５】
【発明の実施の形態】本発明に係わる半導体装置は、一
導電型ドレイン領域としての半導体基板と、前記半導体
基板の一主面上に配置した一導電型の第１高抵抗ドリフ
ト層と、前記第１高抵抗ドリフト層上に配置した一導電
型の第２、…、第（ｎ＋１）高抵抗ドリフト層（ｎは、
１以上の整数）と、前記第（ｎ＋１）高抵抗ドリフト層
の表面層に配置した複数個の他導電型ベース領域と、前
記各ベース領域の表面層に配置した一導電型ソース領域
と、前記各ベース領域の直下位置の前記第１高抵抗ドリ
フト層の表面層および第２高抵抗ドリフト層の底面層に
配置した他導電型の第１高抵抗埋め込み層と、前記各ベ
ース領域の直下位置の前記第２、…、第ｎ高抵抗ドリフ
ト層の表面層および第３、…、（ｎ＋１）高抵抗ドリフ
ト層の底面層にそれぞれ配置した他導電型の第２、…、
第ｎ高抵抗埋め込み層と、前記ベース領域の前記第（ｎ
＋１）高抵抗ドリフト層と前記ソース領域に挟まれた領
域上にゲート酸化膜を介して配置したゲート電極と、前
記ベース領域とソース領域上にオーム接触したソース電
極と、前記半導体基板の他主面上に配置したドレイン電
極とを具備した半導体装置であって、前記第１高抵抗埋
め込み層と前記第１高抵抗ドリフト層とのＰＮ接合に、
前記ソース電極とドレイン電極との間の所定耐圧ＶＢの
うち前記第１高抵抗ドリフト層の分担する分担電圧Ｖ１
より低い電圧を印加したとき、第１高抵抗ドリフト層中
に広がる空乏層を前記ドレイン領域にリーチスルーさせ
るように、前記第１高抵抗ドリフト層の厚さＴ１を設定
したことを特徴とするものである。
導電型ドレイン領域としての半導体基板と、前記半導体
基板の一主面上に配置した一導電型の第１高抵抗ドリフ
ト層と、前記第１高抵抗ドリフト層上に配置した一導電
型の第２、…、第（ｎ＋１）高抵抗ドリフト層（ｎは、
１以上の整数）と、前記第（ｎ＋１）高抵抗ドリフト層
の表面層に配置した複数個の他導電型ベース領域と、前
記各ベース領域の表面層に配置した一導電型ソース領域
と、前記各ベース領域の直下位置の前記第１高抵抗ドリ
フト層の表面層および第２高抵抗ドリフト層の底面層に
配置した他導電型の第１高抵抗埋め込み層と、前記各ベ
ース領域の直下位置の前記第２、…、第ｎ高抵抗ドリフ
ト層の表面層および第３、…、（ｎ＋１）高抵抗ドリフ
ト層の底面層にそれぞれ配置した他導電型の第２、…、
第ｎ高抵抗埋め込み層と、前記ベース領域の前記第（ｎ
＋１）高抵抗ドリフト層と前記ソース領域に挟まれた領
域上にゲート酸化膜を介して配置したゲート電極と、前
記ベース領域とソース領域上にオーム接触したソース電
極と、前記半導体基板の他主面上に配置したドレイン電
極とを具備した半導体装置であって、前記第１高抵抗埋
め込み層と前記第１高抵抗ドリフト層とのＰＮ接合に、
前記ソース電極とドレイン電極との間の所定耐圧ＶＢの
うち前記第１高抵抗ドリフト層の分担する分担電圧Ｖ１
より低い電圧を印加したとき、第１高抵抗ドリフト層中
に広がる空乏層を前記ドレイン領域にリーチスルーさせ
るように、前記第１高抵抗ドリフト層の厚さＴ１を設定
したことを特徴とするものである。
【実施例】（第１の実施例）以下に、本発明に基づく第
１実施例として、ゲートプレーナ構造の縦型ＭＯＳＦＥ
Ｔを図１を参照して説明する。図１において、２１は高
濃度一導電型であるＮ＋型ドレイン領域としてのＮ＋型
シリコン基板で、シリコン基板２１の一主面上に低濃度
一導電型であるＮ−型第１高抵抗ドリフト層２２が配置
され、第１高抵抗ドリフト層２２上にＮ−型第２高抵抗
ドリフト層２３が配置されている。第２高抵抗ドリフト
層２３の表面層に平面パターンが正方形のセル状パター
ンで複数の他導電型であるＰ型ベース領域２４が配置さ
れ、ベース領域２４の表面層にＮ＋型ソース領域２５が
配置されている。各ベース領域２４の直下位置の第１高
抵抗ドリフト層２２の表面層および第２高抵抗ドリフト
層２３の底面層に平面パターンが正方形の低濃度他導電
型であるＰ−型高抵抗埋め込み層２６が配置されてい
る。ベース領域２４の第２高抵抗ドリフト層２３とソー
ス領域２５に挟まれた領域上にゲート酸化膜２７を介し
てゲート電極２８が配置され、層間絶縁膜２９によりゲ
ート電極２８から絶縁されてベース領域２４とソース領
域２５上にーム接触したソース電極３０が配置されてい
る。シリコン基板２１の他主面上にドレイン電極３１が
配置されている。Ｗcellはセルサイズ、Ｔ１は第１高抵
抗ドリフト層２２の厚さ、Ｔ２は第２高抵抗ドリフト層
２３の厚さ、Ｗｐは高抵抗埋め込み層２６の幅、Ｔｐは
高抵抗埋め込み層２６の厚さを示している。但し、厚さ
Ｔ１は、シリコン基板２１と高抵抗埋め込み層２６との
間の最短距離を示し、厚さＴ２は、ベース領域２４と高
抵抗埋め込み層２６との間の最短距離を示している。上
記の構成において、本発明の特徴である第１高抵抗ドリ
フト層２２の不純物濃度Ｎ１および厚さＴ１は、ＭＯＳ
ＦＥＴのソース・ドレイン間耐圧ＶＢのうち第１高抵抗
ドリフト層２２が分担電圧Ｖ１を分担するとき、オン抵
抗が最小値となる最適値に設計されている。
１実施例として、ゲートプレーナ構造の縦型ＭＯＳＦＥ
Ｔを図１を参照して説明する。図１において、２１は高
濃度一導電型であるＮ＋型ドレイン領域としてのＮ＋型
シリコン基板で、シリコン基板２１の一主面上に低濃度
一導電型であるＮ−型第１高抵抗ドリフト層２２が配置
され、第１高抵抗ドリフト層２２上にＮ−型第２高抵抗
ドリフト層２３が配置されている。第２高抵抗ドリフト
層２３の表面層に平面パターンが正方形のセル状パター
ンで複数の他導電型であるＰ型ベース領域２４が配置さ
れ、ベース領域２４の表面層にＮ＋型ソース領域２５が
配置されている。各ベース領域２４の直下位置の第１高
抵抗ドリフト層２２の表面層および第２高抵抗ドリフト
層２３の底面層に平面パターンが正方形の低濃度他導電
型であるＰ−型高抵抗埋め込み層２６が配置されてい
る。ベース領域２４の第２高抵抗ドリフト層２３とソー
ス領域２５に挟まれた領域上にゲート酸化膜２７を介し
てゲート電極２８が配置され、層間絶縁膜２９によりゲ
ート電極２８から絶縁されてベース領域２４とソース領
域２５上にーム接触したソース電極３０が配置されてい
る。シリコン基板２１の他主面上にドレイン電極３１が
配置されている。Ｗcellはセルサイズ、Ｔ１は第１高抵
抗ドリフト層２２の厚さ、Ｔ２は第２高抵抗ドリフト層
２３の厚さ、Ｗｐは高抵抗埋め込み層２６の幅、Ｔｐは
高抵抗埋め込み層２６の厚さを示している。但し、厚さ
Ｔ１は、シリコン基板２１と高抵抗埋め込み層２６との
間の最短距離を示し、厚さＴ２は、ベース領域２４と高
抵抗埋め込み層２６との間の最短距離を示している。上
記の構成において、本発明の特徴である第１高抵抗ドリ
フト層２２の不純物濃度Ｎ１および厚さＴ１は、ＭＯＳ
ＦＥＴのソース・ドレイン間耐圧ＶＢのうち第１高抵抗
ドリフト層２２が分担電圧Ｖ１を分担するとき、オン抵
抗が最小値となる最適値に設計されている。
【０００６】次に、上記構成のＭＯＳＦＥＴの設計例に
ついて説明する。ＭＯＳＦＥＴのソース・ドレイン間耐
圧ＶＢを３００Ｖとし、第１高抵抗ドリフト層２２と第
２高抵抗ドリフト層２３とで、耐圧ＶＢ＝３００ＶをＶ
1＝Ｖ２＝１５０Ｖずつ分担するものとする。
ついて説明する。ＭＯＳＦＥＴのソース・ドレイン間耐
圧ＶＢを３００Ｖとし、第１高抵抗ドリフト層２２と第
２高抵抗ドリフト層２３とで、耐圧ＶＢ＝３００ＶをＶ
1＝Ｖ２＝１５０Ｖずつ分担するものとする。
【０００７】まず、第２高抵抗ドリフト層２３の不純物
濃度Ｎ２および厚さＴ２の設計例について説明する。分
担電圧Ｖ２および不純物濃度Ｎ２を変数として、分担電
圧Ｖ２と不純物濃度Ｎ２の関係をシミュレーションし、
シミュレーション結果に基づいて、図２に示すグラフで
表す。図２から、第２高抵抗ドリフト層２３の不純物濃
度Ｎ２は、分担電圧Ｖ２＝１５０Ｖに対して１０％の余
裕度をとり、Ｎ２＝２．３×１０15[ｃｍ-3]とする。
尚、不純物濃度Ｎ２は、分担電圧Ｖ２＝１５０Ｖに対し
て必要に応じて１０％とは異なる余裕度をとり、設計し
てもよい。次に、Ｔ２は、外周のガードリングを設計す
る従来技術を用いて、Ｅcritical（アバアランシェ降伏
を起こす電界臨界値）を超えない寸法を設定する。本実
施例では、６〜７μｍの寸法に設計される。
濃度Ｎ２および厚さＴ２の設計例について説明する。分
担電圧Ｖ２および不純物濃度Ｎ２を変数として、分担電
圧Ｖ２と不純物濃度Ｎ２の関係をシミュレーションし、
シミュレーション結果に基づいて、図２に示すグラフで
表す。図２から、第２高抵抗ドリフト層２３の不純物濃
度Ｎ２は、分担電圧Ｖ２＝１５０Ｖに対して１０％の余
裕度をとり、Ｎ２＝２．３×１０15[ｃｍ-3]とする。
尚、不純物濃度Ｎ２は、分担電圧Ｖ２＝１５０Ｖに対し
て必要に応じて１０％とは異なる余裕度をとり、設計し
てもよい。次に、Ｔ２は、外周のガードリングを設計す
る従来技術を用いて、Ｅcritical（アバアランシェ降伏
を起こす電界臨界値）を超えない寸法を設定する。本実
施例では、６〜７μｍの寸法に設計される。
【０００８】次に、高抵抗埋め込み層２６の設計例につ
いて説明する。高抵抗埋め込み層２６は、各ベース領域
２４の中央直下位置に配置され、その幅Ｗｐは、広すぎ
ると、高抵抗埋め込み層２６間のＪＦＥＴ成分によりオ
ン抵抗が上昇し、狭すぎると、高抵抗埋め込み層２６か
ら最も離れた位置の電界強度が上昇するため、ここで
は、幅ＷｐはセルサイズＷcellの略l／２となるように
設計する。また、高抵抗埋め込み層２６の厚さＴｐは、
幅Ｗｐと略同一となるように設計され、高抵抗埋め込み
層２６の抵抗率は、第２高抵抗ドリフト層２３の抵抗率
と略同一に設計する。
いて説明する。高抵抗埋め込み層２６は、各ベース領域
２４の中央直下位置に配置され、その幅Ｗｐは、広すぎ
ると、高抵抗埋め込み層２６間のＪＦＥＴ成分によりオ
ン抵抗が上昇し、狭すぎると、高抵抗埋め込み層２６か
ら最も離れた位置の電界強度が上昇するため、ここで
は、幅ＷｐはセルサイズＷcellの略l／２となるように
設計する。また、高抵抗埋め込み層２６の厚さＴｐは、
幅Ｗｐと略同一となるように設計され、高抵抗埋め込み
層２６の抵抗率は、第２高抵抗ドリフト層２３の抵抗率
と略同一に設計する。
【０００９】次に、第１高抵抗ドリフト層２２の不純物
濃度Ｎ１および厚さＴ１の設計例について説明する。Ｐ
Ｎ接合において、ＰＮ接合からＮ−層中に広がる空乏層
が、Ｎ＋層にリーチスルーするときの耐圧ＶＢとＮ−層
の最大厚さＴＭＡＸとの関係は、１つのモデルとして、
次式で示すことができる。 ＴＭＡＸ＝２．０４５×１０-6×ＶＢ1.15[ｃｍ] …（４） （４）式を用いて、分担電圧Ｖ１＝１５０Ｖのとき、高
抵抗埋め込み層２６と第１高抵抗ドリフト層２２のＰＮ
接合から第１高抵抗ドリフト層２２中に広がる空乏層が
ドレイン領域２１にリーチスルーする第１高抵抗ドリフ
ト層２２の最大厚さＴ１ＭＡＸを求めると、次式で示す
ことができる。 Ｔ１ＭＡＸ＝６．５μｍ …（５） 次に、第２高抵抗ドリフト層２３および高抵抗埋め込み
層２６が上記のように設計されたＭＯＳＦＥＴの耐圧Ｖ
Ｂと規正化されたオン抵抗Ｒonとの関係は、第１高抵抗
ドリフト層２２の不純物濃度Ｎ１、厚さＴ１および分担
電圧Ｖ１を変数としてシミュレーションすると、オン抵
抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１をＺ軸
とする３次元のグラフに表されるが、図示を簡明にする
ため、（５）式に示すＴ１ＭＡＸ＝６．５μｍの前後の
厚さＴ１として、Ｔ１＝２、３、４、５、６、７μｍの
６水準をとって、オン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸
として、図３に２次元のグラフで表している。尚、Ｔ１
の各水準においてプロットされた点は、不純物濃度Ｎ１
の各値を表し、Ｔ１＝２〜６μｍの各水準における各値
は、Ｔ１＝７μｍに示された各値と同一順に同一の値で
ある。
濃度Ｎ１および厚さＴ１の設計例について説明する。Ｐ
Ｎ接合において、ＰＮ接合からＮ−層中に広がる空乏層
が、Ｎ＋層にリーチスルーするときの耐圧ＶＢとＮ−層
の最大厚さＴＭＡＸとの関係は、１つのモデルとして、
次式で示すことができる。 ＴＭＡＸ＝２．０４５×１０-6×ＶＢ1.15[ｃｍ] …（４） （４）式を用いて、分担電圧Ｖ１＝１５０Ｖのとき、高
抵抗埋め込み層２６と第１高抵抗ドリフト層２２のＰＮ
接合から第１高抵抗ドリフト層２２中に広がる空乏層が
ドレイン領域２１にリーチスルーする第１高抵抗ドリフ
ト層２２の最大厚さＴ１ＭＡＸを求めると、次式で示す
ことができる。 Ｔ１ＭＡＸ＝６．５μｍ …（５） 次に、第２高抵抗ドリフト層２３および高抵抗埋め込み
層２６が上記のように設計されたＭＯＳＦＥＴの耐圧Ｖ
Ｂと規正化されたオン抵抗Ｒonとの関係は、第１高抵抗
ドリフト層２２の不純物濃度Ｎ１、厚さＴ１および分担
電圧Ｖ１を変数としてシミュレーションすると、オン抵
抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１をＺ軸
とする３次元のグラフに表されるが、図示を簡明にする
ため、（５）式に示すＴ１ＭＡＸ＝６．５μｍの前後の
厚さＴ１として、Ｔ１＝２、３、４、５、６、７μｍの
６水準をとって、オン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸
として、図３に２次元のグラフで表している。尚、Ｔ１
の各水準においてプロットされた点は、不純物濃度Ｎ１
の各値を表し、Ｔ１＝２〜６μｍの各水準における各値
は、Ｔ１＝７μｍに示された各値と同一順に同一の値で
ある。
【００１０】分担電圧Ｖ１＝１５０Ｖ、すなわち、耐圧
ＶＢ＝Ｖ１＋Ｖ２＝３００Ｖとするためには、高抵抗埋
め込み層２６を考慮しない場合の第１高抵抗ドリフト層
２２の厚さＴ１は、（５）式に示したリーチスルーする
第１高抵抗ドリフト層２２の最大厚さＴ１ＭＡＸ＝６．
５μｍ以上にする必要がある。しかし、高抵抗埋め込み
層２６を考慮した場合には、図３に示すように、厚さＴ
１がＴ１ＭＡＸ＝６．５μｍより薄い水準でも、耐圧Ｖ
Ｂ＝３００Ｖとできる水準があり、第１高抵抗ドリフト
層２２の厚さＴ１は、リーチスルーする最大厚さＴ１Ｍ
ＡＸより薄くすることができ、次式で示すことができ
る。 Ｔ１＜６．５μｍ …（６） 図３より、耐圧ＶＢ＝３００Ｖでのオン抵抗Ｒonが最小
となるＴ１は、３μｍ＜Ｔ１＜４μｍの範囲にあること
が理解できる。
ＶＢ＝Ｖ１＋Ｖ２＝３００Ｖとするためには、高抵抗埋
め込み層２６を考慮しない場合の第１高抵抗ドリフト層
２２の厚さＴ１は、（５）式に示したリーチスルーする
第１高抵抗ドリフト層２２の最大厚さＴ１ＭＡＸ＝６．
５μｍ以上にする必要がある。しかし、高抵抗埋め込み
層２６を考慮した場合には、図３に示すように、厚さＴ
１がＴ１ＭＡＸ＝６．５μｍより薄い水準でも、耐圧Ｖ
Ｂ＝３００Ｖとできる水準があり、第１高抵抗ドリフト
層２２の厚さＴ１は、リーチスルーする最大厚さＴ１Ｍ
ＡＸより薄くすることができ、次式で示すことができ
る。 Ｔ１＜６．５μｍ …（６） 図３より、耐圧ＶＢ＝３００Ｖでのオン抵抗Ｒonが最小
となるＴ１は、３μｍ＜Ｔ１＜４μｍの範囲にあること
が理解できる。
【００１１】さらに、図３に示すように、Ｔ１＜６．５
μｍでのＴ１の各水準のグラフは最大値を有しており、
最大値の点を設計値として選択すると、直線上の点を設
計値として選択した場合より、不純物濃度Ｎ１のバラツ
キに対して、耐圧ＶＢのバラツキが小さくなる。従っ
て、耐圧ＶＢ＝３００Ｖに最大値を有するときの厚さＴ
１を設計値とすればよく、図３から３μｍ＜Ｔ１＜４μ
ｍの範囲でＴ１＝３μｍより少し厚いところに最適値が
あることが理解できる。不純物濃度Ｎ１は、この最大値
のときの値を設計値とすればよく、Ｎ１≒２．６×１０
15ｃｍ-3に最適値があることが理解できる。
μｍでのＴ１の各水準のグラフは最大値を有しており、
最大値の点を設計値として選択すると、直線上の点を設
計値として選択した場合より、不純物濃度Ｎ１のバラツ
キに対して、耐圧ＶＢのバラツキが小さくなる。従っ
て、耐圧ＶＢ＝３００Ｖに最大値を有するときの厚さＴ
１を設計値とすればよく、図３から３μｍ＜Ｔ１＜４μ
ｍの範囲でＴ１＝３μｍより少し厚いところに最適値が
あることが理解できる。不純物濃度Ｎ１は、この最大値
のときの値を設計値とすればよく、Ｎ１≒２．６×１０
15ｃｍ-3に最適値があることが理解できる。
【００１２】上記構成のＭＯＳＦＥＴの動作について説
明する。先ず、オン動作について説明する。ドレイン電
極３１とソース電極３０間にドレイン電極３１側を正と
する電圧が印加された状態で、ゲート電極２８へ閾値電
圧以上の電圧を印加すると、ゲート電極２８直下のベー
ス領域２４の表面層にＮ型チャネル領域が形成され、ソ
ース電極→ソース領域→チャネル領域→第２高抵抗ドリ
フト層→第１高抵抗ドリフト層→ドレイン領域→ドレイ
ン電極に電子が流れ、ドレイン電極３１とソース電極３
０間が導通し、ＭＯＳＦＥＴはオン動作状態となる。こ
のときのオン抵抗は、上述の設計をしているために、第
１高抵抗ドリフト層２２の厚さＴ１を、（５）式に示し
たリーチスルーする第１高抵抗ドリフト層２２の最大厚
さＴ１ＭＡＸ＝６．５μｍ以上とした場合より低減する
ことができる。
明する。先ず、オン動作について説明する。ドレイン電
極３１とソース電極３０間にドレイン電極３１側を正と
する電圧が印加された状態で、ゲート電極２８へ閾値電
圧以上の電圧を印加すると、ゲート電極２８直下のベー
ス領域２４の表面層にＮ型チャネル領域が形成され、ソ
ース電極→ソース領域→チャネル領域→第２高抵抗ドリ
フト層→第１高抵抗ドリフト層→ドレイン領域→ドレイ
ン電極に電子が流れ、ドレイン電極３１とソース電極３
０間が導通し、ＭＯＳＦＥＴはオン動作状態となる。こ
のときのオン抵抗は、上述の設計をしているために、第
１高抵抗ドリフト層２２の厚さＴ１を、（５）式に示し
たリーチスルーする第１高抵抗ドリフト層２２の最大厚
さＴ１ＭＡＸ＝６．５μｍ以上とした場合より低減する
ことができる。
【００１３】次に、オフ動作について説明する。ゲート
電極２８へ閾値電圧以下の電圧を印加した状態で、ドレ
イン電極３１とソース電極３０間にドレイン電極３１側
を正とする電圧を印加しても、ゲート電極２８直下のベ
ース領域２４の表面層にＮ型チャネル領域が形成されな
いため、チャネル領域を介してのドレイン電極３１とソ
ース電極３０間の導通はなく、ＭＯＳＦＥＴはオフ動作
状態である。このオフ状態で、ドレイン電極３１とソー
ス電極３０間の印加電圧が１５０Ｖまでは、ベース領域
２４と第２高抵抗ドリフト層２３のＰＮ接合から第２高
抵抗ドリフト層２３中に広がる空乏層により電圧を分担
する。印加電圧が１５０Ｖを越えると、第２高抵抗ドリ
フト層２３に広がっている空乏層が高抵抗埋め込み層２
６の一部に到達してパンチスルー状態となり、第２高抵
抗ドリフト層２３が印加電圧のうち１５０Ｖ分の電圧を
分担固定し、さらに高抵抗埋め込み層２６と第１高抵抗
ドリフト層２２のＰＮ接合から第１高抵抗ドリフト層２
２中に広がる空乏層により１５０Ｖを超える印加電圧分
の電圧を分担する。第１高抵抗ドリフト層２２の厚さＴ
１が、Ｔ１＜Ｔ１ＭＡＸに設計されているため、第１高
抵抗ドリフト層２２中に広がる空乏層は、印加電圧が３
００Ｖより低い段階で、ドレイン領域２１に到達し、リ
ーチスルー状態となり伸びにくくなるが、この時点で、
高抵抗埋め込み層２６と第１高抵抗ドリフト層２２のＰ
Ｎ接合から高抵抗埋め込み層２６中に広がる空乏層によ
る、高抵抗埋め込み層２６の空乏化はしておらず、この
高抵抗埋め込み層２６が完全に空乏化するまで１５０Ｖ
を超える印加電圧分の電圧を分担するため、第１高抵抗
ドリフト層２２が印加電圧のうち１５０Ｖ分の電圧を分
担でき、ＭＯＳＦＥＴとして耐圧ＶＢ＝３００Ｖを確保
できる。
電極２８へ閾値電圧以下の電圧を印加した状態で、ドレ
イン電極３１とソース電極３０間にドレイン電極３１側
を正とする電圧を印加しても、ゲート電極２８直下のベ
ース領域２４の表面層にＮ型チャネル領域が形成されな
いため、チャネル領域を介してのドレイン電極３１とソ
ース電極３０間の導通はなく、ＭＯＳＦＥＴはオフ動作
状態である。このオフ状態で、ドレイン電極３１とソー
ス電極３０間の印加電圧が１５０Ｖまでは、ベース領域
２４と第２高抵抗ドリフト層２３のＰＮ接合から第２高
抵抗ドリフト層２３中に広がる空乏層により電圧を分担
する。印加電圧が１５０Ｖを越えると、第２高抵抗ドリ
フト層２３に広がっている空乏層が高抵抗埋め込み層２
６の一部に到達してパンチスルー状態となり、第２高抵
抗ドリフト層２３が印加電圧のうち１５０Ｖ分の電圧を
分担固定し、さらに高抵抗埋め込み層２６と第１高抵抗
ドリフト層２２のＰＮ接合から第１高抵抗ドリフト層２
２中に広がる空乏層により１５０Ｖを超える印加電圧分
の電圧を分担する。第１高抵抗ドリフト層２２の厚さＴ
１が、Ｔ１＜Ｔ１ＭＡＸに設計されているため、第１高
抵抗ドリフト層２２中に広がる空乏層は、印加電圧が３
００Ｖより低い段階で、ドレイン領域２１に到達し、リ
ーチスルー状態となり伸びにくくなるが、この時点で、
高抵抗埋め込み層２６と第１高抵抗ドリフト層２２のＰ
Ｎ接合から高抵抗埋め込み層２６中に広がる空乏層によ
る、高抵抗埋め込み層２６の空乏化はしておらず、この
高抵抗埋め込み層２６が完全に空乏化するまで１５０Ｖ
を超える印加電圧分の電圧を分担するため、第１高抵抗
ドリフト層２２が印加電圧のうち１５０Ｖ分の電圧を分
担でき、ＭＯＳＦＥＴとして耐圧ＶＢ＝３００Ｖを確保
できる。
【００１４】以下に、上記構成のＭＯＳＦＥＴの製造方
法を図４を参照して説明する。 （ａ）第１工程は、この工程の完了後を図４（ａ）に示
すように、Ｎ＋型シリコン基板２１上にＮ−型第１高抵
抗ドリフト層２２をエピタキシャル成長させる。
法を図４を参照して説明する。 （ａ）第１工程は、この工程の完了後を図４（ａ）に示
すように、Ｎ＋型シリコン基板２１上にＮ−型第１高抵
抗ドリフト層２２をエピタキシャル成長させる。
【００１５】（ｂ）第２工程は、この工程の完了後を図
４（ｂ）に示すように、第１工程完了後、フォトマスク
工程を用いてレジストパターンをマスクとして、イオン
注入法を用いて第１高抵抗ドリフト層２２の表面層に高
抵抗埋め込み層２６のためのイオン注入層２６ａを形成
し、レジストパターンを除去する。イオン注入層２６ａ
は、加速電圧を変えながらイオン注入を複数回行ない形
成してもよい。
４（ｂ）に示すように、第１工程完了後、フォトマスク
工程を用いてレジストパターンをマスクとして、イオン
注入法を用いて第１高抵抗ドリフト層２２の表面層に高
抵抗埋め込み層２６のためのイオン注入層２６ａを形成
し、レジストパターンを除去する。イオン注入層２６ａ
は、加速電圧を変えながらイオン注入を複数回行ない形
成してもよい。
【００１６】（ｃ）第３工程は、この工程の完了後を図
４（ｃ）に示すように、第２工程完了後、第１高抵抗ド
リフト層２２上にＮ−型第２高抵抗ドリフト層２３をエ
ピタキシャル成長させ、イオン注入層２６ａを熱押込み
して、第１高抵抗ドリフト層２２の表面層および第２高
抵抗ドリフト層２３の底面層に高抵抗埋め込み層２６を
形成する。
４（ｃ）に示すように、第２工程完了後、第１高抵抗ド
リフト層２２上にＮ−型第２高抵抗ドリフト層２３をエ
ピタキシャル成長させ、イオン注入層２６ａを熱押込み
して、第１高抵抗ドリフト層２２の表面層および第２高
抵抗ドリフト層２３の底面層に高抵抗埋め込み層２６を
形成する。
【００１７】（ｄ）第４工程は、この工程の完了後を図
１に示すように、第３工程完了後、公知の技術を用い
て、第２高抵抗ドリフト層２３の表面層および第２高抵
抗ドリフト層２３上に、Ｐ型ベース領域２４、Ｎ＋型ソ
ース領域２５、ゲート酸化膜２７、ゲート電極２８、層
間絶縁膜２９およびソース電極３０を形成し、シリコン
基板２１の他主面上にドレイン電極３１を形成する。
１に示すように、第３工程完了後、公知の技術を用い
て、第２高抵抗ドリフト層２３の表面層および第２高抵
抗ドリフト層２３上に、Ｐ型ベース領域２４、Ｎ＋型ソ
ース領域２５、ゲート酸化膜２７、ゲート電極２８、層
間絶縁膜２９およびソース電極３０を形成し、シリコン
基板２１の他主面上にドレイン電極３１を形成する。
【００１８】以上のように、第１高抵抗ドリフト層２２
と第２高抵抗ドリフト層２３とで、耐圧ＶＢ＝３００Ｖ
を１５０Ｖずつ等しく分担しているにもかかわらず、図
３に示す関係から、第１高抵抗ドリフト層２２の不純物
濃度Ｎ１および厚さＴ１を最適値に設計することによ
り、Ｎ１＞Ｎ２、Ｔ１＜Ｔ２となり、第１高抵抗ドリフ
ト層２２によるオン抵抗成分は、第２高抵抗ドリフト層
２３によるオン抵抗成分より低くなり、オン抵抗と耐圧
のトレードオフの関係を特開平９−１９１１０９号公報
に提案された縦型ＭＯＳＦＥＴよりさらに改善すること
ができる。
と第２高抵抗ドリフト層２３とで、耐圧ＶＢ＝３００Ｖ
を１５０Ｖずつ等しく分担しているにもかかわらず、図
３に示す関係から、第１高抵抗ドリフト層２２の不純物
濃度Ｎ１および厚さＴ１を最適値に設計することによ
り、Ｎ１＞Ｎ２、Ｔ１＜Ｔ２となり、第１高抵抗ドリフ
ト層２２によるオン抵抗成分は、第２高抵抗ドリフト層
２３によるオン抵抗成分より低くなり、オン抵抗と耐圧
のトレードオフの関係を特開平９−１９１１０９号公報
に提案された縦型ＭＯＳＦＥＴよりさらに改善すること
ができる。
【００１９】（第２の実施例）次に、第２実施例とし
て、溝ゲート構造の縦型ＭＯＳＦＥＴを図５を参照して
説明する。図５において、４１はＮ＋型ドレイン領域と
してのＮ＋型シリコン基板で、シリコン基板４１の一主
面上にＮ−型第１高抵抗ドリフト層４２が配置され、第
１高抵抗ドリフト層４２上にＮ−型第２高抵抗ドリフト
層４３が配置されている。第２高抵抗ドリフト層４３の
表面層には格子状平面パターンの溝４４が形成され、こ
の溝４４に囲繞された第２高抵抗ドリフト層４３の表面
層にＰ型ベース領域４５が配置され、ベース領域４５の
表面層にＮ＋型ソース領域４６が配置されている。各ベ
ース領域４５の直下位置の第１高抵抗ドリフト層４２の
表面層および第２高抵抗ドリフト層４３の底面層にＰ−
型高抵抗埋め込み層４７が配置されている。溝４４内に
ゲート酸化膜４８を介してゲート電極４９が配置され、
層間絶縁膜５０によりゲート電極４９から絶縁されてベ
ース領域４５とソース領域４６上にオーム接触したソー
ス電極５１が配置されている。シリコン基板４１の他主
面上にドレイン電極５２が配置されている。上記の構成
において、本発明の特徴である第１高抵抗ドリフト層４
２の不純物濃度Ｎ１および厚さＴ１は、ＭＯＳＦＥＴの
ソース・ドレイン間耐圧ＶＢのうち第１高抵抗ドリフト
層４２が分担電圧Ｖ１を分担するとき、オン抵抗が最小
値となる最適値に設計されている。
て、溝ゲート構造の縦型ＭＯＳＦＥＴを図５を参照して
説明する。図５において、４１はＮ＋型ドレイン領域と
してのＮ＋型シリコン基板で、シリコン基板４１の一主
面上にＮ−型第１高抵抗ドリフト層４２が配置され、第
１高抵抗ドリフト層４２上にＮ−型第２高抵抗ドリフト
層４３が配置されている。第２高抵抗ドリフト層４３の
表面層には格子状平面パターンの溝４４が形成され、こ
の溝４４に囲繞された第２高抵抗ドリフト層４３の表面
層にＰ型ベース領域４５が配置され、ベース領域４５の
表面層にＮ＋型ソース領域４６が配置されている。各ベ
ース領域４５の直下位置の第１高抵抗ドリフト層４２の
表面層および第２高抵抗ドリフト層４３の底面層にＰ−
型高抵抗埋め込み層４７が配置されている。溝４４内に
ゲート酸化膜４８を介してゲート電極４９が配置され、
層間絶縁膜５０によりゲート電極４９から絶縁されてベ
ース領域４５とソース領域４６上にオーム接触したソー
ス電極５１が配置されている。シリコン基板４１の他主
面上にドレイン電極５２が配置されている。上記の構成
において、本発明の特徴である第１高抵抗ドリフト層４
２の不純物濃度Ｎ１および厚さＴ１は、ＭＯＳＦＥＴの
ソース・ドレイン間耐圧ＶＢのうち第１高抵抗ドリフト
層４２が分担電圧Ｖ１を分担するとき、オン抵抗が最小
値となる最適値に設計されている。
【００２０】第１高抵抗ドリフト層４２、第２高抵抗ド
リフト層４３および高抵抗埋め込み層４７の設計例につ
いては、第１実施例の第１高抵抗ドリフト層２２、第２
高抵抗ドリフト層２３および高抵抗埋め込み層２６の設
計例と同様であり、説明を省略する。
リフト層４３および高抵抗埋め込み層４７の設計例につ
いては、第１実施例の第１高抵抗ドリフト層２２、第２
高抵抗ドリフト層２３および高抵抗埋め込み層２６の設
計例と同様であり、説明を省略する。
【００２１】上記構成のＭＯＳＦＥＴの動作について
も、第１実施例のＭＯＳＦＥＴの動作と同様であり、説
明を省略する。
も、第１実施例のＭＯＳＦＥＴの動作と同様であり、説
明を省略する。
【００２２】上記構成のＭＯＳＦＥＴの製造方法につい
ても、第１高抵抗ドリフト層４２、第２高抵抗ドリフト
層４３および高抵抗埋め込み層４７を形成するまでは、
第１実施例のＭＯＳＦＥＴの第１高抵抗ドリフト層２
２、第２高抵抗ドリフト層２３および高抵抗埋め込み層
２６を形成する方法と同様であり、溝４４、ベース領域
４５、ソース領域４６、ゲート酸化膜４８、ゲート電極
４９、層間絶縁膜５０、ソース電極５１およびドレイン
電極５２は、公知の技術を用いて形成できるので説明を
省略する。
ても、第１高抵抗ドリフト層４２、第２高抵抗ドリフト
層４３および高抵抗埋め込み層４７を形成するまでは、
第１実施例のＭＯＳＦＥＴの第１高抵抗ドリフト層２
２、第２高抵抗ドリフト層２３および高抵抗埋め込み層
２６を形成する方法と同様であり、溝４４、ベース領域
４５、ソース領域４６、ゲート酸化膜４８、ゲート電極
４９、層間絶縁膜５０、ソース電極５１およびドレイン
電極５２は、公知の技術を用いて形成できるので説明を
省略する。
【００２３】（第３の実施例）次に、第３実施例とし
て、縦型ＭＯＳＦＥＴの終端構造を図６を参照して説明
する。この終端構造は、第１実施例で説明したＭＯＳＦ
ＥＴをセル部として、プレーナ構造の素子終端部での耐
圧劣化の阻止を図るものであって、図1と同一部分には
同一符号を付して、その説明を省略し、終端構造のみに
ついて説明する。図６において、第２高抵抗ドリフト層
２３の表面層の素子終端部に、複数のベース領域２４を
囲繞する複数のＰ−型ガードリング層３２と、外周端に
てガードリング層３２を囲繞するＮ＋型チャネルストッ
パ層３３とが配置されている。素子終端部の第１高抵抗
ドリフト層２２の表面層および第２高抵抗ドリフト層２
３の底面層に各高抵抗埋め込み層２６を囲繞する複数の
Ｐ−型埋め込みガードリング層３４が配置されている。
素子終端部の第２高抵抗ドリフト層２３およびガードリ
ング層３２上にフィールド酸化膜３５が配置され、チャ
ネルストッパ層３３上にチャネルストッパ電極３６が配
置されている。
て、縦型ＭＯＳＦＥＴの終端構造を図６を参照して説明
する。この終端構造は、第１実施例で説明したＭＯＳＦ
ＥＴをセル部として、プレーナ構造の素子終端部での耐
圧劣化の阻止を図るものであって、図1と同一部分には
同一符号を付して、その説明を省略し、終端構造のみに
ついて説明する。図６において、第２高抵抗ドリフト層
２３の表面層の素子終端部に、複数のベース領域２４を
囲繞する複数のＰ−型ガードリング層３２と、外周端に
てガードリング層３２を囲繞するＮ＋型チャネルストッ
パ層３３とが配置されている。素子終端部の第１高抵抗
ドリフト層２２の表面層および第２高抵抗ドリフト層２
３の底面層に各高抵抗埋め込み層２６を囲繞する複数の
Ｐ−型埋め込みガードリング層３４が配置されている。
素子終端部の第２高抵抗ドリフト層２３およびガードリ
ング層３２上にフィールド酸化膜３５が配置され、チャ
ネルストッパ層３３上にチャネルストッパ電極３６が配
置されている。
【００２４】各埋め込みガードリング層３４の幅Ｗpgお
よび厚さＴpgは、高抵抗埋め込み層２６の幅Ｗｐ、厚さ
Ｔｐと略同一幅に設計し、各ガードリング層３２間の距
離Ｌ１および各埋め込みガードリング層３４間の距離Ｌ
２は、Ｌ１＜Ｌ２となるように設計して、素子終端部に
おける電界の上昇の抑止および電界集中を緩和するとと
もに、リーチスルー状態での最外周セル部の高抵抗埋め
込み層２６の空乏化を確実に行い、素子終端部での耐圧
劣化を阻止することができる。尚、上記実施例では、第
１実施例で説明したＭＯＳＦＥＴをセル部としたが、第
２実施例で説明したＭＯＳＦＥＴをセル部とした場合に
も適用可能である。
よび厚さＴpgは、高抵抗埋め込み層２６の幅Ｗｐ、厚さ
Ｔｐと略同一幅に設計し、各ガードリング層３２間の距
離Ｌ１および各埋め込みガードリング層３４間の距離Ｌ
２は、Ｌ１＜Ｌ２となるように設計して、素子終端部に
おける電界の上昇の抑止および電界集中を緩和するとと
もに、リーチスルー状態での最外周セル部の高抵抗埋め
込み層２６の空乏化を確実に行い、素子終端部での耐圧
劣化を阻止することができる。尚、上記実施例では、第
１実施例で説明したＭＯＳＦＥＴをセル部としたが、第
２実施例で説明したＭＯＳＦＥＴをセル部とした場合に
も適用可能である。
【００２５】（第４の実施例）次に、第４実施例とし
て、ゲートプレーナ構造の縦型ＭＯＳＦＥＴを図７を参
照して説明する。図７において、６１はＮ＋型ドレイン
領域としてのＮ＋型シリコン基板で、シリコン基板６１
の一主面上にＮ型第１高抵抗ドリフト層６２が配置さ
れ、第１高抵抗ドリフト層６２上にＮ−型第２高抵抗ド
リフト層６３が配置され、第２高抵抗ドリフト層６３上
にＮ−型第３高抵抗ドリフト層６４が配置されている。
第３高抵抗ドリフト層６４の表面層に平面パターンが正
方形のセル状パターンで複数のＰ型ベース領域６５が配
置され、ベース領域６５の表面層にソース領域６６が配
置されている。各ベース領域６５の直下位置の第１高抵
抗ドリフト層６２の表面層および第２高抵抗ドリフト層
６３の底面層にＰ−型第１高抵抗埋め込み層６７が配置
され、同じく各ベース領域６５の直下位置の第２高抵抗
ドリフト層６３の表面層および第３高抵抗ドリフト層６
４の底面層にＰ−型第２高抵抗埋め込み層６８が配置さ
れている。ベース領域６５の第３高抵抗ドリフト層６４
とソース領域６６に挟まれた領域上にゲート酸化膜６９
を介してゲート電極７０が配置され、層間絶縁膜７１に
よりゲート電極７０から絶縁されてベース領域６５とソ
ース領域６６上にオーム接触したソース電極７２が配置
されている。シリコン基板６１の他主面上にドレイン電
極７３が配置されている。Ｗcellはセルサイズ、Ｔ１は
第１高抵抗ドリフト層６２の厚さ、Ｔ２は第２高抵抗ド
リフト層６３の厚さ、Ｔ３は第３高抵抗ドリフト層６４
の厚さ、Ｗｐ１は第１高抵抗埋め込み層６７の幅、Ｔｐ
１は第１高抵抗埋め込み層６７の厚さ、Ｗｐ２は第２高
抵抗埋め込み層６８の幅、Ｔｐ２は第２高抵抗埋め込み
層６８の厚さを示している。但し、厚さＴ１は、シリコ
ン基板６１と第１高抵抗埋め込み層６７との間の最短距
離を示し、厚さＴ２は、第１高抵抗埋め込み層６７と第
２高抵抗埋め込み層６８との間の最短距離を示し、厚さ
Ｔ３は、ベース領域６５と第２高抵抗埋め込み層６８と
の間の最短距離を示している。上記の構成において、本
発明の特徴である第１高抵抗ドリフト層６２の不純物濃
度Ｎ１および厚さＴ１は、ＭＯＳＦＥＴのソース・ドレ
イン間耐圧ＶＢのうち第１高抵抗ドリフト層６２が分担
電圧Ｖ１を分担するとき、オン抵抗が最小値となる最適
値に設計されている。
て、ゲートプレーナ構造の縦型ＭＯＳＦＥＴを図７を参
照して説明する。図７において、６１はＮ＋型ドレイン
領域としてのＮ＋型シリコン基板で、シリコン基板６１
の一主面上にＮ型第１高抵抗ドリフト層６２が配置さ
れ、第１高抵抗ドリフト層６２上にＮ−型第２高抵抗ド
リフト層６３が配置され、第２高抵抗ドリフト層６３上
にＮ−型第３高抵抗ドリフト層６４が配置されている。
第３高抵抗ドリフト層６４の表面層に平面パターンが正
方形のセル状パターンで複数のＰ型ベース領域６５が配
置され、ベース領域６５の表面層にソース領域６６が配
置されている。各ベース領域６５の直下位置の第１高抵
抗ドリフト層６２の表面層および第２高抵抗ドリフト層
６３の底面層にＰ−型第１高抵抗埋め込み層６７が配置
され、同じく各ベース領域６５の直下位置の第２高抵抗
ドリフト層６３の表面層および第３高抵抗ドリフト層６
４の底面層にＰ−型第２高抵抗埋め込み層６８が配置さ
れている。ベース領域６５の第３高抵抗ドリフト層６４
とソース領域６６に挟まれた領域上にゲート酸化膜６９
を介してゲート電極７０が配置され、層間絶縁膜７１に
よりゲート電極７０から絶縁されてベース領域６５とソ
ース領域６６上にオーム接触したソース電極７２が配置
されている。シリコン基板６１の他主面上にドレイン電
極７３が配置されている。Ｗcellはセルサイズ、Ｔ１は
第１高抵抗ドリフト層６２の厚さ、Ｔ２は第２高抵抗ド
リフト層６３の厚さ、Ｔ３は第３高抵抗ドリフト層６４
の厚さ、Ｗｐ１は第１高抵抗埋め込み層６７の幅、Ｔｐ
１は第１高抵抗埋め込み層６７の厚さ、Ｗｐ２は第２高
抵抗埋め込み層６８の幅、Ｔｐ２は第２高抵抗埋め込み
層６８の厚さを示している。但し、厚さＴ１は、シリコ
ン基板６１と第１高抵抗埋め込み層６７との間の最短距
離を示し、厚さＴ２は、第１高抵抗埋め込み層６７と第
２高抵抗埋め込み層６８との間の最短距離を示し、厚さ
Ｔ３は、ベース領域６５と第２高抵抗埋め込み層６８と
の間の最短距離を示している。上記の構成において、本
発明の特徴である第１高抵抗ドリフト層６２の不純物濃
度Ｎ１および厚さＴ１は、ＭＯＳＦＥＴのソース・ドレ
イン間耐圧ＶＢのうち第１高抵抗ドリフト層６２が分担
電圧Ｖ１を分担するとき、オン抵抗が最小値となる最適
値に設計されている。
【００２６】次に、上記構成のＭＯＳＦＥＴの設計例に
ついて説明する。ＭＯＳＦＥＴのソース・ドレイン間耐
圧ＶＢを６００Ｖとし、第１高抵抗ドリフト層６２、第
２高抵抗ドリフト層６３および第３高抵抗ドリフト層６
４で、耐圧ＶＢ＝６００ＶをＶ1＝Ｖ２＝Ｖ３＝２００
Ｖずつ分担するものとする。
ついて説明する。ＭＯＳＦＥＴのソース・ドレイン間耐
圧ＶＢを６００Ｖとし、第１高抵抗ドリフト層６２、第
２高抵抗ドリフト層６３および第３高抵抗ドリフト層６
４で、耐圧ＶＢ＝６００ＶをＶ1＝Ｖ２＝Ｖ３＝２００
Ｖずつ分担するものとする。
【００２７】まず、第２高抵抗ドリフト層６３および第
３高抵抗ドリフト層６４の不純物濃度Ｎ２，Ｎ３および
厚さＴ２，Ｔ３の設計例について説明する。第２高抵抗
ドリフト層６３および第３高抵抗ドリフト層６４の不純
物濃度Ｎ２，Ｎ３は、図２を用いて、分担電圧Ｖ２＝Ｖ
３＝２００Ｖの場合について、第１実施例と同様に求
め、Ｎ２＝Ｎ３＝１．６×１０15[ｃｍ-3]とする。次
に、第２高抵抗ドリフト層６３および第３高抵抗ドリフ
ト層６４の厚さＴ２，Ｔ３は、第１実施例と同様に、Ｅ
critical（アバアランシェ降伏を起こす電界臨界値）を
超えない寸法を設定する。本実施例では、７〜８μｍの
寸法に設計される。
３高抵抗ドリフト層６４の不純物濃度Ｎ２，Ｎ３および
厚さＴ２，Ｔ３の設計例について説明する。第２高抵抗
ドリフト層６３および第３高抵抗ドリフト層６４の不純
物濃度Ｎ２，Ｎ３は、図２を用いて、分担電圧Ｖ２＝Ｖ
３＝２００Ｖの場合について、第１実施例と同様に求
め、Ｎ２＝Ｎ３＝１．６×１０15[ｃｍ-3]とする。次
に、第２高抵抗ドリフト層６３および第３高抵抗ドリフ
ト層６４の厚さＴ２，Ｔ３は、第１実施例と同様に、Ｅ
critical（アバアランシェ降伏を起こす電界臨界値）を
超えない寸法を設定する。本実施例では、７〜８μｍの
寸法に設計される。
【００２８】次に、第１高抵抗埋め込み層６７および第
２高抵抗埋め込み層６８は、実施例１と同様に設計され
る。すなわち、第１高抵抗埋め込み層６７および第２高
抵抗埋め込み層６８の幅Ｗｐ１，Ｗｐ２はセルサイズＷ
cellの略l／２となるように設計され、厚さＴｐ１，Ｔ
ｐ２は、幅Ｗｐ１，Ｗｐ２と略同一となるように設計さ
れ、抵抗率は第２高抵抗ドリフト層６３および第３高抵
抗ドリフト層６４の抵抗率と略同一に設計される。
２高抵抗埋め込み層６８は、実施例１と同様に設計され
る。すなわち、第１高抵抗埋め込み層６７および第２高
抵抗埋め込み層６８の幅Ｗｐ１，Ｗｐ２はセルサイズＷ
cellの略l／２となるように設計され、厚さＴｐ１，Ｔ
ｐ２は、幅Ｗｐ１，Ｗｐ２と略同一となるように設計さ
れ、抵抗率は第２高抵抗ドリフト層６３および第３高抵
抗ドリフト層６４の抵抗率と略同一に設計される。
【００２９】次に、第１高抵抗ドリフト層６２の不純物
濃度Ｎ１および厚さＴ１の設計例について説明する。実
施例１と同様に、（４）式を用いて、分担電圧Ｖ１＝２
００Ｖのとき、第１高抵抗埋め込み層６７と第１高抵抗
ドリフト層６２のＰＮ接合から第１高抵抗ドリフト層６
２中に広がる空乏層がドレイン領域６１にリーチスルー
する第１高抵抗ドリフト層６２の最大厚さＴ１ＭＡＸを
求めると、次式で示すことができる。 Ｔ１ＭＡＸ＝９μｍ …（７） 次に、第２高抵抗ドリフト層６３、第３高抵抗ドリフト
層６４、第１高抵抗埋め込み層６７および第２高抵抗埋
め込み層６８が上記のように設計されたＭＯＳＦＥＴの
耐圧ＶＢと規正化されたオン抵抗Ｒonとの関係は、第１
高抵抗ドリフト層６２の不純物濃度Ｎ１、厚さＴ１およ
び分担電圧Ｖ１を変数としてシミュレーションすると、
図示しないが、図３と同様に、（７）式に示すＴ１ＭＡ
Ｘ＝９μｍの前後の厚さＴ１として、複数水準をとっ
て、オン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸とする２次元
のグラフで表される。
濃度Ｎ１および厚さＴ１の設計例について説明する。実
施例１と同様に、（４）式を用いて、分担電圧Ｖ１＝２
００Ｖのとき、第１高抵抗埋め込み層６７と第１高抵抗
ドリフト層６２のＰＮ接合から第１高抵抗ドリフト層６
２中に広がる空乏層がドレイン領域６１にリーチスルー
する第１高抵抗ドリフト層６２の最大厚さＴ１ＭＡＸを
求めると、次式で示すことができる。 Ｔ１ＭＡＸ＝９μｍ …（７） 次に、第２高抵抗ドリフト層６３、第３高抵抗ドリフト
層６４、第１高抵抗埋め込み層６７および第２高抵抗埋
め込み層６８が上記のように設計されたＭＯＳＦＥＴの
耐圧ＶＢと規正化されたオン抵抗Ｒonとの関係は、第１
高抵抗ドリフト層６２の不純物濃度Ｎ１、厚さＴ１およ
び分担電圧Ｖ１を変数としてシミュレーションすると、
図示しないが、図３と同様に、（７）式に示すＴ１ＭＡ
Ｘ＝９μｍの前後の厚さＴ１として、複数水準をとっ
て、オン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸とする２次元
のグラフで表される。
【００３０】分担電圧Ｖ１＝２００Ｖ、すなわち、耐圧
ＶＢ＝Ｖ１＋Ｖ２＋Ｖ３＝６００Ｖとするためには、第
１高抵抗埋め込み層６７を考慮しない場合の第１高抵抗
ドリフト層６２の厚さＴ１は、（７）式に示したリーチ
スルーする第１高抵抗ドリフト層６２の最大厚さＴ１Ｍ
ＡＸ＝９μｍ以上にする必要がある。しかし、第１埋め
込み層６７を考慮した場合には、図３と同様に、厚さＴ
１がＴ１ＭＡＸ＝９μｍより薄い水準でも、耐圧ＶＢ＝
６００Ｖとできる水準があり、第１高抵抗ドリフト層６
２の厚さＴ１は、リーチスルーする最大厚さＴ１ＭＡＸ
より薄くすることができ、次式で示すことができる。 Ｔ１＜９μｍ …（８） 図３に示すと同様に、耐圧ＶＢ＝６００Ｖでのオン抵抗
Ｒonが最小となるＴ１は、（８）式の範囲の中にある。
ＶＢ＝Ｖ１＋Ｖ２＋Ｖ３＝６００Ｖとするためには、第
１高抵抗埋め込み層６７を考慮しない場合の第１高抵抗
ドリフト層６２の厚さＴ１は、（７）式に示したリーチ
スルーする第１高抵抗ドリフト層６２の最大厚さＴ１Ｍ
ＡＸ＝９μｍ以上にする必要がある。しかし、第１埋め
込み層６７を考慮した場合には、図３と同様に、厚さＴ
１がＴ１ＭＡＸ＝９μｍより薄い水準でも、耐圧ＶＢ＝
６００Ｖとできる水準があり、第１高抵抗ドリフト層６
２の厚さＴ１は、リーチスルーする最大厚さＴ１ＭＡＸ
より薄くすることができ、次式で示すことができる。 Ｔ１＜９μｍ …（８） 図３に示すと同様に、耐圧ＶＢ＝６００Ｖでのオン抵抗
Ｒonが最小となるＴ１は、（８）式の範囲の中にある。
【００３１】さらに、図３に示すと同様に、Ｔ１＜９μ
ｍでのＴ１の各水準のグラフは最大値を有しており、最
大値の点を設計値として選択すると、直線上の点を設計
値として選択した場合より、不純物濃度Ｎ１のバラツキ
に対して、耐圧ＶＢのバラツキが小さくなる。従って、
耐圧ＶＢ＝６００Ｖに最大値を有するときの厚さＴ１を
設計値とすればよく、図３に示すと同様に、（８）式の
範囲の中に最適値がある。不純物濃度Ｎ１は、この最大
値のときの値を設計値とすればよい。第１高抵抗ドリフ
ト層６２の不純物濃度Ｎ１および厚さＴ１の最適値は、
例えば、不純物濃度Ｎ１は、Ｎ１＝１．８×１０15[ｃ
ｍ-3]が選択され、厚さＴ１は、Ｔ１＝６μｍが選択さ
れる。
ｍでのＴ１の各水準のグラフは最大値を有しており、最
大値の点を設計値として選択すると、直線上の点を設計
値として選択した場合より、不純物濃度Ｎ１のバラツキ
に対して、耐圧ＶＢのバラツキが小さくなる。従って、
耐圧ＶＢ＝６００Ｖに最大値を有するときの厚さＴ１を
設計値とすればよく、図３に示すと同様に、（８）式の
範囲の中に最適値がある。不純物濃度Ｎ１は、この最大
値のときの値を設計値とすればよい。第１高抵抗ドリフ
ト層６２の不純物濃度Ｎ１および厚さＴ１の最適値は、
例えば、不純物濃度Ｎ１は、Ｎ１＝１．８×１０15[ｃ
ｍ-3]が選択され、厚さＴ１は、Ｔ１＝６μｍが選択さ
れる。
【００３２】上記構成のＭＯＳＦＥＴの動作について説
明する。先ず、オン動作について説明する。ドレイン電
極７３とソース電極７２間にドレイン電極７３側を正と
する電圧が印加された状態で、ゲート電極７０へ閾値電
圧以上の電圧を印加すると、ゲート電極７０直下のベー
ス領域６５の表面層にＮチャネル領域が形成され、ソー
ス電極→ソース領域→チャネル領域→第３高抵抗リフト
層→第２高抵抗ドリフト層→第１高抵抗ドリフト層→ド
レイン領域→ドレイン電極に電子が流れ、ドレイン電極
７３とソース電極７２間が導通し、ＭＯＳＦＥＴはオン
動作状態となる。このときのオン抵抗は、上述の設計を
しているために、第１高抵抗ドリフト層６２の厚さＴ１
を、（７）式に示したリーチスルーする第１高抵抗ドリ
フト層２２の最大厚さＴ１ＭＡＸ＝９μｍ以上とした場
合より低減することができる。
明する。先ず、オン動作について説明する。ドレイン電
極７３とソース電極７２間にドレイン電極７３側を正と
する電圧が印加された状態で、ゲート電極７０へ閾値電
圧以上の電圧を印加すると、ゲート電極７０直下のベー
ス領域６５の表面層にＮチャネル領域が形成され、ソー
ス電極→ソース領域→チャネル領域→第３高抵抗リフト
層→第２高抵抗ドリフト層→第１高抵抗ドリフト層→ド
レイン領域→ドレイン電極に電子が流れ、ドレイン電極
７３とソース電極７２間が導通し、ＭＯＳＦＥＴはオン
動作状態となる。このときのオン抵抗は、上述の設計を
しているために、第１高抵抗ドリフト層６２の厚さＴ１
を、（７）式に示したリーチスルーする第１高抵抗ドリ
フト層２２の最大厚さＴ１ＭＡＸ＝９μｍ以上とした場
合より低減することができる。
【００３３】次に、オフ動作について説明する。ゲート
電極７０へ閾値電圧以下の電圧を印加した状態で、ドレ
イン電極７３とソース電極７２間にドレイン電極７３側
を正とする電圧を印加しても、ゲート電極７０直下のベ
ース領域６５の表面層にＮ型チャネル領域が形成されな
いため、チャネル領域を介してのドレイン電極７３とソ
ース電極７２間の導通はなく、ＭＯＳＦＥＴはオフ動作
状態である。このオフ状態で、ドレイン電極７３とソー
ス７２間の印加電圧が２００Ｖまでは、ベース領域６５
と第３高抵抗ドリフト層６４のＰＮ接合から第３高抵抗
ドリフト層６４中に広がる空乏層により電圧を分担す
る。印加電圧が２００Ｖを越えると、第３高抵抗ドリフ
ト層６４に広がっている空乏層が第２高抵抗埋め込み層
６８の一部に到達してパンチスルー状態となり、第３高
抵抗ドリフト層６４が印加電圧のう２００Ｖ分の電圧を
分担固定し、印加電圧が４００Ｖまでは、第２高抵抗埋
め込み層６８と第２高抵抗ドリフト層６３のＰＮ接合か
ら第２高抵抗ドリフト層６３中に広がる空乏層により２
００Ｖを超える印加電圧分の電圧を分担する。印加電圧
が４００Ｖを越えると、第２高抵抗ドリフト層６３に広
がっている空乏層が第１高抵抗埋め込み層６７の一部に
到達してパンチスルー状態となり、第２高抵抗ドリフト
層６３が印加電圧のうち２００Ｖ分の電圧を分担固定
し、さらに第１高抵抗埋め込み層６７と第１高抵抗ドリ
フト層６２のＰＮ接合から第１高抵抗ドリフト層６２中
に広がる空乏層により２００Ｖを超える印加電圧分の電
圧を分担する。第１高抵抗ドリフト層２２の厚さＴ１
が、Ｔ１＜Ｔ１ＭＡＸに設計されているため、第１高抵
抗ドリフト層６２中に広がる空乏層は、印加電圧が６０
０Ｖより低い段階で、ドレイン領域６１に到達し、リー
チスルー状態となり伸びにくくなるが、第１高抵抗ドリ
フト層６２の濃度および厚さの最適値を選択することに
より、この時点で、第１高抵抗埋め込み層６７と第１高
抵抗ドリフト層６２のＰＮ接合から第１高抵抗埋め込み
層６７中に広がる空乏層による、第１高抵抗埋め込み層
６７の空乏化はしておらず、この第１高抵抗埋め込み層
６７が完全に空乏化するまで４００Ｖを超える印加電圧
分の電圧を分担するため、第１高抵抗ドリフト層６２が
印加電圧のうち２００Ｖ分の電圧を分担でき、ＭＯＳＦ
ＥＴとして耐圧ＶＢ＝６００Ｖを確保できる。
電極７０へ閾値電圧以下の電圧を印加した状態で、ドレ
イン電極７３とソース電極７２間にドレイン電極７３側
を正とする電圧を印加しても、ゲート電極７０直下のベ
ース領域６５の表面層にＮ型チャネル領域が形成されな
いため、チャネル領域を介してのドレイン電極７３とソ
ース電極７２間の導通はなく、ＭＯＳＦＥＴはオフ動作
状態である。このオフ状態で、ドレイン電極７３とソー
ス７２間の印加電圧が２００Ｖまでは、ベース領域６５
と第３高抵抗ドリフト層６４のＰＮ接合から第３高抵抗
ドリフト層６４中に広がる空乏層により電圧を分担す
る。印加電圧が２００Ｖを越えると、第３高抵抗ドリフ
ト層６４に広がっている空乏層が第２高抵抗埋め込み層
６８の一部に到達してパンチスルー状態となり、第３高
抵抗ドリフト層６４が印加電圧のう２００Ｖ分の電圧を
分担固定し、印加電圧が４００Ｖまでは、第２高抵抗埋
め込み層６８と第２高抵抗ドリフト層６３のＰＮ接合か
ら第２高抵抗ドリフト層６３中に広がる空乏層により２
００Ｖを超える印加電圧分の電圧を分担する。印加電圧
が４００Ｖを越えると、第２高抵抗ドリフト層６３に広
がっている空乏層が第１高抵抗埋め込み層６７の一部に
到達してパンチスルー状態となり、第２高抵抗ドリフト
層６３が印加電圧のうち２００Ｖ分の電圧を分担固定
し、さらに第１高抵抗埋め込み層６７と第１高抵抗ドリ
フト層６２のＰＮ接合から第１高抵抗ドリフト層６２中
に広がる空乏層により２００Ｖを超える印加電圧分の電
圧を分担する。第１高抵抗ドリフト層２２の厚さＴ１
が、Ｔ１＜Ｔ１ＭＡＸに設計されているため、第１高抵
抗ドリフト層６２中に広がる空乏層は、印加電圧が６０
０Ｖより低い段階で、ドレイン領域６１に到達し、リー
チスルー状態となり伸びにくくなるが、第１高抵抗ドリ
フト層６２の濃度および厚さの最適値を選択することに
より、この時点で、第１高抵抗埋め込み層６７と第１高
抵抗ドリフト層６２のＰＮ接合から第１高抵抗埋め込み
層６７中に広がる空乏層による、第１高抵抗埋め込み層
６７の空乏化はしておらず、この第１高抵抗埋め込み層
６７が完全に空乏化するまで４００Ｖを超える印加電圧
分の電圧を分担するため、第１高抵抗ドリフト層６２が
印加電圧のうち２００Ｖ分の電圧を分担でき、ＭＯＳＦ
ＥＴとして耐圧ＶＢ＝６００Ｖを確保できる。
【００３４】次に、上記構成のＭＯＳＦＥＴの製造方法
を説明する。第１高抵抗ドリフト層６２、第２高抵抗ド
リフト層６３および第１高抵抗埋め込み層６７を、第１
実施例のＭＯＳＦＥＴの第１高抵抗ドリフト層２２、第
２高抵抗ドリフト層２３および高抵抗埋め込み層２６と
同様に形成する。次に、第２高抵抗埋め込み層６８およ
び第３高抵抗ドリフト層６４を、第１高抵抗埋め込み層
６７および第２高抵抗ドリフト層６３と同様に形成す
る。次に、公知の技術を用いて、第３高抵抗ドリフト層
６４の表面層および第３高抵抗ドリフト層６４上に、ベ
ース領域６５、ソース領域６６、ゲート酸化膜６９、ゲ
ート電極７０、層間絶縁膜７１およびソース電極７２を
形成し、シリコン基板６１の他主面上にドレイン電極７
３を形成する。
を説明する。第１高抵抗ドリフト層６２、第２高抵抗ド
リフト層６３および第１高抵抗埋め込み層６７を、第１
実施例のＭＯＳＦＥＴの第１高抵抗ドリフト層２２、第
２高抵抗ドリフト層２３および高抵抗埋め込み層２６と
同様に形成する。次に、第２高抵抗埋め込み層６８およ
び第３高抵抗ドリフト層６４を、第１高抵抗埋め込み層
６７および第２高抵抗ドリフト層６３と同様に形成す
る。次に、公知の技術を用いて、第３高抵抗ドリフト層
６４の表面層および第３高抵抗ドリフト層６４上に、ベ
ース領域６５、ソース領域６６、ゲート酸化膜６９、ゲ
ート電極７０、層間絶縁膜７１およびソース電極７２を
形成し、シリコン基板６１の他主面上にドレイン電極７
３を形成する。
【００３５】上記実施例において、一導電型としてＮ型
および他導電型としてＰ型で説明したが、一導電型とし
てＰ型および他導電型としてＮ型であってもよい。ま
た、第１実施例および第４実施例において、ベース領域
の平面パターンを正方形のセル状パターンで説明した
が、セル状パターンとして多角形でも、円形でもよく、
また、ストライプ状パターンでもよい。高抵抗埋め込み
層の平面パターンも、多角形でも、円形でも、ストライ
プ状パターンでもよい。また、第２実施例において、溝
の平面パターンを格子状パターンで説明したが、ストラ
イプ状パターンでもよい。また、格子状パターンの格子
穴（溝に囲繞される領域）の形状は、四角形でも、多角
形でも、円形でもよい。
および他導電型としてＰ型で説明したが、一導電型とし
てＰ型および他導電型としてＮ型であってもよい。ま
た、第１実施例および第４実施例において、ベース領域
の平面パターンを正方形のセル状パターンで説明した
が、セル状パターンとして多角形でも、円形でもよく、
また、ストライプ状パターンでもよい。高抵抗埋め込み
層の平面パターンも、多角形でも、円形でも、ストライ
プ状パターンでもよい。また、第２実施例において、溝
の平面パターンを格子状パターンで説明したが、ストラ
イプ状パターンでもよい。また、格子状パターンの格子
穴（溝に囲繞される領域）の形状は、四角形でも、多角
形でも、円形でもよい。
【００３６】
【発明の効果】本発明によれば、第１高抵抗ドリフト層
の厚さＴ１が、第１高抵抗埋め込み層と第１高抵抗ドリ
フト層とのＰＮ接合に、第１高抵抗ドリフト層の分担す
る分担電圧Ｖ１より低い電圧を印加したとき、第１高抵
抗ドリフト層中に広がる空乏層をドレイン領域にリーチ
スルーさせるように設定し、リーチスルー後にＰ−型高
抵抗埋め込み層に空乏層を広げることで、分担電圧Ｖ１
を確保できるので、半導体装置のオン抵抗と耐圧のトレ
ードオフの関係を従来よりさらに改善することができ
る。また、第１高抵抗ドリフト層の厚さＴ１が、オン抵
抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１をＺ軸
とする３次元のグラフで、所定耐圧ＶＢのときオン抵抗
Ｒonが最小となる厚さに設定されるので、オン抵抗と耐
圧のトレードオフの関係が最適値の半導体装置を提供で
きる。また、第１高抵抗ドリフト層の厚さＴ１が、オン
抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１をＺ
軸とする３次元のグラフで、オン抵抗Ｒonに対して所定
耐圧ＶＢであるときに耐圧ＶＢが最大値をとるときの厚
さに設定されるので、不純物濃度Ｎ１のバラツキに対し
て、耐圧ＶＢのバラツキを小さくできた上で、オン抵抗
と耐圧のトレードオフの関係が最適値の半導体装置を提
供できる。
の厚さＴ１が、第１高抵抗埋め込み層と第１高抵抗ドリ
フト層とのＰＮ接合に、第１高抵抗ドリフト層の分担す
る分担電圧Ｖ１より低い電圧を印加したとき、第１高抵
抗ドリフト層中に広がる空乏層をドレイン領域にリーチ
スルーさせるように設定し、リーチスルー後にＰ−型高
抵抗埋め込み層に空乏層を広げることで、分担電圧Ｖ１
を確保できるので、半導体装置のオン抵抗と耐圧のトレ
ードオフの関係を従来よりさらに改善することができ
る。また、第１高抵抗ドリフト層の厚さＴ１が、オン抵
抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１をＺ軸
とする３次元のグラフで、所定耐圧ＶＢのときオン抵抗
Ｒonが最小となる厚さに設定されるので、オン抵抗と耐
圧のトレードオフの関係が最適値の半導体装置を提供で
きる。また、第１高抵抗ドリフト層の厚さＴ１が、オン
抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸、および厚さＴ１をＺ
軸とする３次元のグラフで、オン抵抗Ｒonに対して所定
耐圧ＶＢであるときに耐圧ＶＢが最大値をとるときの厚
さに設定されるので、不純物濃度Ｎ１のバラツキに対し
て、耐圧ＶＢのバラツキを小さくできた上で、オン抵抗
と耐圧のトレードオフの関係が最適値の半導体装置を提
供できる。
【図１】本発明の第１実施例に係るＭＯＳＦＥＴを示す
要部断面図である。
要部断面図である。
【図２】プレーンジャンクションの不純物濃度と耐圧と
の関係図である。
の関係図である。
【図３】図１のＭＯＳＦＥＴのオン抵抗と耐圧との関係
図である。
図である。
【図４】図１のＭＯＳＦＥＴの製造方法を工程順に示す
要部断面図である。
要部断面図である。
【図５】本発明の第２実施例に係るＭＯＳＦＥＴを示す
要部断面図である。
要部断面図である。
【図６】本発明の第３実施例に係るＭＯＳＦＥＴの終端
構造を示す要部断面図である。
構造を示す要部断面図である。
【図７】本発明の第４実施例に係るＭＯＳＦＥＴを示す
要部断面図である。
要部断面図である。
【図８】従来の半導体装置を示す要部断面図である。
２１、４１、６１ Ｎ＋型シリコン基板（ドレイン領
域） ２２、４２、６２ Ｎ−型第１高抵抗ドリフト層 ２３、４３、６３ Ｎ−型第２高抵抗ドリフト層 ４４ 溝 ６４ Ｎ−型第３高抵抗ドリフト層 ２４、４５、６５ Ｐ型ベース領域 ２５、４６、６６ Ｎ＋型ソース領域 ２６、４７、６７ Ｐ−型（第１）高抵抗埋め込み層 ６８ Ｐ−型第２高抵抗埋め込み層 ２７、４８、６９ ゲート酸化膜 ２８、４９、７０ ゲート電極 ２９、５０、７１ 層間絶縁膜 ３０、５１、７２ ソース電極 ３１、５２、７３ ドレイン電極 ３２ Ｐ型ガードリング層 ３３ Ｎ＋型チャネルストッパ層 ３４ Ｐ−型埋め込みガードリング層 ３５ フィールド酸化膜 ３６ チャネルストッパ電極
域） ２２、４２、６２ Ｎ−型第１高抵抗ドリフト層 ２３、４３、６３ Ｎ−型第２高抵抗ドリフト層 ４４ 溝 ６４ Ｎ−型第３高抵抗ドリフト層 ２４、４５、６５ Ｐ型ベース領域 ２５、４６、６６ Ｎ＋型ソース領域 ２６、４７、６７ Ｐ−型（第１）高抵抗埋め込み層 ６８ Ｐ−型第２高抵抗埋め込み層 ２７、４８、６９ ゲート酸化膜 ２８、４９、７０ ゲート電極 ２９、５０、７１ 層間絶縁膜 ３０、５１、７２ ソース電極 ３１、５２、７３ ドレイン電極 ３２ Ｐ型ガードリング層 ３３ Ｎ＋型チャネルストッパ層 ３４ Ｐ−型埋め込みガードリング層 ３５ フィールド酸化膜 ３６ チャネルストッパ電極
フロントページの続き (72)発明者 丸岡 道明 滋賀県大津市晴嵐二丁目９番１号 関西日 本電気株式会社内 (72)発明者 下村 彰宏 滋賀県大津市晴嵐二丁目９番１号 関西日 本電気株式会社内 (72)発明者 山田 学 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (7)
- 【請求項１】 一導電型ドレイン領域としての半導体基
板と、 前記半導体基板の一主面上に配置した一導電型の第１高
抵抗ドリフト層と、 前記第１高抵抗ドリフト層上に配置した一導電型の第
２、…、第（ｎ＋１）高抵抗ドリフト層（ｎは、１以上
の整数）と、 前記第（ｎ＋１）高抵抗ドリフト層の表面層に配置した
複数個の他導電型ベース領域と、 前記各ベース領域の表面層に配置した一導電型ソース領
域と、 前記各ベース領域の直下位置の前記第１高抵抗ドリフト
層の表面層および第２高抵抗ドリフト層の底面層に配置
した他導電型の第１高抵抗埋め込み層と、 前記各ベース領域の直下位置の前記第２、…、第ｎ高抵
抗ドリフト層の表面層および第３、…、（ｎ＋１）高抵
抗ドリフト層の底面層にそれぞれ配置した他導電型の第
２、…、第ｎ高抵抗埋め込み層と、 前記ベース領域の前記第（ｎ＋１）高抵抗ドリフト層と
前記ソース領域に挟まれた領域上にゲート酸化膜を介し
て配置したゲート電極と、 前記ベース領域とソース領域上にオーム接触したソース
電極と、 前記半導体基板の他主面上に配置したドレイン電極とを
具備した半導体装置であって、 前記第１高抵抗埋め込み層と前記第１高抵抗ドリフト層
とのＰＮ接合に、前記ソース電極とドレイン電極との間
の所定耐圧ＶＢのうち前記第１高抵抗ドリフト層の分担
する分担電圧Ｖ１より低い電圧を印加したとき、第１高
抵抗ドリフト層中に広がる空乏層を前記ドレイン領域に
リーチスルーさせるように、前記第１高抵抗ドリフト層
の厚さＴ１を設定したことを特徴とする半導体装置。 - 【請求項２】 オン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸、
および厚さＴ１をＺ軸とする３次元のグラフ上で、前記
所定耐圧ＶＢのときオン抵抗Ｒonが最小となる厚さに、
前記第１高抵抗ドリフト層の厚さＴ１を設定したことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 オン抵抗ＲonをＸ軸、耐圧ＶＢをＹ軸、
および厚さＴ１をＺ軸とする３次元のグラフ上で、オン
抵抗Ｒonに対して前記所定耐圧ＶＢであるときに耐圧Ｖ
Ｂが最大値をとるときの厚さに、前記第１高抵抗ドリフ
ト層の厚さＴ１を設定したことを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 前記第１高抵抗ドリフト層の不純物濃度
Ｎ１を、前記最大値のときの不純物濃度に設定したこと
を特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記第１高抵抗ドリフト層の厚さＴ１
を、前記第２、…、第（ｎ＋１）高抵抗ドリフト層の厚
さより薄く形成したことを特徴とする請求項１乃至請求
項４の何れか１つに記載の半導体装置。 - 【請求項６】 前記ベース領域の前記第（ｎ＋１）高抵
抗ドリフト層と前記ソース領域に挟まれた領域が溝の側
壁に接して配置され、前記ゲート酸化膜が前記溝内面に
配置され、前記ゲート電極が前記溝内に配設されたこと
を特徴とする請求項１乃至請求項５の何れか１つに記載
の半導体装置。 - 【請求項７】 前記第（ｎ＋１）高抵抗ドリフト層の表
面層に前記複数のベース領域を囲繞して配置した複数の
他導電型ガードリング層と、 前記ガードリング層下の前記第１高抵抗ドリフト層の表
面層および第２高抵抗ドリフト層の底面層に前記第１高
抵抗埋め込み層を囲繞して配置した複数の他導電型第１
埋め込みガードリング層と、 前記ガードリング層下の前記第２、…、第ｎ高抵抗ドリ
フト層の表面層および第３、…、（ｎ＋１）高抵抗ドリ
フト層の底面層に前記第２、…、第ｎ高抵抗埋め込み層
をそれぞれ囲繞して配置した複数の他導電型の第２、
…、第ｎ埋め込みガードリング層とを具備したことを特
徴とする請求項１乃至請求項６の何れか１つに記載の半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017303A JP3506676B2 (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
| DE10203479A DE10203479A1 (de) | 2001-01-25 | 2002-01-23 | Halbleitereinrichtung |
| US10/057,642 US6639278B2 (en) | 2001-01-25 | 2002-01-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017303A JP3506676B2 (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002222949A true JP2002222949A (ja) | 2002-08-09 |
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Family
ID=18883532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001017303A Expired - Fee Related JP3506676B2 (ja) | 2001-01-25 | 2001-01-25 | 半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3506676B2 (ja) |
| DE (1) | DE10203479A1 (ja) |
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