WO2021111528A1 - 半導体装置 - Google Patents

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順 斎藤
恵太 片岡
侑佑 山下
渡辺　行彦
克博 朽木
泳信 陰
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トヨタ自動車株式会社
株式会社デンソー
株式会社豊田中央研究所
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    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the technology disclosed herein relates to semiconductor devices.
  • Japanese Unexamined Patent Publication No. 2019-14038 discloses a semiconductor device having a plurality of guard rings.
  • a plurality of guard rings are provided in the outer peripheral region of the semiconductor substrate. Further, the outer peripheral region of the semiconductor substrate is covered with a protective film. Usually, an oxide film is used as the protective film.
  • the plurality of guard rings are in contact with the protective film.
  • the plurality of guard rings are arranged so as to be spaced from each other from the inner peripheral side (the side closer to the element region) to the outer peripheral side (the side closer to the outer peripheral end surface of the semiconductor substrate). When the semiconductor device is off, the depletion layer spreads in the drift region in the outer peripheral region.
  • the p-type region provided in the outer peripheral region such as the guard ring is referred to as a pressure resistant region.
  • the present specification proposes a technique capable of effectively improving the withstand voltage of a semiconductor device depending on the withstand voltage region.
  • the semiconductor device disclosed in the present specification includes a semiconductor substrate, an upper electrode in contact with the upper surface of the semiconductor substrate, a lower electrode in contact with the lower surface of the semiconductor substrate, and an oxide film in contact with the upper surface of the semiconductor substrate. ..
  • the semiconductor substrate has an element region in which the upper electrode is in contact with the upper surface of the semiconductor substrate and an outer peripheral region in which the oxide film is in contact with the upper surface of the semiconductor substrate.
  • the outer peripheral region is located between the element region and the outer peripheral end surface of the semiconductor substrate.
  • the element region has a semiconductor device connected between the upper electrode and the lower electrode.
  • the outer peripheral region has a plurality of p-type surface pressure-resistant regions, a plurality of p-type deep pressure-resistant regions, and an n-type drift region.
  • the plurality of surface pressure resistant regions are in contact with the oxide film.
  • the plurality of surface pressure resistant regions are arranged at intervals from the inner peripheral side to the outer peripheral side.
  • the plurality of deep pressure resistant regions are arranged below the plurality of surface pressure resistant regions.
  • the plurality of deep pressure resistant regions are arranged at intervals from the inner peripheral side to the outer peripheral side.
  • the drift region separates the plurality of surface pressure resistant regions from the plurality of deep pressure resistant regions, separates the surface pressure resistant regions from each other, and separates the deep pressure resistant regions from each other.
  • the deep pressure-resistant region is located in, and the deep space-resistant region is located directly below the surface pressure-resistant region.
  • Each deep pressure-resistant region extends from a position directly below the surface pressure-resistant region adjacent to itself on the inner peripheral side to a position directly below the surface pressure-resistant region adjacent to itself on the outer peripheral side.
  • One of the plurality of deep pressure resistant regions is designated as a specific deep pressure resistant region, and the surface pressure resistant region adjacent to the specific deep pressure resistant region on the inner peripheral side is designated as an inner peripheral side surface pressure resistant region.
  • the outer peripheral side surface pressure resistant region is defined as the outer peripheral side surface pressure resistant region, and the width of the interval between the inner peripheral side surface pressure resistant region and the outer peripheral side surface pressure resistant region is Ws (m).
  • the n-type impurity concentration in the surface spacing region between the side surface pressure resistant region and the outer peripheral side surface pressure resistant region is Ns (m -3 ), and the depth between the plurality of surface pressure resistant regions and the plurality of deep pressure resistant regions.
  • the n-type impurity concentration in the drift region located within the range is Nv (m -3 ), the width of the interval between the inner peripheral side surface pressure resistant region and the specific deep pressure resistant region is Wv1 (m), and the outer peripheral side.
  • the "inner peripheral side” means a direction close to the element region
  • the “outer peripheral side” means a direction close to the outer peripheral end surface of the semiconductor substrate.
  • “adjacent on the inner peripheral side” means an area located on the inner peripheral side with respect to the target area and closest to the target area.
  • the "surface pressure resistant region adjacent to the specific deep pressure resistant region on the inner peripheral side” is defined as the specific deep pressure resistant region of one or more surface pressure resistant regions located on the inner peripheral side of the specific deep pressure resistant region. It means the closest surface pressure resistant region.
  • “adjacent on the outer peripheral side” means a region located on the outer peripheral side with respect to the target region and closest to the target region.
  • the "surface pressure resistant region adjacent to the specific deep pressure resistant region on the outer peripheral side” is the closest to the specific deep pressure resistant region of one or more surface pressure resistant regions located on the outer peripheral side with respect to the specific deep pressure resistant region. It means the surface pressure resistant region.
  • the depletion layer when the depletion layer spreads from the element region to the drift region in the outer peripheral region, the depletion layer propagates through the surface pressure resistant region and the deep pressure resistant region.
  • the depletion layer reaches the inner peripheral side surface pressure resistant region, the depletion layer spreads from the inner peripheral side surface pressure resistant region to the surrounding area.
  • the depletion layer extending from the inner peripheral side surface pressure resistant region becomes a specific deep portion before the depletion layer spreading from the inner peripheral side surface pressure resistant region directly reaches the outer peripheral side surface pressure resistant region. It reaches the outer peripheral surface pressure resistant region via the pressure resistant region.
  • the potential of the specific deep pressure resistant region is higher than the potential of the inner peripheral side surface pressure resistant region and lower than the potential of the outer peripheral side surface pressure resistant region.
  • the electric field is dispersed in the surface spacing region (that is, the drift region near the oxide film) between the inner peripheral side surface pressure resistant region and the outer peripheral side surface pressure resistant region. Therefore, according to this semiconductor device, injection of hot carriers into the oxide film can be suppressed.
  • FIG. 2 is a cross-sectional view taken along the line II-II of FIG. Enlarged sectional view of the outer peripheral region. Enlarged sectional view of the outer peripheral region. An enlarged cross-sectional view of the outer peripheral region of the semiconductor device of the comparative example. The figure which shows the electric field distribution in a surface spacing region.
  • the width Wv1 may be smaller than the width Ws and the width Wv2 may be smaller than the width Ws.
  • the relationship of the above formula 1 can be obtained while ensuring a wide width Ws of the interval between the inner peripheral side surface pressure resistant region and the outer peripheral side surface pressure resistant region. Since the distance between the inner peripheral side surface pressure resistant region and the outer peripheral side surface pressure resistant region (distance of width Ws) is the distance in the lateral direction (direction along the upper surface of the semiconductor substrate), the width Ws should be narrowed due to the problem of processing accuracy. Has its limits. On the other hand, the distance between the specific deep pressure-resistant region and the inner peripheral surface pressure-resistant region (width Wv1) and the distance between the specific deep pressure-resistant region and the outer peripheral surface pressure-resistant region (width Wv2) are in the vertical direction (semiconductor substrate). It is relatively easy to narrow the widths Wv1 and Wv2 by controlling the thickness of the epitaxial film and controlling the ion implantation depth. Therefore, according to this configuration, the relationship of the above equation 1 can be obtained relatively easily.
  • the n-type impurity concentration in each deep spacing region may be higher than the n-type impurity concentration in each surface spacing region.
  • a high electric field is likely to be generated in the deep spacing region, and a high electric field is unlikely to be generated in the surface spacing region. Therefore, hot carriers are less likely to be generated in the surface spacing region, and injection of hot carriers into the oxide film is suppressed.
  • Example 1 and 2 show the semiconductor device 10 of the first embodiment.
  • the semiconductor device 10 has a semiconductor substrate 12.
  • an upper electrode 14 and an oxide film 16 are provided on the upper surface 12a of the semiconductor substrate 12.
  • the oxide film 16 is an insulating protective film made of silicon oxide.
  • the upper electrode 14 and the oxide film 16 are not shown.
  • the semiconductor substrate 12 has an element region 20 and an outer peripheral region 22.
  • the element region 20 is a region in which the upper electrode 14 is in contact with the upper surface 12a of the semiconductor substrate 12.
  • the outer peripheral region 22 is a region where the oxide film 16 is in contact with the upper surface 12a of the semiconductor substrate 12.
  • the element region 20 is provided in the central portion of the semiconductor substrate 12.
  • the outer peripheral region 22 is provided between the element region 20 and the outer peripheral end surface 12c of the semiconductor substrate 12.
  • the outer peripheral region 22 surrounds the element region 20.
  • a lower electrode 18 is provided on the lower surface 12b of the semiconductor substrate 12. The lower electrode 18 is in contact with substantially the entire area of the lower surface 12b.
  • a MOSFET metal oxide semiconductor field effect transistor
  • the MOSFET has a gate electrode 30, a source region 32, a body region 34, a drift region 36, and a drain region 38.
  • a trench is provided on the upper surface 12a in the element region 20, and the gate electrode 30 is arranged in each trench.
  • the gate electrode 30 is insulated from the semiconductor substrate 12 by a gate insulating film.
  • the source region 32 is an n-type region and is in contact with the upper electrode 14 and the gate insulating film.
  • the body region 34 is a p-type region and is in contact with the upper electrode 14. Further, the body region 34 is in contact with the gate insulating film on the lower side of the source region 32.
  • the body region 34 has a surface protruding portion 34a projecting to the outer peripheral side in a range including the upper surface 12a of the semiconductor substrate 12.
  • the surface protrusion 34a is arranged in the outer peripheral region 22.
  • the body region 34 has a deep protruding portion 34b that protrudes to the outer peripheral side below the surface protruding portion 34a.
  • the deep protrusion 34b is arranged in the outer peripheral region 22.
  • the amount of protrusion of the deep protrusion 34b is smaller than the amount of protrusion of the surface protrusion 34a.
  • the drift region 36 is a low-concentration n-type region and is arranged below the body region 34.
  • the drift region 36 is in contact with the gate insulating film below the body region 34.
  • the drain region 38 is a high-concentration n-type region and is arranged below the drift region 36.
  • the drain region 38 is in contact with the lower electrode 18.
  • the drift region 36 and the drain region 38 are distributed from the element region 20 to the outer peripheral region 22.
  • the drift region 36 and the drain region 38 are exposed on the outer peripheral end surface 12c of the semiconductor substrate 12.
  • a plurality of surface guard rings 40a to 40d and a plurality of deep guard rings 42a to 42d are provided in the outer peripheral region 22.
  • the plurality of surface guard rings 40a to 40d are p-type regions and are arranged in a range exposed on the upper surface 12a of the semiconductor substrate 12. Each surface guard ring 40a to 40d is in contact with the oxide film 16. As shown in FIG. 1, the plurality of surface guard rings 40a to 40d extend in an annular shape so as to multiplely surround the element region 20. As shown in FIG. 2, the plurality of surface guard rings 40a to 40d are arranged at intervals from the inner peripheral side to the outer peripheral side. Drift regions 36 are distributed at intervals between the surface guard rings 40a and 40d, and the drift regions 36 are exposed on the upper surface 12a of the semiconductor substrate 12 at these intervals. The surface guard rings 40a-40d are separated from each other by a drift region 36.
  • a gap is provided between the surface guard ring 40a on the innermost peripheral side and the surface protrusion 34a of the body region 34.
  • Drift regions 36 are distributed at this interval, and the drift regions 36 are exposed on the upper surface 12a of the semiconductor substrate 12 at this interval.
  • the surface guard rings 40a to 40d are separated from the body region 34 by the drift region 36.
  • the drift region 36 of the portion located at the distance between the surface guard ring 40a and the surface protrusion 34a will be referred to as a surface spacing region 50a.
  • the positions are located at the distance between the surface guard ring 40a and the surface guard ring 40b, the distance between the surface guard ring 40b and the surface guard ring 40c, and the distance between the surface guard ring 40c and the surface guard ring 40d.
  • the drift regions 36 of the portions to be formed are referred to as surface spacing regions 50b, 50c, and 50d, respectively.
  • the plurality of deep guard rings 42a to 42d are p-shaped regions, and are arranged below (deep position) from the surface guard rings 40a to 40d. That is, the deep guard rings 42a to 42d are arranged below the lower ends of the surface guard rings 40a to 40d.
  • the deep guard rings 42a to 42d are provided at substantially the same depth as the deep protruding portion 34b of the body region 34.
  • the drift region 36 is distributed in the range between the lower ends of the surface guard rings 40a to 40d and the upper ends of the deep guard rings 42a to 42d. In the following, the drift region 36 located between the lower ends of the surface guard rings 40a to 40d and the upper ends of the deep guard rings 42a to 42d will be referred to as an intermediate region 54.
  • the plurality of deep guard rings 42a to 42d are separated from the plurality of surface guard rings 40a to 40d by a drift region 36 (intermediate region 54).
  • the plurality of deep guard rings 42a to 42d are arranged at intervals from the inner peripheral side to the outer peripheral side.
  • the deep guard rings 42a to 42d are arranged directly below the surface spacing regions 50a to 50d. That is, when the semiconductor substrate 12 is viewed in a plan view from above, the deep guard ring 42a is arranged at a position where it overlaps with the surface spacing region 50a, and the deep guard ring 42b is arranged at a position where it overlaps with the surface spacing region 50b.
  • the deep guard ring 42c is arranged at a position where it overlaps with the surface spacing region 50c, and the deep guard ring 42d is arranged at a position where it overlaps with the surface spacing region 50d.
  • the plurality of deep guard rings 42a to 42d extend annularly along the surface spacing regions 50a to 50d extending in an annular shape so as to multiplely surround the element region 20.
  • a gap is provided between the deep guard ring 42a on the innermost peripheral side and the deep protruding portion 34b of the body region 34.
  • Drift regions 36 are distributed at this interval.
  • the deep guard rings 42a to 42d are separated from the body region 34 by the drift region 36.
  • the drift region 36 of the portion located at the distance between the deep guard ring 42a and the deep protrusion 34b will be referred to as a deep gap region 52a.
  • Drift regions 36 are distributed at intervals between the deep guard rings 42a and 42d.
  • the deep guard rings 42a-42d are separated from each other by a drift region 36.
  • the drift regions 36 of the above are referred to as deep spacing regions 52b, 52c, and 52d, respectively.
  • the deep spacing region 52a is arranged directly below the surface protrusion 34a.
  • the deep spacing regions 52b to 52d are arranged directly below the surface guard rings 40a to 40c.
  • the deep spacing region 52a is arranged at a position where it overlaps with the surface protrusion 34a, and the deep spacing region 52b is arranged at a position where it overlaps with the surface guard ring 40a.
  • the deep spacing region 52c is arranged at a position where it overlaps with the surface guard ring 40b, and the deep spacing region 52d is arranged at a position where it overlaps with the surface guard ring 40c.
  • the surface protruding portion 34a of the body region 34 and the surface guard rings 40a to 40d may be collectively referred to as a surface pressure resistant region.
  • the deep protruding portion 34b of the body region 34 and the deep guard rings 42a to 42d may be collectively referred to as a deep pressure resistant region.
  • a surface pressure resistant region adjacent to the target deep guard ring (any one of the deep guard rings 42a to 42d) on the inner peripheral side is referred to as an inner peripheral side surface pressure resistant region, and the target deep guard ring.
  • the surface pressure resistant region adjacent to the outer peripheral side may be referred to as the outer peripheral surface pressure resistant region.
  • the surface protruding portion 34a is the inner peripheral side surface pressure resistant region
  • the surface guard ring 40a is the outer peripheral side surface pressure resistant region.
  • the surface guard ring 40a is the inner peripheral side surface pressure resistant region
  • the surface guard ring 40b is the outer peripheral side surface pressure resistant region.
  • Each deep guard ring 42a to 42d extends from a position directly below the inner peripheral side surface pressure resistant region to a position directly below the outer peripheral side surface pressure resistant region.
  • the deep guard ring 42a extends from a position directly below the surface protrusion 34a to a position directly below the surface guard ring 40a.
  • the inner peripheral end of the deep guard ring 42a is located directly below the surface protrusion 34a
  • the outer peripheral end of the deep guard ring 42a is located directly below the surface guard ring 40a.
  • the deep guard ring 42b extends from a position directly below the surface guard ring 40a to a position directly below the surface guard ring 40b.
  • the inner peripheral end of the deep guard ring 42b is located directly below the surface guard ring 40a
  • the outer peripheral end of the deep guard ring 42b is located directly below the surface guard ring 40b.
  • the symbol Nv (m -3 ) indicates the concentration of n-type impurities in the intermediate region 54.
  • the symbol Ns (m -3 ) indicates the concentration of n-type impurities in the drift region 36 above the intermediate region 54. That is, the symbol Ns indicates the concentration of n-type impurities in each surface spacing region 50a to 50d.
  • the symbol Nd (m -3 ) indicates the concentration of n-type impurities in the drift region 36 below the intermediate region 54. That is, the symbol Nd indicates the concentration of n-type impurities in each of the deep spacing regions 52a to 52d.
  • the deep guard rings 42a to 42d are arranged so as to satisfy the relationship of the following mathematical formula 2. Nv (Wv1 + Wv2) 2 ⁇ Ns ⁇ Ws 2 ... (Formula 2)
  • the symbol Wv1 (m) is the width of the interval between the target deep guard ring and the inner peripheral side surface pressure resistant region.
  • the symbol Wv2 (m) is the width of the distance between the target deep guard ring and the outer peripheral surface pressure resistant region.
  • the symbol Ws (m) is the width of the interval between the inner peripheral side surface pressure resistant region and the outer peripheral side surface pressure resistant region of the target deep guard ring.
  • the widths Wv1 and Wv2 are dimensions in the thickness direction of the semiconductor substrate 12, and the widths Ws are dimensions in the lateral direction (direction from the inner peripheral side to the outer peripheral side) of the semiconductor substrate 12.
  • the width Wv1 is the width of the interval between the deep guard ring 42a and the surface protrusion 34a (width Wva in FIG. 3), and the width Wv2 is the deep portion.
  • the width of the interval between the guard ring 42a and the surface guard ring 40a (width Wvb in FIG. 3), and the width Ws is the width of the interval between the surface protrusion 34a and the surface guard ring 40a (width Wsa in FIG. 3). is there.
  • the width Wv1 is the width of the interval between the deep guard ring 42b and the surface guard ring 40a (width Wvc in FIG. 3), and the width Wv2. Is the width of the gap between the deep guard ring 42b and the surface guard ring 40b (width Wvd in FIG. 3), and the width Ws is the width of the gap between the surface guard ring 40a and the surface guard ring 40b (width Wsb in FIG. 3).
  • the width Wv1 and the width Wv2 are equal to the thickness Wv of the intermediate region 54. Therefore, in the first embodiment, the mathematical formula 2 is equal to the following mathematical formula 3. 2Wv ⁇ Ws ... (Formula 3)
  • Each of the deep guard rings 42a to 42d is arranged so as to satisfy Equation 3.
  • the width Wd shown in FIG. 3 indicates the width of the interval between the deep pressure resistant regions (that is, the width of each deep interval region 52a to 52d).
  • the surface guard rings 40a to 40d and the deep guard rings 42a to 42d are arranged so as to satisfy the relationship of the following mathematical formula 4. Nd ⁇ Wd 2 > Ns ⁇ Ws 2 ... (Formula 4)
  • the mathematical formula 4 is equal to the following mathematical formula 5.
  • the depletion layer in the outer peripheral region 22 when the MOSFET in the element region 20 is turned off will be described.
  • the potential of the lower electrode 18 becomes higher than the potential of the upper electrode 14.
  • the depletion layer extends from the body region 34 into the drift region 36.
  • a depletion layer extends from the surface protruding portion 34a of the body region 34 to the periphery thereof.
  • the width Wva of the gap between the surface protrusion 34a and the deep guard ring 42a is narrower than the width Wsa of the surface spacing region 50a, the depletion layer extending from the surface protrusion 34a is larger than reaching the surface guard ring 40a.
  • the depletion layer extending from the deep guard ring 42a is the surface guard before the depletion layer extending from the surface protrusion 34a directly reaches the surface guard ring 40a. Reach ring 40a. In this way, the depletion layer extending from the surface protrusion 34a reaches the surface guard ring 40a via the deep guard ring 42a before directly reaching the surface guard ring 40a.
  • the depletion layer When the depletion layer reaches the surface guard ring 40a, the depletion layer extends from the surface guard ring 40a around the depletion layer. In this case as well, since the deep guard ring 42b satisfies the above formulas 2 and 3, the depletion layer extending from the surface guard ring 40a passes through the deep guard ring 42b to the surface before reaching the surface guard ring 40b directly. Reach the guard ring 40b. Similarly, the depletion layer extending from the surface guard ring 40b reaches the surface guard ring 40c via the deep guard ring 42c before reaching the surface guard ring 40c directly.
  • the depletion layer extending from the surface guard ring 40c reaches the surface guard ring 40d via the deep guard ring 42d before reaching the surface guard ring 40d directly.
  • the depletion layer extending from the surface protrusion 34a spreads to the outer peripheral side via the guard rings in the order of guard rings 42a, 40a, 42b, 40b, 42c, 40c, 42d, and 40d. Therefore, when the depletion layer is sufficiently extended in the outer peripheral region 22, the potential of the guard ring 42a is the lowest, and the guard rings 42a, 40a, 42b, 40b, 42c, 40c, 42d, and 40d are in this order. The potential gradually increases.
  • FIG. 4 shows the potential distribution (equal potential lines) in the outer peripheral region 22 when the MOSFET is off.
  • each equipotential line is distributed so as to pass through the depleted drift region 36 and hardly enters the guard ring.
  • the equipotential line 100a shows a potential distribution in which the body region 34 is also high and lower than the deep guard ring 42a.
  • the equipotential line 100a extends to the upper surface 12a of the semiconductor substrate 12 through the deep spacing region 52a and the surface spacing region 50a.
  • the equipotential line 100a extends obliquely upward toward the outer peripheral side as a whole in the outer peripheral region 22.
  • the equipotential lines 100b show a potential distribution higher than the deep guard ring 42a and lower than the surface guard ring 40a.
  • the equipotential line 100b extends diagonally upward toward the outer peripheral side and enters the deep spacing region 52b. Since the potential of the equipotential line 100b is lower than the potential of the surface guard ring 40a, the equipotential line 100b cannot enter the outer peripheral side of the surface guard ring 40a (that is, the surface spacing region 50b). Therefore, the equipotential lines 100b bend in the deep spacing region 52b, extend diagonally upward toward the inner peripheral side, and reach the upper surface 12a of the semiconductor substrate 12 in the surface spacing region 50a.
  • the potentials are distributed so that and are arranged alternately.
  • FIG. 5 shows the potential distribution in the outer peripheral region 22 of the semiconductor device of the comparative example.
  • the distance between the surface guard rings 40a to 40d and the deep guard rings 42a to 42d (that is, the thickness Wv of the intermediate region 54) is thicker than that of the semiconductor device of the first embodiment.
  • the semiconductor device of the comparative example does not satisfy the relationship of the above formulas 2 and 3. Therefore, in the semiconductor device of the comparative example, the depletion layer extending from the surface protrusion 34a reaches the surface guard ring 40a before reaching the deep guard ring 42a.
  • the depletion layer extends to the outer peripheral side via the surface guard rings 40a, 40b, 40c, and 40d, and the deep guard rings 42a to 42d do not contribute to the development of the depletion layer in the surface layer portion of the semiconductor substrate 12.
  • the deep guard rings 42a to 42d only promote the elongation of the depletion layer in the thickness direction of the semiconductor substrate 12.
  • the potential of the deep guard ring 42a is higher than the potential of the surface guard ring 40a.
  • the potential of the deep guard ring 42b is higher than the potential of the surface guard ring 40b
  • the potential of the deep guard ring 42c is higher than the potential of the surface guard ring 40c
  • the potential of the deep guard ring 42d is the surface.
  • the equipotential lines are dense at the lower end portion (for example, within the range A) on the outer peripheral side of each surface guard ring 40a to 40d, and the electric field is concentrated in this portion.
  • the electric field is concentrated in the vicinity of the surface guard ring 40a, hot carriers are generated, and the generated hot carriers are easily injected into the oxide film 16.
  • the equipotential lines are not dense in the vicinity of the surface guard rings 40a to 40d, and the electric field concentration is suppressed. Therefore, hot carriers are unlikely to occur in the vicinity of the surface guard rings 40a to 40d.
  • the equipotential lines are dense at the lower end portions (for example, within the range B) of the deep guard rings 42a to 42d, and the electric field is concentrated at this portion. Therefore, hot carriers are likely to occur in the vicinity of the deep guard rings 42a to 42d.
  • the deep guard rings 42a to 42d are arranged at positions away from the oxide film 16, even if hot carriers are generated in the vicinity of the deep guard rings 42a to 42d, hot carriers to the oxide film 16 can be generated. Injection is suppressed. As described above, according to the semiconductor device of Example 1, injection of hot carriers into the oxide film 16 can be suppressed. Therefore, it is possible to prevent the electric field distribution in the outer peripheral region 22 from being disturbed by the hot carriers injected into the oxide film 16. Therefore, the semiconductor device 10 of the first embodiment has a high withstand voltage.
  • FIG. 6 shows the electric field distribution in the surface spacing region 50a while comparing it with Example 1 and Comparative Example.
  • the electric field in the direction from the outer peripheral side to the inner peripheral side is shown as a plus.
  • the entire surface spacing region 50a is depleted by the depletion layer extending from the surface protrusion 34a. Therefore, an electric field is generated in the positive direction over the entire surface spacing region 50a.
  • the depletion layer extending from the deep guard ring 42a reaches the surface guard ring 40a before the depletion layer extending from the surface protrusion 34a reaches the surface guard ring 40a.
  • the region 34x of the surface spacing region 50a close to the surface protrusion 34a is depleted by the surface protrusion 34a
  • the region 34y of the surface spacing region 50a close to the surface guard ring 40a is depleted by the surface guard ring 40a.
  • an electric field is generated in the positive direction in the region 34x, while an electric field is generated in the negative direction in the region 34y. Since the electric field is generated in this way, in the first embodiment, the maximum value E of the electric field generated in the surface spacing region 50a is lower than that in the comparative example. Similarly, the maximum value E of the electric field becomes low even in the surface spacing regions 50b to 50d.
  • the electric field generated in the surface spacing region 50a to 50d can be suppressed. This also suppresses hot carrier injection into the oxide film 16.
  • the width Wd of the deep spacing regions 52a to 52d is wider than the width Ws of the surface spacing regions 50a to 50d.
  • a higher electric field is likely to be generated in the deep spacing regions 52a to 52d than in the surface spacing regions 50a to 50d. Therefore, hot carriers are likely to be generated in the deep spacing regions 52a to 52d before hot carriers are generated in the surface spacing regions 50a to 50d.
  • the generation of hot carriers in the surface spacing regions 50a to 50d is further suppressed. This also suppresses hot carrier injection into the oxide film 16.
  • the width Ws is the width in the horizontal direction
  • the width Wv is the width in the vertical direction.
  • the minimum value in processing of the width Ws is determined by the processing accuracy of the manufacturing process for forming the surface guard rings 40a to 40d.
  • the surface guard rings 40a to 40d are formed by ion implantation or selective epitaxial growth. In either method, the width Ws is determined by the mask used in ion implantation or selective epitaxial growth. With either method, the width Ws cannot be reduced so much.
  • the minimum processing value of the width Wv is determined by the implantation depth when the surface guard rings 40a to 40d and the deep guard rings 42a to 42d are formed by ion implantation, and when these are formed by selective epitaxial growth. Is determined by the thickness of the intermediate region 54 when it is epitaxially grown. In either method, it is easy to make the width Wv smaller than the width Ws. By making the width Wv smaller than the width Ws in this way, the semiconductor device 10 satisfying the above equations 2 and 3 can be easily manufactured.
  • Example 2 In Example 2, the n-type impurity concentration Nd in each deep spacing region 52a to 52d is higher than the n-type impurity concentration Ns in each surface spacing region 50a to 50d.
  • the n-type impurity concentration Nv in the intermediate region 54 may be equal to the n-type impurity concentration Nd, may be equal to the n-type impurity concentration Ns, or may be any other value.
  • Other configurations of the semiconductor device of the second embodiment are the same as those of the semiconductor device 10 of the first embodiment. By satisfying the above equations 2 and 4 in the semiconductor device of the second embodiment, the generation of hot carriers in the surface spacing regions 50a to 50d is suppressed as in the semiconductor device of the first embodiment.
  • the n-type impurity concentration Nd in each deep spacing region 52a to 52d is higher than the n-type impurity concentration Ns in each surface spacing region 50a to 50d, so that in the deep spacing region 52a to 52d.
  • High electric fields are more likely to occur. Therefore, hot carriers are more likely to be generated in the deep spacing regions 52a to 52d before hot carriers are generated in the surface spacing regions 50a to 50d.
  • the generation of hot carriers in the surface spacing regions 50a to 50d is further suppressed. This also suppresses hot carrier injection into the oxide film 16. Therefore, the semiconductor device of Example 2 has a higher withstand voltage.
  • the withstand voltage of the semiconductor device can be improved. Further, in the configurations of Examples 1 and 2, if the concentration of n-type impurities in the drift region 36 is made higher than that of the conventional one, the on-resistance of the MOSFET can be reduced while ensuring the same withstand voltage as the conventional one.
  • the MOSFET was formed in the element region 20.
  • other semiconductor devices may be formed in the element region 20.
  • an IGBT insulated gate bipolar transistor
  • a pn diode a Schottky barrier diode, or the like may be formed in the element region 20.
  • all the deep spacing regions 52a to 52d satisfy the above formula 2, but some of the deep spacing regions 52a to 52d may not satisfy the above formula 2. That is, at least one of the deep spacing regions 52a to 52d may satisfy the above formula 2.

Abstract

半導体装置であって、外周領域が、ｐ型の複数の表面耐圧領域と、前記複数の表面耐圧領域よりも下側に配置されたｐ型の複数の深部耐圧領域を有する。内周側表面耐圧領域と外周側表面耐圧領域の間の間隔の幅をＷｓ（ｍ）とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の表面間隔領域のｎ型不純物濃度をＮｓ（ｍ－３）とし、前記表面耐圧領域と前記深部耐圧領域の間の深さ範囲内に位置するドリフト領域のｎ型不純物濃度をＮｖ（ｍ－３）とし、前記内周側表面耐圧領域と特定深部耐圧領域の間の間隔の幅をＷｖ１（ｍ）とし、前記外周側表面耐圧領域と特定深部耐圧領域の間の間隔の幅をＷｖ２（ｍ）としたときに、Ｎｖ（Ｗｖ１＋Ｗｖ２）２＜Ｎｓ・Ｗｓ２の関係が満たされる。

Description

半導体装置
　本明細書に開示の技術は、半導体装置に関する。
　特開２０１９－１４０１３８号公報には、複数のガードリングを有する半導体装置が開示されている。この半導体装置では、半導体基板の外周領域に複数のガードリングが設けられている。また、半導体基板の外周領域は、保護膜によって覆われている。通常、保護膜には、酸化物膜が用いられる。複数のガードリングは、保護膜に接している。複数のガードリングは、内周側（素子領域に近い側）から外周側（半導体基板の外周端面に近い側）に向かって互いの間に間隔を設けた状態で配置されている。半導体装置がオフしている状態では、外周領域内のドリフト領域に空乏層が広がる。外周領域内のドリフト領域に空乏層が広がった状態では、複数のガードリングによって外周領域内における電界集中が緩和される。したがって、半導体装置の耐圧を向上させることができる。以下では、ガードリングのように、外周領域内に設けられたｐ型領域を、耐圧領域という。
　耐圧領域同士の間の間隔が広いと、その間隔においてドリフト領域が空乏化されたときに、その間隔で高い電界が生じる。耐圧領域同士の間の間隔で高い電界が生じると、その電界によって加速されたホットキャリアが外周耐圧領域を覆う酸化物膜に注入される。その結果、外周領域内の電界分布が乱れ、半導体装置の耐圧が低下する。耐圧領域同士の間の間隔を狭くすることで、その間隔で生じる電界を低減することができる。しかしながら、加工精度の問題により、耐圧領域同士の間の間隔を狭くすることには限界がある。したがって、本明細書では、耐圧領域によって半導体装置の耐圧を効果的に向上させることが可能な技術を提案する。
　本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に接する上部電極と、前記半導体基板の下面に接する下部電極と、前記半導体基板の前記上面に接する酸化物膜、を有する。前記半導体基板が、前記上部電極が前記半導体基板の前記上面に接している素子領域と、前記酸化物膜が前記半導体基板の前記上面に接している外周領域を有する。前記外周領域が、前記素子領域と前記半導体基板の外周端面の間に位置している。前記素子領域が、前記上部電極と前記下部電極の間に接続された半導体素子を有している。前記外周領域が、ｐ型の複数の表面耐圧領域と、ｐ型の複数の深部耐圧領域と、ｎ型のドリフト領域、を有している。前記複数の表面耐圧領域が、前記酸化物膜に接している。前記複数の表面耐圧領域が、内周側から外周側に向かって間隔をあけて配置されている。前記複数の深部耐圧領域が、前記複数の表面耐圧領域よりも下側に配置されている。前記複数の深部耐圧領域が、内周側から外周側に向かって間隔をあけて配置されている。前記ドリフト領域が、前記複数の表面耐圧領域を前記複数の深部耐圧領域から分離し、前記表面耐圧領域同士を分離し、前記深部耐圧領域同士を分離している。前記表面耐圧領域同士の間の間隔に位置する前記ドリフト領域を表面間隔領域、前記深部耐圧領域同士の間の間隔に位置する前記ドリフト領域を深部間隔領域としたときに、前記表面間隔領域の直下に前記深部耐圧領域が位置し、前記表面耐圧領域の直下に前記深部間隔領域が位置している。各深部耐圧領域は、自身に対して内周側で隣接する前記表面耐圧領域の直下の位置から自身に対して外周側で隣接する前記表面耐圧領域の直下の位置まで伸びている。前記複数の深部耐圧領域のうちの１つを特定深部耐圧領域とし、前記特定深部耐圧領域に対して内周側で隣接する前記表面耐圧領域を内周側表面耐圧領域とし、前記特定深部耐圧領域に対して外周側で隣接する前記表面耐圧領域を外周側表面耐圧領域とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の間隔の幅をＷｓ（ｍ）とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の前記表面間隔領域のｎ型不純物濃度をＮｓ（ｍ－３）とし、前記複数の表面耐圧領域と前記複数の深部耐圧領域の間の深さ範囲内に位置するドリフト領域のｎ型不純物濃度をＮｖ（ｍ－３）とし、前記内周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ１（ｍ）とし、前記外周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ２（ｍ）としたときに、
　Ｎｖ（Ｗｖ１＋Ｗｖ２）２＜Ｎｓ・Ｗｓ２・・・（数式１）
　の関係が満たされる。
　なお、本明細書において、「内周側」は素子領域に近い方向を意味し、「外周側」は半導体基板の外周端面に近い方向を意味する。また、本明細書において、「内周側で隣接する」とは、対象の領域に対して内周側に位置するとともに対象の領域に最も近い領域を意味する。例えば、「特定深部耐圧領域に対して内周側で隣接する表面耐圧領域」は、特定深部耐圧領域に対して内周側に位置する１または複数の表面耐圧領域のうちの特定深部耐圧領域に最も近い表面耐圧領域を意味する。また、本明細書において、「外周側で隣接する」とは、対象の領域に対して外周側に位置するとともに対象の領域に最も近い領域を意味する。例えば、「特定深部耐圧領域に対して外周側で隣接する表面耐圧領域」は、特定深部耐圧領域に対して外周側に位置する１または複数の表面耐圧領域のうちの特定深部耐圧領域に最も近い表面耐圧領域を意味する。
　この半導体装置では、素子領域から外周領域内のドリフト領域内に空乏層が広がるときに、空乏層が表面耐圧領域と深部耐圧領域を経由して進展する。内周側表面耐圧領域に空乏層が到達すると、内周側表面耐圧領域からその周囲に空乏層が広がる。上記数式１の関係が満たされていると、内周側表面耐圧領域から広がる空乏層が外周側表面耐圧領域に直接到達するよりも前に、内周側表面耐圧領域から広がる空乏層が特定深部耐圧領域を経由して外周側表面耐圧領域に到達する。このため、特定深部耐圧領域の電位が、内周側表面耐圧領域の電位よりも高く、外周側表面耐圧領域の電位よりも低くなる。このように電位が分布すると、内周側表面耐圧領域と外周側表面耐圧領域の間の表面間隔領域（すなわち、酸化物膜近傍のドリフト領域）において電界が分散される。したがって、この半導体装置によれば、ホットキャリアの酸化物膜への注入を抑制することができる。
半導体装置の上面図。 図１のＩＩ－ＩＩ線における断面図。 外周領域の拡大断面図。 外周領域の拡大断面図。 比較例の半導体装置の外周領域の拡大断面図。 表面間隔領域内の電界分布を示す図。
　本明細書が開示する成膜方法の付加的な特徴について、以下に列記する。なお、以下に列記された各特徴は、それぞれ独立して有用なものである。
　本明細書が開示する一例の半導体装置では、幅Ｗｖ１が幅Ｗｓよりも小さく、幅Ｗｖ２が幅Ｗｓよりも小さくてもよい。
　この構成によれば、内周側表面耐圧領域と外周側表面耐圧領域の間隔の幅Ｗｓを広く確保しながら、上記数式１の関係を得ることができる。内周側表面耐圧領域と外周側表面耐圧領域の間隔（幅Ｗｓの間隔）は、横方向（半導体基板の上面に沿う方向）の間隔であるので、加工精度の問題によって幅Ｗｓを狭くすることには限界がある。他方、特定深部耐圧領域と内周側表面耐圧領域の間の間隔（幅Ｗｖ１の間隔）及び特定深部耐圧領域と外周側表面耐圧領域の間の間隔（幅Ｗｖ２の間隔）は縦方向（半導体基板の厚み方向）の間隔であるので、エピタキシャル膜の厚みの制御やイオン注入深さ制御によって幅Ｗｖ１、Ｗｖ２を狭くすることは比較的容易である。したがって、この構成によれば、比較的容易に上記数式１の関係を得ることができる。
　本明細書が開示する一例の半導体装置では、前記各深部間隔領域のｎ型不純物濃度が、前記各表面間隔領域のｎ型不純物濃度よりも高くてもよい。
　この構成によれば、深部間隔領域で高電界が生じ易くなり、表面間隔領域で高電界が生じ難くなる。このため、表面間隔領域でホットキャリアが発生し難くなり、酸化物膜へのホットキャリアの注入が抑制される。
　本明細書が開示する一例の半導体装置では、前記各深部耐圧領域の間の間隔の幅をＷｄ（ｍ）とし、前記各深部間隔領域のｎ型不純物濃度をＮｄ（ｍ－３）としたときに、Ｎｄ・Ｗｄ２＞Ｎｓ・Ｗｓ２の関係が満たされてもよい。
　この構成では、深部間隔領域で高電界が生じ易くなり、表面間隔領域で高電界が生じ難くなる。このため、表面間隔領域でホットキャリアが発生し難くなり、酸化物膜へのホットキャリアの注入が抑制される。
（実施例１）
　図１、２は、実施例１の半導体装置１０を示している。図１、２に示すように、半導体装置１０は、半導体基板１２を有している。図２に示すように、半導体基板１２の上面１２ａに、上部電極１４と酸化物膜１６が設けられている。酸化物膜１６は、酸化シリコンにより構成された絶縁性の保護膜である。なお、図１では、上部電極１４と酸化物膜１６の図示を省略している。半導体基板１２は、素子領域２０と外周領域２２を有している。素子領域２０は、上部電極１４が半導体基板１２の上面１２ａに接している領域である。外周領域２２は、酸化物膜１６が半導体基板１２の上面１２ａに接している領域である。図１に示すように、素子領域２０は、半導体基板１２の中央部に設けられている。外周領域２２は、素子領域２０と半導体基板１２の外周端面１２ｃの間に設けられている。外周領域２２は、素子領域２０を囲んでいる。半導体基板１２の下面１２ｂに、下部電極１８が設けられている。下部電極１８は、下面１２ｂの略全域に接している。
　素子領域２０には、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が形成されている。図２に示すように、ＭＯＳＦＥＴは、ゲート電極３０、ソース領域３２、ボディ領域３４、ドリフト領域３６、及び、ドレイン領域３８を有している。素子領域２０内の上面１２ａにトレンチが設けられており、各トレンチ内にゲート電極３０が配置されている。ゲート電極３０は、ゲート絶縁膜によって半導体基板１２から絶縁されている。ソース領域３２は、ｎ型領域であり、上部電極１４とゲート絶縁膜に接している。ボディ領域３４は、ｐ型領域であり、上部電極１４に接している。また、ボディ領域３４は、ソース領域３２の下側でゲート絶縁膜に接している。ボディ領域３４は、半導体基板１２の上面１２ａを含む範囲で外周側に突出する表面突出部３４ａを有している。表面突出部３４ａは、外周領域２２内に配置されている。また、ボディ領域３４は、表面突出部３４ａよりも下側で外周側に突出する深部突出部３４ｂを有している。深部突出部３４ｂは、外周領域２２内に配置されている。深部突出部３４ｂの突出量は、表面突出部３４ａの突出量よりも少ない。ドリフト領域３６は、低濃度のｎ型領域であり、ボディ領域３４の下側に配置されている。ドリフト領域３６は、ボディ領域３４の下側でゲート絶縁膜に接している。ドレイン領域３８は、高濃度のｎ型領域であり、ドリフト領域３６の下側に配置されている。ドレイン領域３８は、下部電極１８に接している。
　ドリフト領域３６とドレイン領域３８は、素子領域２０から外周領域２２まで分布している。ドリフト領域３６とドレイン領域３８は、半導体基板１２の外周端面１２ｃに露出している。
　外周領域２２には、複数の表面ガードリング４０ａ～４０ｄと、複数の深部ガードリング４２ａ～４２ｄが設けられている。
　複数の表面ガードリング４０ａ～４０ｄは、ｐ型領域であり、半導体基板１２の上面１２ａに露出する範囲に配置されている。各表面ガードリング４０ａ～４０ｄは、酸化物膜１６に接している。図１に示すように、複数の表面ガードリング４０ａ～４０ｄは、素子領域２０を多重に囲むように環状に伸びている。図２に示すように、複数の表面ガードリング４０ａ～４０ｄは、内周側から外周側に向かって間隔をあけて配置されている。表面ガードリング４０ａ～４０ｄの間の間隔にはドリフト領域３６が分布しており、これらの間隔においてドリフト領域３６は半導体基板１２の上面１２ａに露出している。表面ガードリング４０ａ～４０ｄは、ドリフト領域３６によって互いから分離されている。
　最も内周側の表面ガードリング４０ａとボディ領域３４の表面突出部３４ａの間には、間隔が設けられている。この間隔にはドリフト領域３６が分布しており、この間隔においてドリフト領域３６は半導体基板１２の上面１２ａに露出している。表面ガードリング４０ａ～４０ｄは、ドリフト領域３６によってボディ領域３４から分離されている。以下では、表面ガードリング４０ａと表面突出部３４ａの間の間隔に位置する部分のドリフト領域３６を、表面間隔領域５０ａという。また、以下では、表面ガードリング４０ａと表面ガードリング４０ｂの間の間隔、表面ガードリング４０ｂと表面ガードリング４０ｃの間の間隔、及び、表面ガードリング４０ｃと表面ガードリング４０ｄの間の間隔に位置する部分のドリフト領域３６を、それぞれ、表面間隔領域５０ｂ、５０ｃ、５０ｄという。
　複数の深部ガードリング４２ａ～４２ｄは、ｐ型領域であり、表面ガードリング４０ａ～４０ｄよりも下側（深い位置）に配置されている。すなわち、深部ガードリング４２ａ～４２ｄは、表面ガードリング４０ａ～４０ｄの下端よりも下側に配置されている。深部ガードリング４２ａ～４２ｄは、ボディ領域３４の深部突出部３４ｂと略同じ深さに設けられている。表面ガードリング４０ａ～４０ｄの下端と深部ガードリング４２ａ～４２ｄの上端の間の範囲には、ドリフト領域３６が分布している。以下では、表面ガードリング４０ａ～４０ｄの下端と深部ガードリング４２ａ～４２ｄの上端の間に位置するドリフト領域３６を、中間領域５４という。複数の深部ガードリング４２ａ～４２ｄは、ドリフト領域３６（中間領域５４）によって複数の表面ガードリング４０ａ～４０ｄから分離されている。複数の深部ガードリング４２ａ～４２ｄは、内周側から外周側に向かって間隔をあけて配置されている。深部ガードリング４２ａ～４２ｄは、表面間隔領域５０ａ～５０ｄの直下に配置されている。すなわち、半導体基板１２を上から平面視したときに、深部ガードリング４２ａが表面間隔領域５０ａと重なる位置に配置されており、深部ガードリング４２ｂが表面間隔領域５０ｂと重なる位置に配置されており、深部ガードリング４２ｃが表面間隔領域５０ｃと重なる位置に配置されており、深部ガードリング４２ｄが表面間隔領域５０ｄと重なる位置に配置されている。複数の深部ガードリング４２ａ～４２ｄは、図１に示すように環状に伸びる表面間隔領域５０ａ～５０ｄに沿って、素子領域２０を多重に囲むように環状に伸びている。
　図２に示すように、最も内周側の深部ガードリング４２ａとボディ領域３４の深部突出部３４ｂの間には、間隔が設けられている。この間隔にはドリフト領域３６が分布している。深部ガードリング４２ａ～４２ｄは、ドリフト領域３６によってボディ領域３４から分離されている。以下では、深部ガードリング４２ａと深部突出部３４ｂの間の間隔に位置する部分のドリフト領域３６を、深部間隔領域５２ａという。深部ガードリング４２ａ～４２ｄの間の間隔にはドリフト領域３６が分布している。深部ガードリング４２ａ～４２ｄは、ドリフト領域３６によって互いから分離されている。以下では、深部ガードリング４２ａと深部ガードリング４２ｂの間の間隔、深部ガードリング４２ｂと深部ガードリング４２ｃの間の間隔、及び、深部ガードリング４２ｃと深部ガードリング４２ｄの間の間隔に位置する部分のドリフト領域３６を、それぞれ、深部間隔領域５２ｂ、５２ｃ、５２ｄという。深部間隔領域５２ａは、表面突出部３４ａの直下に配置されている。深部間隔領域５２ｂ～５２ｄは、表面ガードリング４０ａ～４０ｃの直下に配置されている。すなわち、半導体基板１２を上から平面視したときに、深部間隔領域５２ａが表面突出部３４ａと重なる位置に配置されており、深部間隔領域５２ｂが表面ガードリング４０ａと重なる位置に配置されており、深部間隔領域５２ｃが表面ガードリング４０ｂと重なる位置に配置されており、深部間隔領域５２ｄが表面ガードリング４０ｃと重なる位置に配置されている。
　以下では、ボディ領域３４の表面突出部３４ａと表面ガードリング４０ａ～４０ｄをまとめて、表面耐圧領域と呼ぶ場合がある。また、ボディ領域３４の深部突出部３４ｂと深部ガードリング４２ａ～４２ｄをまとめて、深部耐圧領域と呼ぶ場合がある。
　また、以下では、対象の深部ガードリング（深部ガードリング４２ａ～４２ｄの任意の１つ）に対して内周側で隣接する表面耐圧領域を内周側表面耐圧領域といい、対象の深部ガードリングに対して外周側で隣接する表面耐圧領域を外周側表面耐圧領域という場合がある。例えば、深部ガードリング４２ａに対しては、表面突出部３４ａが内周側表面耐圧領域であり、表面ガードリング４０ａが外周側表面耐圧領域である。また、例えば、深部ガードリング４２ｂに対しては、表面ガードリング４０ａが内周側表面耐圧領域であり、表面ガードリング４０ｂが外周側表面耐圧領域である。
　各深部ガードリング４２ａ～４２ｄは、内周側表面耐圧領域の直下の位置から外周側表面耐圧領域の直下の位置まで伸びている。例えば、深部ガードリング４２ａは、表面突出部３４ａの直下の位置から表面ガードリング４０ａの直下の位置まで伸びている。言い換えると、深部ガードリング４２ａの内周側の端部が表面突出部３４ａの直下に位置し、深部ガードリング４２ａの外周側の端部が表面ガードリング４０ａの直下に位置する。また、例えば、深部ガードリング４２ｂは、表面ガードリング４０ａの直下の位置から表面ガードリング４０ｂの直下の位置まで伸びている。言い換えると、深部ガードリング４２ｂの内周側の端部が表面ガードリング４０ａの直下に位置し、深部ガードリング４２ｂの外周側の端部が表面ガードリング４０ｂの直下に位置する。
　図２において、記号Ｎｖ（ｍ－３）は、中間領域５４内のｎ型不純物濃度を示している。また、記号Ｎｓ（ｍ－３）は、中間領域５４よりも上側のドリフト領域３６内のｎ型不純物濃度を示している。すなわち、記号Ｎｓは、各表面間隔領域５０ａ～５０ｄ内のｎ型不純物濃度を示している。記号Ｎｄ（ｍ－３）は、中間領域５４よりも下側のドリフト領域３６内のｎ型不純物濃度を示している。すなわち、記号Ｎｄは、各深部間隔領域５２ａ～５２ｄ内のｎ型不純物濃度を示している。実施例１では、ドリフト領域３６内全体でｎ型不純物濃度は一定である。すなわち、実施例１では、Ｎｓ＝Ｎｖ＝Ｎｄである。
　各深部ガードリング４２ａ～４２ｄは、以下の数式２の関係を満たすように配置されている。
　Ｎｖ（Ｗｖ１＋Ｗｖ２）２＜Ｎｓ・Ｗｓ２・・・（数式２）
　なお、数式２において、記号Ｗｖ１（ｍ）は、対象の深部ガードリングと内周側表面耐圧領域の間の間隔の幅である。記号Ｗｖ２（ｍ）は、対象の深部ガードリングと外周側表面耐圧領域の間の間隔の幅である。記号Ｗｓ（ｍ）は対象の深部ガードリングの内周側表面耐圧領域と外周側表面耐圧領域の間の間隔の幅である。なお、幅Ｗｖ１、Ｗｖ２は半導体基板１２の厚み方向における寸法であり、幅Ｗｓは半導体基板１２の横方向（内周側から外周側に向かう方向）における寸法である。
　例えば、対象の深部ガードリングが深部ガードリング４２ａである場合には、幅Ｗｖ１は深部ガードリング４２ａと表面突出部３４ａの間の間隔の幅（図３の幅Ｗｖａ）であり、幅Ｗｖ２は深部ガードリング４２ａと表面ガードリング４０ａの間の間隔の幅（図３の幅Ｗｖｂ）であり、幅Ｗｓは表面突出部３４ａと表面ガードリング４０ａの間の間隔の幅（図３の幅Ｗｓａ）である。また、例えば、対象の深部ガードリングが深部ガードリング４２ｂである場合には、幅Ｗｖ１は深部ガードリング４２ｂと表面ガードリング４０ａの間の間隔の幅（図３の幅Ｗｖｃ）であり、幅Ｗｖ２は深部ガードリング４２ｂと表面ガードリング４０ｂの間の間隔の幅（図３の幅Ｗｖｄ）であり、幅Ｗｓは表面ガードリング４０ａと表面ガードリング４０ｂの間の間隔の幅（図３の幅Ｗｓｂ）である。
　上述したように、実施例１では、ドリフト領域３６全体でｎ型不純物濃度は一定であり、Ｎｖ＝Ｎｓである。また、実施例１では、幅Ｗｖ１と幅Ｗｖ２は、中間領域５４の厚みＷｖと等しい。したがって、実施例１では、数式２は、以下の数式３と等しい。
　２Ｗｖ＜Ｗｓ・・・（数式３）
　深部ガードリング４２ａ～４２ｄのそれぞれは、数式３を満たすように配置されている。
　また、図３に示す幅Ｗｄは、各深部耐圧領域の間の間隔の幅（すなわち、各深部間隔領域５２ａ～５２ｄの幅）を示している。実施例１では、各表面ガードリング４０ａ～４０ｄと各深部ガードリング４２ａ～４２ｄが、以下の数式４の関係を満たすように配置されている。
　Ｎｄ・Ｗｄ２＞Ｎｓ・Ｗｓ２・・・（数式４）
　なお、上述したように、実施例１では、ドリフト領域３６全体でｎ型不純物濃度は一定であり、Ｎｄ＝Ｎｓである。したがって、実施例１では、数式４は、以下の数式５と等しい。
　Ｗｄ＞Ｗｓ・・・（数式５）
　すなわち、実施例１では、幅Ｗｄが幅Ｗｓ（例えば、図３の幅Ｗｓａ、Ｗｓｂ）よりも広い。
　次に、素子領域２０内のＭＯＳＦＥＴがターンオフしたときの外周領域２２内における空乏層の進展について説明する。ＭＯＳＦＥＴがオフすると、下部電極１８の電位が上部電極１４の電位に対して高くなる。すると、ボディ領域３４からドリフト領域３６内に空乏層が伸びる。外周領域２２内では、ボディ領域３４の表面突出部３４ａからその周囲に空乏層が伸びる。このとき、表面突出部３４ａと深部ガードリング４２ａの間の間隔の幅Ｗｖａが表面間隔領域５０ａの幅Ｗｓａよりも狭いので、表面突出部３４ａから伸びる空乏層は表面ガードリング４０ａに到達するよりも前に深部ガードリング４２ａに到達する。すると、深部ガードリング４２ａからその周囲のドリフト領域３６に空乏層が広がる。このとき、深部ガードリング４２ａが上記数式２、３を満たすので、表面突出部３４ａから伸びる空乏層が表面ガードリング４０ａに直接到達するよりも先に、深部ガードリング４２ａから伸びる空乏層が表面ガードリング４０ａに到達する。このように、表面突出部３４ａから伸びる空乏層は、直接表面ガードリング４０ａに到達するよりも先に、深部ガードリング４２ａを経由して表面ガードリング４０ａに到達する。表面ガードリング４０ａに空乏層が到達すると、表面ガードリング４０ａからその周囲に空乏層が伸びる。この場合も、深部ガードリング４２ｂが上記数式２、３を満たすので、表面ガードリング４０ａから伸びる空乏層は、直接表面ガードリング４０ｂに到達するよりも前に、深部ガードリング４２ｂを経由して表面ガードリング４０ｂに到達する。同様にして、表面ガードリング４０ｂから伸びる空乏層は、直接表面ガードリング４０ｃに到達するよりも前に、深部ガードリング４２ｃを経由して表面ガードリング４０ｃに到達する。同様にして、表面ガードリング４０ｃから伸びる空乏層は、直接表面ガードリング４０ｄに到達するよりも前に、深部ガードリング４２ｄを経由して表面ガードリング４０ｄに到達する。このように、表面突出部３４ａから伸びる空乏層は、ガードリング４２ａ、４０ａ、４２ｂ、４０ｂ、４２ｃ、４０ｃ、４２ｄ、４０ｄの順序で各ガードリングを経由して外周側に広がる。このため、外周領域２２に十分に空乏層が進展した状態では、ガードリング４２ａの電位が最も低く、ガードリング４２ａ、４０ａ、４２ｂ、４０ｂ、４２ｃ、４０ｃ、４２ｄ、４０ｄの順序で各ガードリングの電位が徐々に高くなる。
　図４は、ＭＯＳＦＥＴがオフしている状態において外周領域２２内の電位分布（等電位線）を示している。図４に示すように、各等電位線は、空乏化されたドリフト領域３６内を通るように分布し、ガードリング内にはほとんど進入しないように分布する。等電位線１００ａは、ボディ領域３４も高く深部ガードリング４２ａよりも低い電位の分布を示している。等電位線１００ａは、深部間隔領域５２ａと表面間隔領域５０ａを通って半導体基板１２の上面１２ａまで伸びている。等電位線１００ａは、外周領域２２内では、全体として外周側に向かって斜め上方向に沿って伸びている。等電位線１００ｂは、深部ガードリング４２ａよりも高く表面ガードリング４０ａよりも低い電位の分布を示している。等電位線１００ｂは、外周側に向かって斜め上方向に伸びて深部間隔領域５２ｂに進入する。等電位線１００ｂの電位は表面ガードリング４０ａの電位よりも低いので、等電位線１００ｂは表面ガードリング４０ａの外周側（すなわち、表面間隔領域５０ｂ）に進入することができない。したがって、等電位線１００ｂは、深部間隔領域５２ｂ内で折れ曲がり、内周側に向かって斜め上方向に伸びて表面間隔領域５０ａ内で半導体基板１２の上面１２ａに到達する。このように、外周領域２２内では、等電位線１００ａのように全体が外周側に向かって斜め上方向に伸びる等電位線と、等電位線１００ｂのように深部間隔領域内で折れ曲がる等電位線とが交互に配置されるように電位が分布する。
　図５は、比較例の半導体装置の外周領域２２内における電位分布を示している。比較例の半導体装置では、表面ガードリング４０ａ～４０ｄと深部ガードリング４２ａ～４２ｄの間の間隔（すなわち、中間領域５４の厚みＷｖ）が、実施例１の半導体装置よりも厚い。比較例の半導体装置は、上記数式２、３の関係を満たしていない。このため、比較例の半導体装置では、表面突出部３４ａから伸びる空乏層が、深部ガードリング４２ａに到達するよりも先に表面ガードリング４０ａに到達する。すなわち、空乏層は、表面ガードリング４０ａ、４０ｂ、４０ｃ、４０ｄを経由して外周側へ伸び、深部ガードリング４２ａ～４２ｄは半導体基板１２の表層部における空乏層の進展に寄与しない。深部ガードリング４２ａ～４２ｄは、半導体基板１２の厚み方向への空乏層の伸びを促進するのみである。この場合、深部ガードリング４２ａの電位は、表面ガードリング４０ａの電位よりも高くなる。同様に、深部ガードリング４２ｂの電位は、表面ガードリング４０ｂの電位よりも高くなり、深部ガードリング４２ｃの電位は、表面ガードリング４０ｃの電位よりも高くなり、深部ガードリング４２ｄの電位は、表面ガードリング４０ｄの電位よりも高くなる。この場合、図５に示すように、すべての等電位線が、外周側に向かって斜め上方向に伸びる。すなわち、比較例では、深部間隔領域５２ｂ～５２ｄ内で折れ曲がって内周側へ向かって斜め上方向に伸びる等電位線（図４の等電位線１００ｂのような等電位線）が存在しない。このように、実施例１と比較例では、外周領域内における電位分布が異なる。
　図５に示すように、比較例の半導体装置では、各表面ガードリング４０ａ～４０ｄの外周側の下端部（例えば、範囲Ａ内）で等電位線が密となり、この部分で電界が集中する。表面ガードリング４０ａの近傍で電界が集中すると、ホットキャリアが発生し、発生したホットキャリアが酸化物膜１６に注入され易い。他方、図４に示すように、実施例１の半導体装置では、表面ガードリング４０ａ～４０ｄの近傍では等電位線が密にならず、電界集中が抑制される。したがって、表面ガードリング４０ａ～４０ｄの近傍では、ホットキャリアが発生し難い。また、実施例１の半導体装置では、深部ガードリング４２ａ～４２ｄの下端部（例えば、範囲Ｂ内）で等電位線が密となり、この部分で電界が集中する。このため、深部ガードリング４２ａ～４２ｄの近傍でホットキャリアが生じ易い。しかしながら、深部ガードリング４２ａ～４２ｄは酸化物膜１６から離れた位置に配されているので、深部ガードリング４２ａ～４２ｄの近傍でホットキャリアが発生しても、酸化物膜１６へのホットキャリアの注入が抑制される。このように、実施例１の半導体装置によれば、酸化物膜１６へのホットキャリアの注入を抑制することができる。したがって、酸化物膜１６に注入されたホットキャリアによって外周領域２２内の電界分布が乱れることを抑制することができる。したがって、実施例１の半導体装置１０は、高い耐圧を有する。
　また、図６は、表面間隔領域５０ａにおける電界分布を、実施例１と比較例とで比較しながら示している。なお、図６では、外周側から内周側に向かう方向の電界をプラスとして示している。比較例では、表面突出部３４ａから伸びる空乏層によって表面間隔領域５０ａ全体が空乏化される。このため、表面間隔領域５０ａ全体でプラス方向に電界が発生する。これに対し、実施例１では、表面突出部３４ａから伸びる空乏層が表面ガードリング４０ａに到達するよりも前に、深部ガードリング４２ａから伸びる空乏層が表面ガードリング４０ａに到達する。したがって、表面間隔領域５０ａのうちの表面突出部３４ａに近い領域３４ｘは表面突出部３４ａによって空乏化され、表面間隔領域５０ａのうちの表面ガードリング４０ａに近い領域３４ｙは表面ガードリング４０ａによって空乏化される。このため、領域３４ｘではプラス方向に電界が発生する一方で、領域３４ｙではマイナス方向に電界が発生する。このように電界が発生するので、実施例１では、比較例よりも、表面間隔領域５０ａで発生する電界の最大値Ｅが低くなる。同様にして、表面間隔領域５０ｂ～５０ｄでも、電界の最大値Ｅが低くなる。このように、実施例１の構成によれば、表面間隔領域５０ａ～５０ｄの幅が広くても、表面間隔領域５０ａ～５０ｄで生じる電界を抑制することができる。これによっても、酸化物膜１６へのホットキャリアの注入が抑制される。
　また、上述したように、実施例１では、深部間隔領域５２ａ～５２ｄの幅Ｗｄが、表面間隔領域５０ａ～５０ｄの幅Ｗｓよりも広い。これによって、深部間隔領域５２ａ～５２ｄ内において、表面間隔領域５０ａ～５０ｄ内よりもより高い電界が発生し易くなっている。このため、表面間隔領域５０ａ～５０ｄでホットキャリアが発生するよりも先に、深部間隔領域５２ａ～５２ｄにおいてホットキャリアが発生し易い。これによって、表面間隔領域５０ａ～５０ｄでのホットキャリアの発生がさらに抑制される。これによっても、酸化物膜１６へのホットキャリアの注入が抑制される。
　また、実施例１の半導体装置１０では、Ｗｖ＜Ｗｓの関係が満たされている。上記の通り、幅Ｗｓは横方向の幅であり、幅Ｗｖは縦方向の幅である。幅Ｗｓの加工上の最小値は、表面ガードリング４０ａ～４０ｄを形成する製造工程の加工精度によって決まる。表面ガードリング４０ａ～４０ｄは、イオン注入や選択エピタキシャル成長によって形成される。いずれの方法でも、幅Ｗｓはイオン注入または選択エピタキシャル成長において使用されるマスクによって決定される。いずれの方法でも、幅Ｗｓをそれほど小さくすることはできない。他方、幅Ｗｖの加工上の最小値は、表面ガードリング４０ａ～４０ｄと深部ガードリング４２ａ～４２ｄをイオン注入によって形成する場合にはその注入深さによって決まり、これらを選択エピタキシャル成長によって形成する場合には中間領域５４をエピタキシャル成長させるときの厚さによって決まる。いずれの方法でも、幅Ｗｖを幅Ｗｓより小さくすることは容易である。このように、幅Ｗｖを幅Ｗｓより小さくすることで、上記数式２、３を満たす半導体装置１０を容易に製造することができる。
（実施例２）
　実施例２では、各深部間隔領域５２ａ～５２ｄにおけるｎ型不純物濃度Ｎｄが、各表面間隔領域５０ａ～５０ｄにおけるｎ型不純物濃度Ｎｓよりも高い。中間領域５４のｎ型不純物濃度Ｎｖは、ｎ型不純物濃度Ｎｄと等しくてもよいし、ｎ型不純物濃度Ｎｓと等しくてもよいし、その他の値であってもよい。実施例２の半導体装置のその他の構成は、実施例１の半導体装置１０と等しい。実施例２の半導体装置でも、上記数式２及び４が満たされていることで、実施例１の半導体装置と同様に、表面間隔領域５０ａ～５０ｄでのホットキャリアの発生が抑制される。さらに、実施例２の半導体装置では、各深部間隔領域５２ａ～５２ｄにおけるｎ型不純物濃度Ｎｄが各表面間隔領域５０ａ～５０ｄにおけるｎ型不純物濃度Ｎｓよりも高いので、深部間隔領域５２ａ～５２ｄ内において高い電界がより発生し易くなっている。このため、表面間隔領域５０ａ～５０ｄでホットキャリアが発生するよりも先に、深部間隔領域５２ａ～５２ｄにおいてホットキャリアがより発生し易い。これによって、表面間隔領域５０ａ～５０ｄでのホットキャリアの発生がさらに抑制される。これによっても、酸化物膜１６へのホットキャリアの注入が抑制される。したがって、実施例２の半導体装置は、より高い耐圧を有する。
　以上に説明したように、実施例１、２の構成によれば、半導体装置の耐圧を向上させることができる。また、実施例１、２の構成において、ドリフト領域３６のｎ型不純物濃度を従来よりも高くすれば、従来と同様の耐圧を確保しながら、ＭＯＳＦＥＴのオン抵抗を低減することができる。
　なお、上述した実施例１、２では、素子領域２０にＭＯＳＦＥＴが形成されていた。しかしながら、素子領域２０には、他の半導体装置が形成されていてもよい。例えば、素子領域２０に、ＩＧＢＴ（insulated gate bipolar transistor）、ｐｎダイオード、ショットキーバリアダイオード等が形成されていてもよい。
　また、上述した実施例１、２では、すべての深部間隔領域５２ａ～５２ｄが上記数式２を満たしていたが、一部の深部間隔領域５２ａ～５２ｄが上記数式２を満たしていなくもよい。すなわち、深部間隔領域５２ａ～５２ｄの少なくとも１つが上記数式２を満たしていればよい。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (4)

  1. 　半導体装置であって、
    　半導体基板と、
    　前記半導体基板の上面に接する上部電極と、
    　前記半導体基板の下面に接する下部電極と、
    　前記半導体基板の前記上面に接する酸化物膜、
    　を有し、
    　前記半導体基板が、前記上部電極が前記半導体基板の前記上面に接している素子領域と、前記酸化物膜が前記半導体基板の前記上面に接している外周領域を有し、
    　前記外周領域が、前記素子領域と前記半導体基板の外周端面の間に位置しており、
    　前記素子領域が、前記上部電極と前記下部電極の間に接続された半導体素子を有し、
    　前記外周領域が、ｐ型の複数の表面耐圧領域と、ｐ型の複数の深部耐圧領域と、ｎ型のドリフト領域、を有し、
    　前記複数の表面耐圧領域が、前記酸化物膜に接しており、
    　前記複数の表面耐圧領域が、内周側から外周側に向かって間隔をあけて配置されており、
    　前記複数の深部耐圧領域が、前記複数の表面耐圧領域よりも下側に配置されており、
    　前記複数の深部耐圧領域が、内周側から外周側に向かって間隔をあけて配置されており、
    　前記ドリフト領域が、前記複数の表面耐圧領域を前記複数の深部耐圧領域から分離し、前記表面耐圧領域同士を分離し、前記深部耐圧領域同士を分離しており、
    　前記表面耐圧領域同士の間の間隔に位置する前記ドリフト領域を表面間隔領域、前記深部耐圧領域同士の間の間隔に位置する前記ドリフト領域を深部間隔領域としたときに、前記表面間隔領域の直下に前記深部耐圧領域が位置し、前記表面耐圧領域の直下に前記深部間隔領域が位置し、
    　前記各深部耐圧領域は、自身に対して内周側で隣接する前記表面耐圧領域の直下の位置から自身に対して外周側で隣接する前記表面耐圧領域の直下の位置まで伸びており、
    　前記複数の深部耐圧領域のうちの１つを特定深部耐圧領域とし、前記特定深部耐圧領域に対して内周側で隣接する前記表面耐圧領域を内周側表面耐圧領域とし、前記特定深部耐圧領域に対して外周側で隣接する前記表面耐圧領域を外周側表面耐圧領域とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の間隔の幅をＷｓ（ｍ）とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の前記表面間隔領域のｎ型不純物濃度をＮｓ（ｍ－３）とし、前記複数の表面耐圧領域と前記複数の深部耐圧領域の間の深さ範囲内に位置する前記ドリフト領域のｎ型不純物濃度をＮｖ（ｍ－３）とし、前記内周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ１（ｍ）とし、前記外周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ２（ｍ）としたときに、
    　Ｎｖ（Ｗｖ１＋Ｗｖ２）２＜Ｎｓ・Ｗｓ２
    　の関係が満たされる、半導体装置。
  2. 　前記幅Ｗｖ１が前記幅Ｗｓよりも小さく、
    　前記幅Ｗｖ２が前記幅Ｗｓよりも小さい、
    　請求項１の半導体装置。
  3. 　前記各深部間隔領域のｎ型不純物濃度が、前記各表面間隔領域のｎ型不純物濃度よりも高い、請求項１または２の半導体装置。
  4. 　前記各深部耐圧領域の間の間隔の幅をＷｄ（ｍ）とし、前記各深部間隔領域のｎ型不純物濃度をＮｄ（ｍ－３）としたときに、
    　Ｎｄ・Ｗｄ２＞Ｎｓ・Ｗｓ２
    　の関係が満たされる、請求項１～３のいずれか一項の半導体装置。
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