JP7117551B2 - 半導体エピタキシャルウェハ、半導体素子、および半導体エピタキシャルウェハの製造方法 - Google Patents

半導体エピタキシャルウェハ、半導体素子、および半導体エピタキシャルウェハの製造方法 Download PDF

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Description

本開示は、半導体エピタキシャルウェハ、半導体素子、および半導体エピタキシャルウェハの製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子および整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点がある。
ＳｉＣを用いた代表的な半導体素子は、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）およびショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ－Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
ＳｉＣを用いた半導体素子（以下、「炭化珪素半導体素子」）は、炭化珪素ウェハの主面上に形成された炭化珪素エピタキシャル層を用いて形成される。通常、１つの炭化珪素ウェハから複数の炭化珪素半導体素子（チップ）が作製される。各炭化珪素半導体素子において、炭化珪素エピタキシャル層はドリフト層を含んでいる。
本明細書では、「炭化珪素ウェハ」は、改良レーリー（Ｌｅｌｙ）法や昇華法などにより作製された単結晶ＳｉＣを所定のサイズに切断・研磨して得られた基板を指す。また、炭化珪素ウェハ上に、炭化珪素エピタキシャル層が形成された基板を「炭化珪素エピタキシャルウェハ」と称する。炭化珪素エピタキシャルウェハは、例えば特許文献１に開示されている。
本明細書において、「炭化珪素エピタキシャルウェハ」は、炭化珪素エピタキシャル層が形成された炭化珪素ウェハに、複数の炭化珪素半導体素子（例えばＳｉＣ－ＭＩＳＦＥＴ）あるいはその素子構造の一部のみが形成された基板も含む。なお、複数の炭化珪素半導体素子が形成された炭化珪素エピタキシャルウェハは、その後、所定のチップサイズに切断（ダイシング）され、これにより、複数の炭化珪素半導体素子が互いに分離される。また、本明細書では、ＳｉＣ、窒化ガリウム（ＧａＮ）などの半導体のウェハを「半導体ウェハ」と総称し、半導体ウェハ上に、ＳｉＣ、ＧａＮなどの半導体層が形成された基板を「半導体エピタキシャルウェハ」と総称する。半導体エピタキシャルウェハは、複数の半導体素子またはその素子構造の一部のみが形成された基板も含む。
特開２０１７－０５２６７４号公報
半導体エピタキシャルウェハに形成された半導体素子間（チップ間）または半導体素子内（チップ内）で、アバランシェ耐圧、オン抵抗Ｒｏｎなどの特性のばらつきを低減することが求められている。本明細書では、半導体素子間または半導体素子内で生じる、すなわち半導体ウェハの面内で生じる素子特性のばらつきを「面内ばらつき」と呼ぶ。
本開示の一実施形態は、半導体ウェハの主面に平行な面内における特性のばらつきを低減することの可能な半導体エピタキシャルウェハまたは半導体素子を提供する。
本開示の一実施形態の半導体エピタキシャルウェハは、半導体ウェハと、半導体ウェハの主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層とを備え、半導体ウェハの主面に平行な面内における、半導体エピタキシャル層の厚さ分布と半導体エピタキシャル層の不純物の濃度分布とが正の相関を有する。
本開示の一実施形態の半導体素子は、半導体基板と、半導体基板の主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層と、半導体エピタキシャル層に接する第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、半導体エピタキシャル層の上に、ゲート絶縁膜を介して配置されたゲート電極とを含み、半導体基板の主面に平行な面内における、半導体エピタキシャル層の厚さ分布と半導体エピタキシャル層の不純物の濃度分布とが正の相関を有する。
本開示の他の実施形態の半導体素子は、半導体基板と、半導体基板の主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層と、半導体エピタキシャル層上に配置され、かつ、半導体エピタキシャル層に接する第１の電極と、半導体基板の主面と反対側の面に配置され、かつ、半導体基板に接する第２の電極とを含み、半導体基板の主面に平行な面内における、半導体エピタキシャル層の厚さ分布と半導体エピタキシャル層の不純物の濃度分布とが正の相関を有する。
本開示の一実施形態の、半導体エピタキシャルウェハの製造方法は、（Ａ）半導体ウェハを用意する工程と、（Ｂ）半導体ウェハの主面に半導体をエピタキシャル成長させることによって、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層を形成する工程とを包含し、工程（Ｂ）において、半導体ウェハの主面に平行な面内における、半導体エピタキシャル層の厚さ分布と半導体エピタキシャル層の不純物の濃度分布とが正の相関を有するように、エピタキシャル成長させる条件を制御する。
本開示の一態様によると、半導体ウェハの主面に平行な面内における素子特性のばらつきを低減することの可能な半導体エピタキシャルウェハまたは半導体素子が提供される。
炭化珪素エピタキシャルウェハを例示する平面図である。 炭化珪素半導体素子を例示する平面図である。 炭化珪素半導体素子におけるユニットセルを例示する断面図である。 炭化珪素エピタキシャルウェハの中心を通る直線における炭化珪素エピタキシャル層の厚さおよび不純物濃度の分布を例示する図である。 炭化珪素エピタキシャルウェハの中心を通る直線における炭化珪素エピタキシャル層の厚さおよび不純物濃度の分布を例示する図である。 炭化珪素エピタキシャルウェハの中心を通る直線における炭化珪素エピタキシャル層の厚さおよび不純物濃度の分布を例示する図である。 炭化珪素半導体素子の中心を通る直線における炭化珪素エピタキシャル層の厚さおよび不純物濃度の分布を例示する図である。 炭化珪素エピタキシャル層の厚さおよび不純物濃度の設定値からのずれ量と、炭化珪素半導体素子の耐圧との関係を示す図である。 厚さ分布の幅ＶＴに対する不純物濃度分布の幅ＶＣの比ＶＣ／ＶＴと耐圧のばらつき幅ＶＢとの関係を示す図である。 エピタキシャル成長装置の一例を示す模式的な断面図である。 エピタキシャル成長装置のリアクタ内に生じる成膜分布を説明するための図である。 成膜分布と炭化珪素エピタキシャル層の厚さの面内分布との関係を示す図である。 成膜分布と炭化珪素エピタキシャル層の厚さの面内分布との関係を示す図である。 炭化珪素エピタキシャルウェハの面内分布の測定位置を示す平面図である。 実施例における炭化珪素エピタキシャル層の厚さおよび不純物濃度の面内分布を示す図である。 比較例における炭化珪素エピタキシャル層の厚さおよび不純物濃度の面内分布を示す図である。 実施例および比較例における耐圧の最大値と最小値との差を示す図である。 実施例および比較例におけるドリフト抵抗の最大値と最小値との差を示す図である。 炭化珪素半導体素子の製造方法を説明するための断面図である。 炭化珪素半導体素子の製造方法を説明するための断面図である。 炭化珪素半導体素子の製造方法を説明するための断面図である。 炭化珪素半導体素子の製造方法を説明するための断面図である。 炭化珪素半導体素子の製造方法を説明するための断面図である。 炭化珪素半導体素子の製造方法を説明するための断面図である。 炭化珪素半導体素子の他の例を示す断面図である。 炭化珪素エピタキシャル層の不純物濃度および厚さと、炭化珪素半導体素子の耐圧との関係を例示する図である。 炭化珪素エピタキシャル層の不純物濃度および厚さと、炭化珪素半導体素子のドリフト抵抗との関係を例示する図である。
半導体エピタキシャルウェハを用いて形成された半導体素子のオン抵抗およびアバランシェ耐圧は、半導体エピタキシャルウェハおよび半導体素子の材料・構成などに関する種々のパラメータによって決まる。従って、これらのパラメータを半導体ウェハ面内で略均質にできれば、半導体ウェハ面内におけるオン抵抗およびアバランシェ耐圧のばらつき（面内ばらつき）を低減できると考えられる。しかしながら、パラメータのなかには、例えば半導体素子の製造プロセスなどに起因して半導体ウェハ面内で分布（面内分布）を生じるものもあり、このようなパラメータを半導体ウェハ面内で均質にすることは困難である。
これに対し、本発明者は、オン抵抗およびアバランシェ耐圧を決定するパラメータのうち、半導体エピタキシャル層の不純物濃度（キャリア濃度）および厚さの２つに着目し、これらのパラメータの面内分布の相関関係を制御することで、オン抵抗およびアバランシェ耐圧の面内ばらつきを低減できるという知見を得た。
以下、炭化珪素半導体素子を例に、半導体素子の特性についての本発明の基礎となった知見を説明する。
＜アバランシェ耐圧ＶＡＶＡ＞
炭化珪素エピタキシャルウェハを用いて形成された炭化珪素半導体素子では、アバランシェ耐圧（以下、「耐圧」と略す）ＶＡＶＡは、炭化珪素エピタキシャル層の不純物濃度（キャリア濃度）Ｎｄおよび炭化珪素エピタキシャル層の厚さｔｄに依存する。具体的には、炭化珪素エピタキシャル層の不純物濃度Ｎｄが低いほど、また、厚さｔｄが大きいほど、高い耐圧ＶＡＶＡが得られる。不純物濃度Ｎｄは、例えばｎ型不純物の濃度である。
図１７Ａは、炭化珪素エピタキシャル層の不純物濃度Ｎｄおよび厚さｔｄと、炭化珪素半導体素子の耐圧ＶＡＶＡとの関係の一例を示す図である。図１７Ａは、下記式（１）に基づいて、炭化珪素半導体素子の耐圧ＶＡＶＡを算出した計算結果である。
Figure 0007117551000001
 Ｎｄ：炭化珪素エピタキシャル層の不純物濃度
ｔｄ：炭化珪素エピタキシャル層の厚さ
εSiC：ＳｉＣの誘電率（＝εｒ×ε０＝９．７×８．８５×１０－１４）
Ｎｂ：バッファ層の不純物濃度
Ｅｃ：絶縁破壊電界強度
式（１）中の絶縁破壊電界強度Ｅｃは、例えば下式に示すように、不純物濃度Ｎｄによって異なる。
Figure 0007117551000002
なお、バッファ層は、炭化珪素エピタキシャル層と炭化珪素ウェハとの間に形成される炭化珪素半導体層である。炭化珪素半導体素子はバッファ層を有していなくてもよい。その場合には、Ｎｂは、炭化珪素ウェハの不純物濃度となる。
＜オン抵抗Ｒｏｎ＞
炭化珪素半導体素子のオン抵抗Ｒｏｎは、炭化珪素エピタキシャルウェハの抵抗成分Ｒ１と、炭化珪素エピタキシャルウェハに形成された素子構造による抵抗成分Ｒ２とを含む。抵抗成分Ｒ１は、主に、炭化珪素ウェハの抵抗（基板抵抗）および炭化珪素エピタキシャル層に生じるドリフト抵抗Ｒｄｒｉｆｔである。炭化珪素半導体素子がＭＩＳＦＥＴの場合、素子構造による抵抗成分Ｒ２は、ドリフト電極（裏面電極）と炭化珪素基板とのコンタクト抵抗、ソース領域の抵抗、ＪＦＥＴ領域の抵抗、ソース電極と炭化珪素エピタキシャル層とのコンタクト抵抗（ソースコンタクト抵抗）、チャネル抵抗などを含む。
ＭＩＳＦＥＴなどの炭化珪素半導体素子は、例えば車載用などの用途では、高温で動作する場合がある。ＳｉＣ－ＭＩＳＦＥＴを高温（例えば１７５℃）で動作させると、室温（２５℃）で動作させるよりも、オン抵抗Ｒｏｎが増大する。これは、上記の抵抗成分のうち、特にドリフト抵抗Ｒｄｒｉｆｔが増大するからである。この結果、ＳｉＣ－ＭＩＳＦＥＴの高温動作時には、ドリフト抵抗Ｒｄｒｉｆｔがオン抵抗Ｒｏｎ全体の４０％以上を占めることがある。
このように、オン抵抗Ｒｏｎ全体に占めるドリフト抵抗Ｒｄｒｉｆｔの割合は高いので、炭化珪素エピタキシャル層に生じるドリフト抵抗Ｒｄｒｉｆｔを制御することで、オン抵抗Ｒｏｎを効率的に制御することが可能である。
ドリフト抵抗Ｒｄｒｉｆｔは、炭化珪素エピタキシャル層の不純物濃度Ｎｄおよび厚ｔｄによって決まる。具体的には、半導体エピタキシャル層の不純物濃度Ｎｄが高いほど、また、厚さｔｄが小さいほど、ドリフト抵抗Ｒｄｒｉｆｔは低くなる。
図１７Ｂは、炭化珪素エピタキシャル層の不純物濃度Ｎｄおよび厚さｔｄと、炭化珪素半導体素子のドリフト抵抗Ｒｄｒｉｆｔとの関係の一例を示す図である。図１７Ｂは、下記式（２）に基づいてドリフト抵抗Ｒｄｒｉｆｔを算出した計算結果である。
Figure 0007117551000003
 ρ：炭化珪素エピタキシャル層の抵抗率
ｔｄ：炭化珪素エピタキシャル層の厚さ
Ａｃｈｉｐ：炭化珪素半導体素子の面積（チップ面積）
式（２）中の抵抗率ρは、不純物濃度Ｎｄに依存する（ρ＝１／μｑNｄ（μ：キャリア移動度））。また、キャリア移動度μも不純物濃度Ｎｄに依存する。具体的には、不純物濃度Ｎｄの増加に伴って不純物による散乱が増加するため、キャリア移動度μが減少する。ここでは、抵抗率ρを実測値から算出し、ドリフト抵抗Ｒｄｒｉｆｔを算出した。
＜素子特性の面内ばらつき＞
炭化珪素ウェハ上に炭化珪素エピタキシャル層を形成する際、炭化珪素ウェハ面内で、不純物濃度Ｎｄおよび厚さｔｄに分布（面内分布）が生じることが知られている。上述したように、半導体素子の耐圧ＶＡＶＡおよびドリフト抵抗Ｒｄｒｉｆｔは、炭化珪素エピタキシャル層の不純物濃度Ｎｄおよび厚さｔｄに依存する。このため、炭化珪素エピタキシャル層の不純物濃度Ｎｄおよび厚さｔｄが面内分布を有していると、炭化珪素ウェハに形成される半導体素子間または半導体素子内で、耐圧ＶＡＶＡおよびドリフト抵抗Ｒｄｒｉｆｔにばらつき（面内ばらつき）が生じ得る。
素子特性の面内ばらつきが大きいと、例えば、一部の炭化珪素半導体素子の耐圧ＶＡＶＡが所定の値（半導体素子の仕様）を満たさないおそれがあり、歩留まりが低下する要因となる。これを避けるために、素子特性の面内ばらつきを考慮して、半導体ウェハ面内に亘って耐圧ＶＡＶＡが所定の値を満たすように炭化珪素半導体素子を設計すると、ドリフト抵抗Ｒｄｒｉｆｔが増加（すなわちオン抵抗Ｒｏｎが増加）する可能性がある。
以下、耐圧１２００Ｖの仕様の炭化珪素半導体素子を製造する際の炭化珪素エピタキシャル層の設計方法の一例を説明する。
図１７Ａおよび図１７Ｂを再び参照する。図中に点ｐ１で示すように、例えば、炭化珪素エピタキシャル層の厚さｔｄの設計値を９μｍ、不純物濃度Ｎｄの設計値を１×１０１６／ｃｍ３とする。炭化珪素半導体素子の耐圧ＶＡＶＡの目標値は１４２０Ｖ、ドリフト抵抗Ｒｄｒｉｆｔの目標値は０．７ｍΩ・ｃｍ２である。
形成された炭化珪素エピタキシャル層の実際の厚さｔｄは、設計値に対して、例えば±１０％の面内分布を有し、不純物濃度Ｎｄは、設計値に対して、例えば２０％の面内分布を有し得る。このような面内分布が生じると、図１７Ａに示すように、炭化珪素ウェハ面内において、耐圧ＶＡＶＡは約１２５０Ｖ～１６００Ｖの範囲Ｈｂ内でばらつきを有する。また、図１７Ｂに示すように、炭化珪素ウェハ面内において、ドリフト抵抗Ｒｄｒｉｆｔは約０．５ｍΩ／ｃｍ２～約１．１ｍΩ／ｃｍ２の範囲Ｈｄ内でばらつきを有する。この例では、範囲Ｈｂの全体が１２００Ｖ以上であるため、上記の設計値によると、炭化珪素ウェハ全面に亘って、所定の耐圧（ここでは１２００Ｖ）を満たすことが可能である。
このように、炭化珪素ウェハ全面に亘って所定の耐圧（１２００Ｖ）を満たすためには、耐圧のばらつきの範囲Ｈｄ全体が１２００Ｖ以上となるように、耐圧ＶＡＶＡの目標値を１２００Ｖよりも十分に高く設定する必要がある。耐圧ＶＡＶＡの目標値を高くするためには、炭化珪素エピタキシャル層の厚さｔｄの設計値を大きくするか、または、不純物濃度Ｎｄの設計値を低くすることが考えられる。しかしながら、厚さｔｄを増加または不純物濃度Ｎｄを減少させると、ドリフト抵抗Ｒｄｒｉｆｔが高くなる。この結果、炭化珪素半導体素子のオン抵抗Ｒｏｎが増加し、炭化珪素半導体素子の大電流化、小チップ化が困難となる可能性がある。これは、デバイスコストが増大する要因となり得る。
素子特性のばらつきを低減するためには、炭化珪素ウェハ面内において、より均質な炭化珪素エピタキシャル層を形成することが好ましい。例えば、前述の特許文献１は、炭化珪素をエピタキシャル成長させる際の、炭化珪素ウェハの回転数に基づいて原料ガス流量をフィードバック制御することで、不純物濃度および厚さの面内均一性を高めることを開示している。
しかしながら、本発明者が検討したところ、エピタキシャル成長方法および成長条件によって、炭化珪素エピタキシャル層に生じる不純物濃度および厚さの面内分布を低減しようとしても限界がある。特に、炭化珪素ウェハの最大径が大きくなるほど（例えば６インチ以上、あるいは８インチ以上）、不純物濃度および厚さの面内分布を小さく抑えることは困難である。なお、この問題は、炭化珪素以外の半導体を用いた半導体素子にも生じ得る。
そこで、本発明者は、半導体エピタキシャル層（炭化珪素エピタキシャル層など）の厚さおよび不純物濃度が面内分布を有していても、それに起因する素子特性の面内ばらつきを低減できる方法を検討した。この結果、本発明者は、半導体エピタキシャル層の厚さの面内分布と不純物濃度の面内分布との相関関係を制御することで、耐圧、オン抵抗Ｒｏｎなどの素子特性の面内ばらつきを低減し得ることを見出した。本開示の一態様によると、半導体エピタキシャル層の厚さの面内分布と不純物濃度の面内分布とが正の相関を有することで、厚さの面内分布による素子特性の変動分と、不純物濃度の面内分布による素子特性の変動分とを相殺させることが可能になる。従って、素子特性の面内ばらつきが低減された半導体エピタキシャルウェハまたは半導体素子が提供される。
本開示の一態様の概要は以下の通りである。
本開示の一実施形態の半導体エピタキシャルウェハは、半導体ウェハと、前記半導体ウェハの主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層とを備え、前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有する。
ある実施形態において、前記半導体エピタキシャル層の前記厚さ分布における最大厚さをＴｍａｘ、最小厚さをＴｍｉｎ、平均厚さをＴａｖｅとすると、前記平均厚さＴａｖｅに対する前記厚さ分布の幅ＶＴ（％）は、下記式で表され、
ＶＴ＝｛（Ｔｍａｘ－Ｔｍｉｎ）／２｝／Ｔａｖｅ×１００ （％）
前記半導体エピタキシャル層の前記濃度分布における最大濃度をＣｍａｘ、最小濃度をＣｍｉｎ、平均濃度をＣａｖｅとすると、前記平均濃度Ｃａｖｅに対する前記濃度分布の幅ＶＣ（％）は、下記式で表され、
ＶＣ＝｛（Ｃｍａｘ－Ｃｍｉｎ）／２｝／Ｃａｖｅ×１００ （％）
前記厚さ分布の前記幅ＶＴは、５％以上２０％以下であり、前記濃度分布の前記幅ＶＣは、１０％以上４０％以下であってもよい。
ある実施形態において、前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣは、例えば、０．５≦ＶＣ／ＶＴ≦３．０を満たす。
ある実施形態において、前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣは、例えば、１．０≦ＶＣ／ＶＴ≦２．５を満たす。
ある実施形態において、前記半導体ウェハの前記主面に平行な面内の２点ａ、ｂにおける前記半導体エピタキシャル層の厚さをそれぞれＤａ、Ｄｂとし、前記半導体エピタキシャル層の前記不純物の濃度をＣａ、Ｃｂとすると、Ｄａ＞ＤｂのときＣａ＞Ｃｂであるか、または、Ｄａ＜ＤｂのときＣａ＜Ｃｂであってもよい。
ある実施形態において、前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さは、前記半導体ウェハの中央部で周縁部よりも小さく、前記半導体エピタキシャル層の前記不純物の濃度は、前記半導体ウェハの前記中央部で前記周縁部よりも低くてもよい。
ある実施形態において、前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さは、前記半導体ウェハの中央部で周縁部よりも大きく、前記半導体エピタキシャル層の前記不純物の濃度は、前記半導体ウェハの前記中央部で前記周縁部よりも高くてもよい。
ある実施形態において、前記半導体エピタキシャル層の前記平均濃度Ｃａｖｅは、例えば、３×１０１５／ｃｍ３以上３×１０１６／ｃｍ３以下であり、前記平均厚さＴａｖｅは、例えば、４μｍ以上４０μｍ以下である。
ある実施形態において、前記半導体エピタキシャルウェハは、複数の素子領域を有し、前記複数の素子領域のそれぞれは、前記半導体エピタキシャル層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記半導体エピタキシャル層の上に、ゲート絶縁膜を介して配置されたゲート電極とを有する半導体素子を含んでもよい。
ある実施形態において、前記半導体エピタキシャルウェハは、複数の素子領域を有し、前記複数の素子領域のそれぞれは、前記半導体エピタキシャル層上に配置され、かつ、前記半導体エピタキシャル層に接する第１の電極と、前記半導体ウェハの前記主面と反対側の面に配置され、かつ、前記半導体ウェハに接する第２の電極とを有する半導体素子を含んでもよい。
ある実施形態において、前記複数の素子領域のそれぞれにおける前記半導体素子のアバランシェ耐圧の最大値をＢｍａｘ、最小値をＢｍｉｎ、平均値をＢａｖｅとすると、前記複数の素子領域間における前記半導体素子のアバランシェ耐圧のばらつきの前記平均値Ｂａｖｅに対する幅ＶＢ（％）は、下記式で表され、
ＶＢ（％）＝｛（Ｂｍａｘ－Ｂｍｉｎ）／２｝／Ｂａｖｅ×１００
前記複数の素子領域のそれぞれにおける前記半導体素子のドリフト抵抗の最大値をＤｍａｘ、最小値をＤｍｉｎ、平均値をＤａｖｅとすると、前記複数の素子領域間における前記半導体素子のドリフト抵抗のばらつきの前記平均値Ｄａｖｅに対する幅ＶＤ（％）は、下記式で表され、
ＶＤ（％）＝｛（Ｄｍａｘ－Ｄｍｉｎ）／２｝／Ｄａｖｅ×１００
前記幅ＶＢおよび前記幅ＶＤは、０％以上１０％以下であってもよい。
ある実施形態において、前記半導体ウェハは炭化珪素ウェハであり、前記半導体エピタキシャル層は炭化珪素半導体層であってもよい。
本開示の一実施形態の半導体素子は、半導体基板と、前記半導体基板の主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記半導体エピタキシャル層の上に、ゲート絶縁膜を介して配置されたゲート電極とを含み、前記半導体基板の前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有する。
本開示の他の実施形態の半導体素子は、半導体基板と、前記半導体基板の主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層上に配置され、かつ、前記半導体エピタキシャル層に接する第１の電極と、前記半導体基板の前記主面と反対側の面に配置され、かつ、前記半導体基板に接する第２の電極とを含み、前記半導体基板の前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有する。
本開示の一実施形態の、半導体エピタキシャルウェハの製造方法は、（Ａ）半導体ウェハを用意する工程と、（Ｂ）前記半導体ウェハの主面に半導体をエピタキシャル成長させることによって、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層を形成する工程とを包含し、前記工程（Ｂ）において、前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有するように、エピタキシャル成長させる条件を制御する。
ある実施形態において、前記半導体エピタキシャル層の前記厚さ分布における最大厚さをＴｍａｘ、最小厚さをＴｍｉｎ、平均厚さをＴａｖｅとすると、前記平均厚さＴａｖｅに対する前記厚さ分布の幅ＶＴ（％）は、下記式で表され、
ＶＴ＝｛（Ｔｍａｘ－Ｔｍｉｎ）／２｝／Ｔａｖｅ×１００ （％）
前記半導体エピタキシャル層の前記濃度分布における最大濃度をＣｍａｘ、最小濃度をＣｍｉｎ、平均濃度をＣａｖｅとすると、前記平均濃度Ｃａｖｅに対する前記濃度分布の幅ＶＣ（％）は、下記式で表され、
ＶＣ＝｛（Ｃｍａｘ－Ｃｍｉｎ）／２｝／Ｃａｖｅ×１００ （％）
前記工程（Ｂ）において、前記厚さ分布の前記幅ＶＴが５％以上２０％以下であり、前記濃度分布の前記幅ＶＣが１０％以上４０％以下となるように、エピタキシャル成長させる条件を制御してもよい。
ある実施形態において、前記工程（Ｂ）において、前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣが、例えば、０．５≦ＶＣ／ＶＴ≦３．０となるように、エピタキシャル成長させる条件を制御する。
ある実施形態において、前記工程（Ｂ）において、前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣが、例えば、１．０≦ＶＣ／ＶＴ≦２．５となるように、エピタキシャル成長させる条件を制御する。
ある実施形態において、前記半導体ウェハは炭化珪素ウェハであり、前記半導体エピタキシャル層は炭化珪素半導体層であってもよい。
（第１の実施形態）
以下、図面を参照しながら、炭化珪素エピタキシャルウェハおよび炭化珪素半導体素子（ＭＩＳＦＥＴ）を例に、半導体エピタキシャルウェハおよび半導体素子の第１の実施形態を説明する。ここでは、第１導電型としてｎ型、第２導電型としてｐ型の導電型を有するＭＩＳＦＥＴを例に説明するが、本実施形態の炭化珪素半導体素子は、第１導電型としてｐ型、第２導電型としてｎ型の導電型を有するＭＩＳＦＥＴであってもよい。
図１は、本実施形態の炭化珪素エピタキシャルウェハ３００を例示する平面図である。炭化珪素エピタキシャルウェハ３００は、第１導電型の炭化珪素ウェハ３０１と、炭化珪素ウェハ３０１上に配置された炭化珪素半導体層（図示せず）とを備えている。炭化珪素半導体層は、エピタキシャル成長によって形成されたエピタキシャル層である。炭化珪素ウェハ３０１の口径は、例えば３インチ以上、または６インチ以上であってもよい。炭化珪素エピタキシャルウェハ３００は、２次元に配列された複数の素子領域Ｒｃを有している。各素子領域Ｒｃには、炭化珪素半導体素子２００全体または一部が形成されていてもよい。
図２は、炭化珪素半導体素子２００を例示する平面図である。各炭化珪素半導体素子２００は、２次元に配列された複数のユニットセル（図示せず）から構成されている。各炭化珪素半導体素子２００では、炭化珪素ウェハ３０１の主面側において、複数のユニットセルの上方に、ソースパッド２０１およびゲートパッド２０２が設けられている。ソースパッド２０１およびゲートパッド２０２は互いに絶縁されている。なお、本明細書では、炭化珪素半導体素子２００における各ユニットセルが形成される領域を「ユニットセル形成領域Ｒｕ」と呼ぶことがある。
図３は、炭化珪素半導体素子２００における２つのユニットセル１００を例示する断面図である。
各ユニットセル１００は、第１導電型の炭化珪素半導体基板（以下、単に「炭化珪素基板」と呼ぶ）１０１と、炭化珪素基板１０１の主面上に配置された炭化珪素エピタキシャル層（ドリフト層）１１０とを含んでいる。
炭化珪素基板１０１は、炭化珪素ウェハ３０１の一部である。炭化珪素基板１０１は、例えばｎ＋基板（ｎ＋ＳｉＣ基板）である。
炭化珪素エピタキシャル層１１０には、第２導電型のボディ領域１０３が配置されている。炭化珪素エピタキシャル層１１０のうちボディ領域１０３が配置されていない領域は、第１導電型のドリフト領域１０２である。ドリフト領域１０２の表面部のうち、隣接する２つのボディ領域１０３に挟まれた領域１２０は、ＪＦＥＴ領域として機能する。本実施形態では、ドリフト領域１０２はｎ－型であり、ボディ領域１０３はｐ型である。ドリフト領域１０２の不純物濃度および厚さは、半導体装置に求められる耐圧によって適宜変更される。
本実施形態では、第１導電型がｎ型、第２導電型がｐ型であるが、ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ＋」又は「ｎ－」の符号における上付き文字の「＋」又は「－」の表記は、ドーパントの相対的な濃度を表している。「ｎ＋」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ－」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
ボディ領域１０３内には、第１導電型（ここではｎ＋型）のソース領域１０４が配置されている。ボディ領域１０３には、また、第２導電型（ここではｐ＋型）のコンタクト領域１０５が配置されている。コンタクト領域１０５は、ボディ領域１０３とソース電極１０９との間のコンタクト抵抗を低減するために形成される。なお、コンタクト領域１０５が形成されていなくてもよい。その場合には、ボディ領域１０３の一部がソース電極１０９と直接接するように構成される。
ソース領域１０４上には、ソース電極１０９が設けられている。ソース電極１０９は、ｎ＋型のソース領域１０４及びｐ＋型のコンタクト領域１０５の両方と電気的に接触している。
炭化珪素エピタキシャル層１１０上には、チャネル層１０６が、ボディ領域１０３に接して形成されていてもよい。チャネル層１０６は、炭化珪素半導体により主に構成され、かつ、第１導電型の不純物を含んでいる。チャネル層１０６は、ソース領域１０４とＪＦＥＴ領域１２０とを繋ぐように形成される。チャネル層１０６は、例えば、炭化珪素エピタキシャル層１１０上にエピタキシャル成長によって形成されてもよい。チャネル層１０６のうちボディ領域１０３とゲート電極１０８の間に位置し、ボディ領域１０３と接する部分はチャネル領域として機能する。なお、チャネル層１０６が形成されていなくても良い。
炭化珪素エピタキシャル層１１０の上（チャネル層１０６が形成されている場合には、チャネル層１０６の上）にはゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７の厚さは、ゲート電極１０８に印加する電圧によって適宜選択される。ゲート絶縁膜１０７の上にはゲート電極１０８が設けられている。ゲート電極１０８は、少なくともボディ領域１０３の表面のうちＪＦＥＴ領域１２０およびソース領域１０４の間に位置する部分を覆うように配置されている。
複数のユニットセル１００のゲート電極１０８は、例えば一体的に形成されており、互いに電気的に接続されている。ゲート電極１０８は、図２に示すゲートパッド２０２に電気的に接続されている。図示していないが、ソース電極１０９上には、ソース配線が設けられている。複数のユニットセル１００のソース電極１０９は、ソース配線により互いに電気的に接続されている。ソース配線は、図２に示すソースパッド２０１に電気的に接続されている。一方、炭化珪素基板１０１の裏面には、ドレイン電極１１４が配置されている。
［炭化珪素エピタキシャル層１１０における厚さ分布と不純物濃度分布との関係］
本実施形態の炭化珪素エピタキシャルウェハ３００では、炭化珪素ウェハ３０１面内において、炭化珪素エピタキシャル層１１０における厚さ分布と不純物濃度分布とが正の相関を有している。また、炭化珪素エピタキシャルウェハに形成された各炭化珪素半導体素子２００では、炭化珪素基板１０１面内において、炭化珪素エピタキシャル層１１０における厚さ分布と不純物濃度分布とが正の相関を有している。
「正の相関」とは、例えば、炭化珪素ウェハ３０１または炭化珪素基板１０１に平行な面内において、炭化珪素エピタキシャル層１１０の厚さの異なる２点ａ、ｂをとり、点ａ、ｂの炭化珪素エピタキシャル層１１０の厚さをそれぞれＤａ、Ｄｂ、炭化珪素エピタキシャル層１１０の第１導電型不純物の濃度をそれぞれＣａ、Ｃｂとすると、Ｄａ＞ＤｂのときＣａ＞Ｃｂであるか、または、Ｄａ＜ＤｂのときＣａ＜Ｃｂである場合を指す。
炭化珪素エピタキシャル層１１０が厚いと、耐圧およびドリフト抵抗は高くなり、炭化珪素エピタキシャル層１１０の不純物濃度が高いと、耐圧およびドリフト抵抗は低くなる。従って、面内の２点ａ、ｂのうち、炭化珪素エピタキシャル層１１０の厚い方の点で他の点よりも不純物濃度を高くすると、厚さ分布に起因して２点ａ、ｂ間に生じる耐圧およびドリフト抵抗の変動量は、それぞれ、不純物濃度分布に起因して２点ａ、ｂ間に生じる変動量で補償される。この結果、２点ａ、ｂ間の耐圧の差（絶対値）およびドリフト抵抗の差（絶対値）を小さくできる。
このように、本実施形態によると、炭化珪素エピタキシャルウェハ３００または炭化珪素半導体素子２００において、炭化珪素エピタキシャル層１１０の厚さ分布による耐圧およびドリフト抵抗変動分と、炭化珪素エピタキシャル層１１０の不純物濃度分布による耐圧およびドリフト抵抗変動分とを相殺させることができる。このため、炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の面内分布に起因する素子特性のばらつきを低減できる。なお、ここでいう「相殺」とは、炭化珪素エピタキシャル層１１０の厚さ分布による耐圧およびドリフト抵抗変動分と、炭化珪素エピタキシャル層１１０の不純物濃度分布による耐圧およびドリフト抵抗とが完全に打ち消しあわなくてもよい。これらのパラメータの一方が他方によって補償され、結果的に、トータルの耐圧の変動量およびドリフト抵抗の変動量が小さくなればよい。
本実施形態では、炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度に比較的大きい面内分布（後述する分布の幅ＶＴ、ＶＢが５％以上）を有する場合でも、素子特性の面内ばらつきを低減することが可能である。
従来は、図１７Ａ、図１７Ｂを参照して前述したように、デバイス設計時に、素子特性の面内ばらつきを考慮して比較的大きいマージンを設定する場合があった。例えば、炭化珪素ウェハ全面に亘って耐圧を確保するために、炭化珪素エピタキシャル層の不純物濃度を低く、あるいは厚さを大きく設定する場合があり、オン抵抗Ｒｏｎが増大するおそれがあった。これに対し、本実施形態では、素子特性の面内ばらつきが低減されるので、マージンを小さくできる。従って、オン抵抗Ｒｏｎの増大を抑えつつ、所定の耐圧を確保することが可能になる。オン抵抗Ｒｏｎが低減されるので、炭化珪素半導体素子２００の大電流化、小チップ化が可能となり、デバイスコストを低減できる。
図４Ａ～図４Ｃは、それぞれ、炭化珪素エピタキシャルウェハ３００の中心を通る直線における炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の分布を例示する模式図である。図５は、炭化珪素半導体素子２００の中心を通る直線における炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の分布を例示する模式図である。
図４Ａに例示するように、炭化珪素ウェハ３０１面内において、炭化珪素エピタキシャル層１１０の厚さが中央部で周縁部よりも小さい同心円状の分布を有し、かつ、炭化珪素エピタキシャル層１１０の不純物濃度が中央部で周縁部よりも低い同心円状の分布を有していてもよい。本明細書では、中央部で周縁部よりも低い同心円状の分布の形状を「凹状」と呼ぶ。この例では、最小厚さＴｍｉｎおよび最小濃度Ｃｍｉｎは炭化珪素ウェハの中央部近傍、最大厚さＴｍａｘおよび最大濃度Cｍａｘは炭化珪素ウェハの周縁部近傍に位置している。
図４Ｂに示すように、炭化珪素ウェハ３０１面内において、炭化珪素エピタキシャル層１１０の厚さが中央部で周縁部よりも大きい同心円状の分布を有し、かつ、炭化珪素エピタキシャル層１１０の不純物濃度が中央部で周縁部よりも高い同心円状の分布を有していてもよい。本明細書では、中央部で周縁部よりも高い同心円状の分布の形状を「凸状」と呼ぶ。この例では、最小厚さＴｍｉｎおよび最小濃度Ｃｍｉｎは炭化珪素ウェハの周縁部近傍、最大厚さＴｍａｘおよび最大濃度Cｍａｘは炭化珪素ウェハの中央部近傍に位置している。
厚さおよび不純物濃度の分布は同心円状でなくてもよい。炭化珪素ウェハ３０１面内において、炭化珪素エピタキシャル層１１０の厚さ分布と不純物濃度分布とが正の相関を有する方向を少なくとも１つ有していればよい。例えば、図４Ｃに示すように、炭化珪素エピタキシャル層１１０の不純物濃度が、一方の端部ｅ１から他方の端部ｅ２に向かって低くなるような分布を有し、炭化珪素エピタキシャル層１１０が端部ｅ１から端部ｅ２に向かって薄くなるような分布を有していてもよい。つまり、最大厚さＴｍａｘおよび最大濃度Cｍａｘは炭化珪素ウェハ３０１の端部ｅ１の近傍に位置し、最小厚さＴｍｉｎおよび最小濃度Ｃｍｉｎは炭化珪素ウェハ３０１の端部ｅ２近傍に位置している。
炭化珪素半導体素子２００でも、同様に、炭化珪素基板１０１面内において、チャネル層１０６の厚さ分布と不純物濃度分布とが正の相関を有する方向を少なくとも１つ有していればよい。例えば図５に示すように、炭化珪素エピタキシャル層１１０が一方の端部ｅ３から他方の端部ｅ４に向かって薄くなるような分布を有し、炭化珪素エピタキシャル層１１０の不純物濃度が端部ｅ3から端部ｅ４に向かって低くなるような分布を有していてもよい。
本明細書では、炭化珪素ウェハ３０１の面内における炭化珪素エピタキシャル層１１０の厚さ分布および不純物濃度分布の大きさを、それぞれ、平均値に対する面内分布の幅ＶＴ、ＶＣ（％）で表す。厚さ分布の幅ＶＴ（％）は、厚さ分布における最大厚さをＴｍａｘ、最小厚さをＴｍｉｎ、平均厚さをＴａｖｅとすると、例えば、下記式で表される。
ＶＴ（％）＝｛（Ｔｍａｘ－Ｔｍｉｎ）／２｝／Ｔａｖｅ×１００
同様に、不純物濃度分布の幅ＶＣ（％）は、不純物濃度分布における最大濃度をＣｍａｘ、最小濃度をＣｍｉｎ、平均濃度をＣａｖｅとすると、例えば、下記式で表される。
ＶＣ（％）＝｛（Ｃｍａｘ－Ｃｍｉｎ）／２｝／Ｃａｖｅ×１００
なお、耐圧が例えば６００Ｖ～３３００Ｖの炭化珪素素子の場合、炭化珪素エピタキシャル層１１０の平均濃度Ｃａｖｅは、例えば、３×１０１５／ｃｍ３以上３×１０１６／ｃｍ３以下である。炭化珪素エピタキシャル層１１０の平均厚さＴａｖｅは、例えば、４μｍ以上４０μｍ以下である。
また、本明細書では、炭化珪素エピタキシャルウェハ３００に形成された炭化珪素半導体素子２００間における、言い換えると、複数の素子領域Ｒｃ間における、耐圧およびドリフト抵抗のばらつき（面内ばらつき）の大きさを、それぞれ、平均値に対する面内ばらつきの幅（以下、「ばらつき幅」と略す）ＶＢ、ＶＤ（％）で表す。耐圧のばらつき幅ＶＢは、複数の素子領域Ｒｃのそれぞれにおける耐圧の最大値をＢｍａｘ、最小値をＢｍｉｎ、平均値をＢａｖｅとすると、下記式で表される。
ＶＢ（％）＝｛（Ｂｍａｘ－Ｂｍｉｎ）／２｝／Ｂａｖｅ×１００
同様に、ドリフト抵抗のばらつき幅ＶＤは、複数の素子領域Ｒｃのそれぞれにおけるドリフト抵抗の最大値をＤｍａｘ、最小値をＤｍｉｎ、平均値をＤａｖｅとすると、下記式で表される。
ＶＤ（％）＝｛（Ｄｍａｘ－Ｄｍｉｎ）／２｝／Ｄａｖｅ×１００
厚さ分布の幅ＶＴは、例えば５％以上２０％以下であり、濃度分布の幅ＶＣは、例えば１０％以上４０％以下であってもよい。厚さおよび不純物濃度の面内分布の幅ＶＴ、ＶＣがそれぞれ上記範囲内であれば、より効果的に、耐圧およびドリフト抵抗の変動量を互いに補償できる。この結果、耐圧およびドリフト抵抗のばらつき幅ＶＢ、ＶＤを低減し得る。耐圧のばらつき幅ＶＢは、例えば、０％以上１０％以下であってもよい。ドリフト抵抗のばらつき幅ＶＤは、例えば、０％以上１０％以下であってもよい。
ここで、厚さ分布の幅ＶＴが５％未満、濃度分布の幅ＶＣが１０％未満であっても同様の効果が得られるが、厚さ分布の幅ＶＴを５％未満、濃度分布の幅ＶＣを１０％未満に抑えるためには、エピタキシャル成長装置の調整や管理を非常に厳しく行う必要がある。また、この場合、エピタキシャル成長工程の途中でエピタキシャル成長装置の状態が変化すると、チャネル層１０６の厚さ分布と不純物濃度分布との関係が正の相関から負の相関に変わりやすくなるおそれがあり、相関関係の制御が難しいことがある。これに対し、厚さ分布の幅ＶＴを５％以上かつ、濃度分布の幅ＶＣを１０％以上であれば、厚さ分布と不純物濃度分布との関係を、再現性良く制御できる。例えば、エピタキシャル成長工程の途中でエピタキシャル成長装置の状態が変化した場合でも、チャネル層１０６の厚さ分布と不純物濃度分布との正の相関は維持されるので、耐圧のばらつき幅ＶＢやドリフト抵抗のばらつき幅ＶＤをより確実に抑制できる。
＜厚さ分布の幅ＶＴと不純物濃度分布の幅ＶＣとの関係＞
炭化珪素エピタキシャル層１１０の厚さ分布の幅ＶＴと不純物濃度分布の幅ＶＣとの関係を制御することで、さらに効率的に素子特性の変動量を相殺することが可能である。これらの分布幅ＶＴ、ＶＣの関係について、本発明者の検討結果を以下に説明する。
図６は、炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の設定値からのずれ量（％）と、炭化珪素半導体素子の耐圧との関係を示す図である。図６は、上述した式（１）を用いた計算結果である。
図中の線Ｌｔは、耐圧が低下する方向に厚さをずらした場合、すなわち厚さを減少させる方向にずらした場合のずれ量と耐圧との関係を示す。線Ｌｃは、耐圧が低下する方向に不純物濃度をずらした場合、すなわち不純物濃度を増加させる方向にずらした場合のずれ量と耐圧との関係を示す。
図６に示す計算結果から、線Ｌｔの傾きは、線Ｌｃの傾きよりも大きく（約２倍）、厚さのずれ量に起因する耐圧の変動量は、不純物濃度のずれ量に起因する耐圧の変動量よりも大きいことが分かる。
図７は、厚さ分布の幅ＶＴに対する不純物濃度分布の幅ＶＣの比ＶＣ／ＶＴと耐圧のばらつき幅ＶＢとの関係を示す図である。横軸は、厚さ分布の幅ＶＴが１０％（一定）のときの厚さ分布の幅ＶＴに対する不純物濃度分布の幅ＶＣの比（以下、「分布幅の比」）ＶＣ／ＶＴである。ここでは、厚さの面内分布と不純物濃度の面内分布とが正の相関関係を有する場合、および負の相関関係を有する場合の両方について、分布幅の比ＶＣ／ＶＴを異ならせて耐圧のばらつき幅ＶＢを算出した。
図７に示す結果から分かるように、厚さの面内分布と不純物濃度の面内分布とが正の相関関係を有することで、負の相関関係を有する場合よりも、耐圧のばらつき幅ＶＢを低減できる。
負の相関関係を有する場合には、分布幅の比ＶＣ／ＶＴが大きくなるにつれて、耐圧のばらつき幅ＶＢが増加している。この理由は、次のように考えられる。厚さの面内分布と不純物濃度の面内分布とが負の相関関係を有する場合、不純物濃度分布による耐圧の変動量の絶対値は、厚さ分布による耐圧の変動量の絶対値（ここでは、厚さ分布の幅ＶＴが１０％（一定）なので一定）に加算される。このため、分布幅の比ＶＣ／ＶＴが大きくなるにつれて（すなわち不純物濃度分布の幅ＶＣが大きくなるにつれて）、不純物濃度分布による耐圧の変動量が大きくなり、その結果、耐圧のばらつき幅ＶＢが増加する。
これに対し、厚さの面内分布と不純物濃度の面内分布とが正の相関関係を有する場合、不純物濃度分布による耐圧の変動量は、厚さ分布による耐圧の変動量（一定）と補償し合う。このため、分布幅の比ＶＣ／ＶＴが大きくなるにつれて（すなわち不純物濃度分布の幅ＶＣが大きくなるにつれて）、耐圧のばらつき幅ＶＢは徐々に小さくなり、分布幅の比ＶＣ／ＶＴが約２のときに最小となる。これは、分布幅の比ＶＣ／ＶＴが約２のときに、不純物濃度分布による耐圧の変動量と厚さ分布による耐圧の変動量とが効率的に補償し合うからと考えられる（図６参照）。分布幅の比ＶＣ／ＶＴがさらに大きくなると、不純物濃度分布による耐圧の変動量が厚さ分布による耐圧の変動量に対して過剰となるので、耐圧のばらつき幅ＶＢが増加する。
さらに、図７に示す結果から分かるように、厚さの面内分布と不純物濃度の面内分布とが正の相関関係を有し、かつ、厚さおよび不純物濃度の分布幅の比ＶＣ／ＶＴを、例えば０．５以上３．０以下に制御することで、耐圧のばらつき幅ＶＢを１０％以下（この計算例では６％以下）に低減することが可能になる。さらに、分布幅の比ＶＣ／ＶＴを、例えば１．０以上２．５以下に制御することで、耐圧のばらつき幅ＶＢをさらに効果的に低減できる（この計算例では４％以下）。分布幅の比ＶＣ／ＶＴは、１．０より大きく２．５未満でもよい。
［炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の面内分布の制御］
炭化珪素エピタキシャル層１１０における厚さおよび不純物濃度の面内分布は、炭化珪素のエピタキシャル成長条件によって制御され得る。以下、厚さおよび不純物濃度の面内分布の制御方法の具体例を説明する。
＜エピタキシャル成長装置＞
まず、エピタキシャル成長により炭化珪素エピタキシャル層１１０を形成するためのエピタキシャル成長装置を説明する。ここでは、複数の炭化珪素ウェハ３０１を水平に配置し、各炭化珪素ウェハ３０１を公転させるとともに炭化珪素ウェハ３０１中心を軸にして炭化珪素ウェハ３０１自体を自転させる水平自公転型のエピタキシャル成長装置を用いる。
図８は、エピタキシャル成長装置の一例を示す模式的な断面図である。
エピタキシャル成長装置７００は、図示しないリアクタと、リアクタ内に配置されたサセプタ７０１と、原料ガスおよびキャリアガスを含むガス７０５をリアクタ内に供給するためのガス導入管７０３とを備える。サセプタ７０１は、複数の炭化珪素ウェハ３０１を保持する。サセプタ７０１の上方にはシーリング７０７が配置されており、ガス導入管７０３は、例えば、シーリング７０７の中央部に設けられている。サセプタ７０１は、例えば円盤状である。サセプタ７０１の下方には、サセプタ７０１を回転させるための軸７０２が設けられている。
この例では、炭化珪素ウェハ３０１は、サセプタ７０１上において、軸７０２の周囲に間隔を空けて配置されている。炭化珪素ウェハ３０１は、サセプタ７０１上に配置された、自転可能なサテライト（不図示）に載置されている。
エピタキシャル成長装置７００を用いると、各炭化珪素ウェハ３０１を、サセプタ７０１の回転により公転させるとともに、サテライトの回転により自転させながら、炭化珪素ウェハ３０１上にＳｉＣのエピタキシャル成長を行うことができる（自公転型）。
ガス導入管７０３から導入されるガス７０５は、シリコン系ガス（例えば、モノシランガス、カーボン系ガス（例えばプロパンガス）および不純物ガス（例えば窒素ガス）を含む原料ガスと、キャリアガス（例えば水素ガス）とを含む。ガス７０５は、ガス導入管７０３からリアクタ内に供給され、サセプタ７０１の中央部から周縁部に向かって移動しながら分解・反応する。これにより、各炭化珪素ウェハ３０１上に、不純物として窒素を含む炭化珪素エピタキシャル層が形成される。
＜エピタキシャル成長条件と厚さおよび不純物濃度の面内分布との関係＞
図８に示すような自公転型のエピタキシャル成長装置７００を用いて、炭化珪素エピタキシャル層を形成する場合、エピタキシャル成長条件によって炭化珪素エピタキシャル層１１０の厚さおよび／または不純物濃度の面内分布が変化し得る。これは、エピタキシャル成長条件によって、エピタキシャル成長装置のリアクタ内において原料ガスの分解・反応が優先的に生じる位置が変わり、その結果、サセプタ７０１の面内における模式的な成膜分布が変化するからと考えられる。エピタキシャル成長条件は、例えば、原料ガスの供給量（すなわちキャリアガスの流量）、反応ガスの供給比、成長圧力、成長温度などのパラメータ（以下、「エピ制御因子」）を含む。
以下、エピタキシャル成長条件と厚さおよび不純物濃度の面内分布との関係について、本発明者の行った検討結果を説明する。
・検討例１（キャリア流量と厚さ分布との関係）
エピ制御因子の１つであるキャリアガス流量を増加または減少させた場合の、リアクタ内の成膜分布および炭化珪素エピタキシャル層１１の厚さ分布を検討したので、その結果を説明する。
図９は、エピタキシャル成長装置７００のリアクタ内における成膜分布ｄ１、ｄ２を例示する図である。成膜分布ｄ１はキャリアガス流量を増加させた場合、成膜分布ｄ２はキャリアガス流量を減少させた場合のリアクタ内の成膜分布を例示している。
キャリアガス流量を減少させると、ガス導入管７０３からリアクタへのガス７０５の供給速度が小さくなるので、リアクタ内に供給された原料ガスは、ガス導入管７０３の供給口により近い位置で分解温度に達し、反応・分解する。この例では、成膜分布ｄ２のピーク（最も成長速度の高い点）は、例えば、炭化珪素ウェハ３０１よりも、ガス７０５の流れる方向に対して上流側（ガス導入管７０３の供給口側）に位置する。一方、キャリアガスの流量を増加させると、ガス７０５の供給速度が大きくなるので、リアクタ内に供給された原料ガスは、より下流側で分解温度に達し、反応・分解する。このため、成膜分布ｄ１におけるピークの位置は、成膜分布ｄ２のピークの位置よりも、ガス７０５が流れる方向に対して下流側（ここではリアクタの側壁側）に移動する。この例では、成膜分布ｄ１のピークは、例えば、炭化珪素ウェハ３０１の中央部近傍に位置する。
本発明者は、上記のような成膜分布ｄ１、ｄ２が得られるようにキャリアガス流量を調整し、口径が６インチ（約１５０ｍｍ）の炭化珪素ウェハ３０１上に炭化珪素エピタキシャル層１１０を形成し、その厚さの面内分布を測定した。
ここでは、炭化珪素エピタキシャル層１１０厚さを、炭化珪素ウェハ３０１の中心を通る直線に沿って、ガス７０５の上流側の端部ｅ１から、下流側の端部ｅ２まで間隔を空けて５点で測定した。測定点を、炭化珪素ウェハ３０１の中心からの距離ｘ（ｍｍ）で表す。距離ｘは、炭化珪素ウェハ３０１の中心から下流側の端部ｅ２に向かう方向をプラス方向とする。
各測定点における厚さの測定結果を表１および図１０に示す。また、測定結果から、各面内分布の最大厚さＴｍａｘ、最小厚さＴｍｉｎ、平均厚さＴａｖｅ、平均厚さに対する厚さ分布の幅ＶＴ、および、面内分布の形状を求めた。結果を表１に併せて示す。
Figure 0007117551000004
表１および図１０に示す結果から、キャリアガス流量などのエピ制御因子によってリアクタ内の成膜分布を調整することで、炭化珪素エピタキシャル層１１０の厚さ分布の形状や幅ＶＴを制御できることが確認される。また、炭化珪素ウェハ３０１を自転させながらエピタキシャル成長を行うことで、炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の面内分布を、同心円状（凹状または凸状）に制御できることが分かる。
例えば、成膜分布のピークが炭化珪素ウェハ３０１の中央部近傍に位置するようにエピ制御因子を調整し（成膜分布ｄ１）、かつ、炭化珪素ウェハ３０１を自転させながらエピタキシャル成長を行うと、厚さの面内分布を凸状に制御できる。あるいは、成膜分布のピークが炭化珪素ウェハ３０１の周縁部あるいは炭化珪素ウェハ３０１の外側に位置するようにエピ制御因子を調整し（成膜分布ｄ２）、かつ、炭化珪素ウェハ３０１を自転させながらエピタキシャル成長を行ってもよい。この場合、成膜分布の形状にもよるが、厚さの面内分布を凹状に制御することが可能である。
上記では、エピタキシャル成長時に炭化珪素ウェハ３０１を自転させる例を説明したが、炭化珪素ウェハ３０１を自転させなくてもよい。例えば、エピタキシャル成長装置７００において、炭化珪素ウェハ３０１を載置するサテライトを回転させず、サセプタ７０１のみを回転させてもよい（公転型）。
炭化珪素ウェハ３０１を自転させずに、上記と同様の条件で炭化珪素エピタキシャル層１１０を形成し、厚さの面内分布を測定した結果を、表２および図１１に示す。
Figure 0007117551000005
表２および図１１に示す結果から、例えば、成膜分布のピークが炭化珪素ウェハ３０１の中央部近傍に位置するようにエピ制御因子を調整すると（成膜分布ｄ１）、炭化珪素ウェハ３０１の自転を行わなくても、厚さの面内分布を凸状に近い形状に制御できることが分かる。また、成膜分布のピークが炭化珪素ウェハ３０１の周縁部あるいは炭化珪素ウェハ３０１の外側に位置するようにエピ制御因子を調整し（成膜分布ｄ２）、かつ、炭化珪素ウェハ３０１の自転を行わない場合には、炭化珪素ウェハ３０１面内における厚さは、炭化珪素ウェハ３０１の一方の端部（この例では上流側端部ｅ１）から他方の端部（この例では下流側端部ｅ２）に向かって減少することが分かる。このように、炭化珪素ウェハ３０１の自転を行わない場合には、炭化珪素エピタキシャル層１１０の厚さまたは不純物濃度を、炭化珪素ウェハ３０１の一方の端部から他方の端部に向かって増加または減少する分布を有するように制御することも可能である。
・検討例２（エピ制御因子と厚さおよび不純物濃度分布との関係）
本発明者は、上記検討例１と同様の方法で、各エピ制御因子によって、炭化珪素エピタキシャル層の厚さおよび不純物濃度の面内分布がどのように変化するかを調べた。ここでは、炭化珪素ウェハ３０１を自転させながらエピタキシャル成長を行った。
まず、使用するエピタキシャル成長装置７００の標準的な条件で、炭化珪素エピタキシャル層を形成し、その厚さおよび不純物濃度の面内分布を求めた。得られた分布を「基準面内分布」とする。
次いで、１つのエピ制御因子を標準的な値からプラス方向またはマイナス方向に異ならせて、炭化珪素エピタキシャル層を形成した。得られた炭化珪素エピタキシャル層の厚さおよび不純物濃度の面内分布を測定し、基準面内分布に対する変化を調べた。他のエピ制御因子についても同様にして、面内分布の変化を調べた。
結果を表３に示す。表３において、各エピ制御因子の「（－）条件」および「（＋）条件」は、それぞれ、標準的な値に対してプラス方向およびマイナス方向に異ならせた値である。また、「面内分布の変化」は、基準面内分布に対する変化である。あるエピ制御因子を振ったことで、基準面内分布に対して、ウェハ周縁部で中央部よりも低くなる（凸状）方向に変化した場合には「凸」、ウェハ周縁部で中央部よりも高くなる（凹状）方向に変化した場合には「凹」、ウェハ周縁部と中央部との関係に変化がない場合には「変化無」と記載している。
なお、不純物濃度の面内分布については、炭化珪素ウェハ３０１面内に生じた温度分布によって大きな影響を受ける。これは、原料ガス（例えば、モノシランガス、プロパンガス、窒素ガス）の分解する温度がそれぞれ異なるので、温度分布によって、ウェハ３０１面内において実効的なC／Si比が変化し、炭化珪素エピタキシャル層１１０への不純物ガスの取り込み率が変化するからである。炭化珪素ウェハ３０１の温度分布に影響を与えるものとしては、エピ制御因子に加えて、炭化珪素ウェハ３０１自体の反りや、炭化珪素ウェハ３０１を保持しているサセプタの材料・形状などが挙げられる。従って、原料ガスの種類や使用する装置によっては、各エピ制御因子による不純物濃度の面内分布の変化の方向等が、表３に示す本実験結果とは異なる場合がある。
Figure 0007117551000006
（１）成長温度（エピタキシャル成長中の炭化珪素ウェハ３０１の温度）
成長温度を高く設定すると（例えば１５００℃超１６００℃以下、ここでは１５８５℃）、炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の面内分布は、いずれも、炭化珪素ウェハ３０１の中央部で周縁部よりも小さくなるように（凹状に）変化する。反対に、成長温度を低く設定すると（例えば１４００℃以上１５００℃以下、ここでは１４７０℃）、炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の面内分布は、いずれも、炭化珪素ウェハ３０１の中央部で周縁部よりも大きくなるように（凸状に）変化する。
厚さの面内分布の変化については、成長温度の面内分布によって、エピタキシャル成長装置のリアクタ内において原料ガスの分解・反応が優先的に生じる位置が変わる（すなわち成膜分布が変化する）ことで生じ得ると考えられる。具体的には、成長温度を低くすると、原料ガスの分解・反応が遅くなり、成膜分布のピークは、ガス７０５が流れる方向に対して下流側にシフトする。これにより、例えば図９に例示した成膜分布ｄ１のように、ウェハの中央部近傍にピークを有する成膜分布が得られる。このような成膜分布に調整し、かつ、炭化珪素ウェハ３０１を自転させながらエピタキシャル成長を行うことで、炭化珪素エピタキシャル層１１０の厚さの面内分布を、凸状に変化させることができる。
一方、成長温度を高くすると、原料ガスの分解・反応が速くなるので、成膜分布のピークは上流側へシフトする。これにより、例えば図９に例示した成膜分布ｄ２のように、ウェハの上流側の端部ｅ１よりもさらに上流側にピークを有する成膜分布が得られる。このような成膜分布に調整し、かつ、炭化珪素ウェハ３０１を自転させながらエピタキシャル成長を行うことで、炭化珪素エピタキシャル層１１０の厚さの面内分布を、凹状に変化させることができる。
不純物濃度の面内分布と成長温度（基板温度）との関係については、各原料ガス（例えば、モノシランガス、プロパンガス、窒素ガス）の分解する温度はそれぞれ異なるので一概に説明できないが、次のように考えられる。成長温度を異ならせたこと（およびその他の要因）により、炭化珪素ウェハ３０１面内の温度分布が変化すると、ウェハ３０１面内において実効的なC／Si比が変わるので、炭化珪素エピタキシャル層１１０への不純物ガスの取り込み率の面内分布が変化する。この結果、不純物濃度の面内分布に変化が生じ得ると考えられる。今回の実験結果では、不純物濃度の面内分布は、成長温度が低ければ凸状に変化し、成長温度が高ければ凹状に変化した。
（２）成長圧力（エピタキシャル成長中のチャンバー内の圧力）
成長圧力を高く設定すると（ここでは２００ｈＰａ）、炭化珪素エピタキシャル層１１０の不純物濃度は、炭化珪素ウェハ３０１の中央部で周縁部よりも小さくなるように（凹状に）変化する。反対に、成長圧力を低く設定すると（ここでは１００ｈＰａ）、炭化珪素エピタキシャル層１１０の不純物濃度は、炭化珪素ウェハ３０１の中央部で周縁部よりも大きくなるように（凸状に）変化する。これは、各原料ガス（例えば、モノシランガス、プロパンガス、窒素ガス）の分解する圧力はそれぞれ異なるので、成長圧力を異ならせると、実効的なC／Si比が面内で変化し、不純物ガスの取り込み量の面内分布が変化する。
一方、成長圧力を変化させても、厚さの面内分布はあまり変化しない。本実験結果では、変化量は小さいが、成長圧力が高いと凸状、低いと凹状に変化した。これは、１００ｈPaから２００ｈPaでの成長圧力の範囲では、エピタキシャル成長装置７００のリアクタ内における成膜分布を大きく変えられないからと考えられる。
（３）キャリアガス流量（エピタキシャル成長中のチャンバー内の圧力）
キャリアガス流量を増加させると（ここでは１８０ｓｌｍ）、炭化珪素エピタキシャル層１１０の厚さは、炭化珪素ウェハ３０１の中央部で周縁部よりも大きくなるように（凸状に）変化する。反対に、キャリアガス流量を減少させると（ここでは１３０ｓｌｍ）、炭化珪素エピタキシャル層１１０の厚さは、いずれも、炭化珪素ウェハ３０１の中央部で周縁部よりも小さくなるように（凹状に）変化する。このメカニズムについては、図９～図１１を参照し前述したとおりである。
一方、キャリアガス流量を変化させても、不純物濃度の面内分布はあまり変化しない。変化量は小さいが、キャリアガス流量を増加させると凹状、減少させると凸状に変化し得る。これは、キャリアガス流量を変化させても、実効的なC／Si比は変化することはなく、不純物ガスである窒素ガスの取り込み量の面内分布が変化しないからと考えられる。
（４）原料ガスにおけるＣ／Ｓｉ比
Ｃ／Ｓｉ比を高く設定すると（ここでは１．４）、炭化珪素エピタキシャル層１１０の不純物濃度は、炭化珪素ウェハ３０１の中央部で周縁部よりも小さくなるように（凹状に）変化する。反対に、Ｃ／Ｓｉ比を低く設定すると（ここでは１．１）、炭化珪素エピタキシャル層１１０の不純物濃度は、炭化珪素ウェハ３０１の中央部で周縁部よりも大きくなるように（凸状に）変化する。これは、供給されるＣ（カーボン）の量（例えば、プロパンガスの供給量）と、リアクタ内のパーツ（通常はカーボン系パーツ）から供給されるＣの量とのバランスによって、炭化珪素ウェハ３０１実効的なＣ／Ｓｉ比が変化することで、不純物ガス（窒素ガス）の取り込み量の面内分布が変化するからと考えられる。
一方、Ｃ／Ｓｉ比を変化させても、厚さの面内分布は変化しない。Ｃ／Ｓｉ比が１以上の場合は、Ｃ（カーボン）が供給過多の状態であり、Ｓｉ（シリコン）の供給律速となっているので、成膜分布はＣの量（例えば、プロパンガスの供給量）には依存しない。成膜分布が変化しないことから、厚さの面内分布が変化しなかったと考えられる。
なお、エピ制御因子は、表３に例示した因子に限定されない。また、複数のエピ制御因子が相互に影響し合うため、１つのエピ制御因子の値によって、面内分布の形状が決まるわけではない。例えば、ウェハ面内の温度分布と、原料ガス流量、原料ガス中のＣ／Ｓｉ比などとのバランスによって、ウェハ面内の実効的なC／Si比が変わることで、厚さおよび不純物濃度の面内分布は凹状にも凸状にも変化し得ると考えられる。さらに、これらの面内分布は、使用するエピタキシャル成長装置の構造（ウェハの自転の有無、原料ガスの供給口とウェハとの位置関係、リアクタ内のパーツの形状や材質など）によっても変わり得る。
＜エピ制御因子の調整方法＞
本実施形態では、エピ制御因子を調整することによって、炭化珪素エピタキシャル層１１０の厚さおよび／または不純物濃度に、所定の面内分布を生じさせる。以下、エピ制御因子の調整方法を説明する。
（工程Ａ）
まず、使用するエピタキシャル成長装置７００を用いて、その装置の標準的なエピタキシャル成長条件で炭化珪素ウェハ上にエピタキシャル層を形成する。これにより、炭化珪素ウェハ面内における厚さ分布および不純物濃度分布（基準面内分布）を得る。
（工程Ｂ）
次いで、厚さ分布および不純物濃度分布の一方が、所望の形状（例えば凸状または凹状）を有し、かつ、その分布の幅が所定の範囲内となるように、エピ制御因子を調整する。
（工程Ｃ）
続いて、厚さ分布および不純物濃度分布の他方を、上記工程（Ｂ）で制御した一方の面内分布と正の相関を有し、かつ、その分布の幅が所定の範囲内となるように、エピ制御因子を調整する。このとき、制御しようとする面内分布のみに影響しやすいエピ制御因子を調整することが好ましい。例えば、本工程で厚さ分布を制御する場合には、キャリアガス流量を調整し、本工程で不純物濃度分布を制御する場合には、原料ガス中のＣ／Ｓｉ比、成長圧力、またはその両方を調整してもよい。
（工程Ｄ）
最後に、厚さ分布の幅ＶＴおよび不純物濃度分布の幅ＶＣが、それぞれ、所定の範囲内となるように、上記エピ制御因子またはその他のエピタキシャル成長条件を微調整する。
＜実施例および比較例＞
実施例および比較例の炭化珪素エピタキシャルウェハを作製し、炭化珪素エピタキシャル層１１０の面内ばらつきの評価を行ったので、その方法および結果を説明する。
実施例として、上記のエピ制御因子の調整方法を用いて、口径が6インチ（約１５０ｍｍ）の炭化珪素ウェハ３０１上に炭化珪素エピタキシャル層１１０を形成することによって、炭化珪素エピタキシャルウェハを作製した。炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の設計値は、それぞれ、９μｍおよび１×１０１６／ｃｍ３とした。また、炭化珪素エピタキシャル層１１０をエピタキシャル成長させる際の成長温度を１５３０℃、成長圧力を２００ｈPa、キャリアガス（Ｈ２ガス）流量を１３０ｓｌｍ、原料ガスの供給比（Ｃ／Ｓｉ比）を１．３０とした。
また、比較例として、キャリアガス（Ｈ２ガス）流量を１８０ｓｌｍ、原料ガスの供給比（Ｃ／Ｓｉ比）を１．２０とした点以外は、実施例と同様の方法で、比較例の炭化珪素エピタキシャルウェハを作製した。
次いで、実施例および比較例において、炭化珪素ウェハ３０１面内における炭化珪素エピタキシャル層１１０の厚さ分布および不純物濃度分布を測定した。ここでは、図１２に示すように、炭化珪素ウェハ３０１の中心を通る直線に沿って、一方の端部ｅ１から他方の端部ｅ２までの１７点の厚さおよび不純物濃度を測定し、分布を求めた。
図１３Ａは、実施例における炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の面内分布を示す図である。図１３Ｂは、比較例における炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度の面内分布を示す図である。
図１３Ａに示すように、実施例の炭化珪素エピタキシャルウェハでは、炭化珪素エピタキシャル層１１０の厚さおよび不純物濃度は、いずれも、凹状の面内分布を有している。つまり、これらの面内分布は正の相関を有している。一方、図１３Ｂに示すように、比較例の炭化珪素エピタキシャルウェハでは、炭化珪素エピタキシャル層１１０の厚さの面内分布は凸状、不純物濃度の面内分布は凹状であり、これらの面内分布が負の相関を有している。
また、実施例および比較例のいずれにおいても、炭化珪素エピタキシャル層１１０の厚さ分布の幅ＶＴは１０％、不純物濃度分布の幅ＶＣは２０％である。
次いで、実施例および比較例の炭化珪素エピタキシャルウェハを用いて半導体素子（ＳｉＣ－ＭＩＳＦＥＴ）を形成したときの、炭化珪素半導体素子の耐圧およびドリフト抵抗のばらつき幅ＶＢ、ＶＤを求めた。ここでは、図１３Ａおよび図１３Ｂに示す測定結果および前述した式（１）および式（２）に基づいて、炭化珪素ウェハ面内における耐圧およびドリフト抵抗の最大値Ｂｍａｘ、Ｄｍａｘ、最小値Ｂｍｉｎ、Ｄｍｉｎおよび平均値Ｂａｖｅ、Ｄａｖｅをそれぞれ算出した。また、耐圧の最大値と最小値との差ΔＢ（＝Ｂｍａｘ－Ｂｍｉｎ）、耐圧のばらつき幅ＶＢ（％）（＝（ΔＢ／２）／Ｂａｖｅ×１００）、ドリフト抵抗の最大値と最小値との差ΔＤ＝（Ｄｍａｘ－Ｄｍｉｎ）、ドリフト抵抗のばらつき幅ＶＤ（％）（＝（ΔＤ／２）／Ｄａｖｅ×１００）をそれぞれ求めた。
耐圧およびドリフト抵抗の平均値Ｂａｖｅ、Ｄａｖｅおよびばらつき幅ＶＢ、ＶＤを表４に示す。また、実施例および比較例における耐圧の最大値と最小値との差ΔＢを図１４Ａに示す。実施例および比較例におけるドリフト抵抗の最大値と最小値との差ΔＤを図１４Ｂに示す。
Figure 0007117551000007
比較例では、半導体素子の耐圧およびドリフト抵抗のばらつき幅ＶＢ、ＶＤは、いずれも、１０％を超えている。これは、炭化珪素エピタキシャル層１１０の不純物濃度分布および厚さ分布が負の相関を有しており、厚さ分布による耐圧およびドリフト抵抗の変動分（絶対値）と、不純物濃度分布による耐圧およびドリフト抵抗の変動分（絶対値）とが加算された結果、耐圧およびドリフト抵抗における最大値と最小値の差ΔＢ、ΔＤ、および、ばらつき幅ＶＢ、ＶＤが増大したからと考えられる。
これに対し、実施例では、比較例よりも、耐圧およびドリフト抵抗の差ΔＢ、ΔＤおよびばらつき幅ＶＢ、ＶＤが低減されている。実施例におけるばらつき幅ＶＢ、ＶＤは、いずれも、１０％以下である。これは、炭化珪素エピタキシャル層１１０の不純物濃度分布および厚さ分布が正の相関を有しており、厚さ分布による耐圧およびドリフト抵抗の変動分と、不純物濃度分布による耐圧およびドリフト抵抗の変動分とが互いに補償し合ったからと考えられる。
＜炭化珪素半導体素子２００の製造方法＞
次に、図面を参照しながら、本実施形態の炭化珪素半導体素子２００の製造方法を説明する。
図１５Ａから図１５Fは、それぞれ、炭化珪素半導体素子２００の製造方法を説明するための断面図である。図１５Ａは炭化珪素エピタキシャルウェハ３００を示す。図１５Ｂから図１５Ｆは、炭化珪素エピタキシャルウェハ３００における１つのユニットセル形成領域Ｒｕを示す。
まず、図１５Ａに示すように、炭化珪素ウェハ３０１の主面上に、エピタキシャル成長によって第１導電型（ｎ型）の炭化珪素エピタキシャル層１１０を成長させて、炭化珪素エピタキシャルウェハ３００を得る。
炭化珪素ウェハ３０１として、例えば、４Ｈ－ＳｉＣ（０００１）面を[１１－２０]方向に４°オフさせたオフカット基板を用いる。炭化珪素ウェハ３０１の口径は、例えば6インチ（約１５０ｍｍ）である。炭化珪素ウェハ３０１はｎ型であり、炭化珪素ウェハ３０１における不純物濃度は、例えば、５×１０１８～１×１０１９ｃｍ－３程度である。
炭化珪素エピタキシャル層１１０の形成は、例えば、図８を参照して前述した自公転型または公転型のエピタキシャル成長装置を用いる。また、前述したように、炭化珪素エピタキシャル層１１０が所望の厚さ分布および不純物濃度分布を有し得るように、エピタキシャル成長条件（エピ制御因子）を設定する。
まず、リアクタ内に炭化珪素ウェハ３０１を載置し、エピタキシャル成長前に炭化珪素ウェハ３０１の昇温を行う。この昇温過程では、リアクタ内に原料ガスを供給せず、少なくとも水素を含んだ雰囲気で炭化珪素ウェハ３０１を加熱する。炭化珪素ウェハ３０１の温度（ウェハ温度）が、所定の成長温度（ここでは１６００℃）に到達した時点で、原料ガスとキャリアガスとの混合ガスの供給を開始する。原料ガスは、例えば、モノシランガス、プロパンガス、および不純物ガスである窒素ガスを含む。このようにして、炭化珪素ウェハ３０１の主面上に、例えば、厚さが５～１００μｍ程度（例えば９μｍ）の炭化珪素エピタキシャル層１１０を形成する。炭化珪素エピタキシャル層１１０のｎ型不純物濃度は、炭化珪素ウェハ３０１のｎ型不純物濃度よりも低く設定され、例えば１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下（例えば１×１０１6ｃｍ－３）である。また、図示していないが、炭化珪素エピタキシャル層１１０と炭化珪素ウェハ３０１との間に、厚さが０．１以上５μｍ以下（例えば０．５μｍ）程度で、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下（例えば１×１０１８ｃｍ－３）のバッファ層を形成しても良い。
次に、図１５Ｂに示すように、ユニットセル形成領域Ｒｕにおいて、炭化珪素エピタキシャル層１１０のうち選択された領域にｐ型またはｎ型の不純物イオンを注入することにより、ボディ領域１０３、ソース領域１０４およびコンタクト領域１０５を形成する。
具体的には、炭化珪素エピタキシャル層１１０上に例えばＳｉＯ２により構成されるマスク（図示しない）を形成し、マスクの形成されていない領域にｐ型不純物イオン（例えばＡｌイオンまたはＢイオン）を注入して、ボディ領域１０３を形成する。ボディ領域１０３の幅は、例えば５～１０μｍである。ボディ領域１０３におけるｐ型不純物の濃度は、例えば１×１０１７以上１×１０２０ｃｍ－３以下である。
さらに、コンタクト領域１０５にｎ型不純物イオン（例えば窒素イオン）を注入して、ソース領域１０４を形成する。ソース領域１０４におけるｎ型不純物の濃度は、例えば１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
また、ボディ領域１０３内に、ｐ型不純物イオンを注入し、コンタクト領域１０５を形成する。コンタクト領域１０５におけるｐ型不純物の濃度は、例えば１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
イオン注入後に、マスクを除去して活性化アニールを行う。活性化アニールは、例えば、不活性雰囲気中で１７００℃程度の温度で３０分程度行う。
次に、図１５Ｃに示すように、ボディ領域１０３、ソース領域１０４及びコンタクト領域１０５を含む炭化珪素エピタキシャル層１１０の表面全体に、チャネル層１０６をエピタキシャル成長により形成してもよい。本実施形態では、不純物ガスとして窒素ガスを供給することにより、チャネル層１０６を形成する。チャネル層１０６の平均濃度は、例えば約１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下である。チャネル層１０６の平均厚さは例えば２０ｎｍ以上１００ｎｍ以下である。なお、チャネル層１０６は形成されていなくても良い。
次いで、図１５Ｄに示すように、例えばチャネル層１０６の表面部分を熱酸化させることによって、炭化珪素エピタキシャル層１１０の表面にゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７は、酸化膜、酸窒化膜、またはこれらの膜の積層膜であってもよい。ここでは、ゲート絶縁膜１０７として、例えば、１１００～１４００℃の温度下で炭化珪素エピタキシャル層１１０の表面を熱酸化することによって熱酸化（ＳｉＯ２）膜を形成する。ゲート絶縁膜１０７の厚さは、例えば、４０ｎｍ以上８０ｎｍ以下である。なお、熱酸化膜の代わりに、炭化珪素エピタキシャル層１１０の上にＣＶＤ法でＳｉＯ２膜を形成してもよい。
続いて、図１５Ｅに示すように、ゲート絶縁膜１０７上にゲート電極１０８を形成する。ゲート電極１０８は、例えば、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装置を用いて、ゲート絶縁膜１０７上にリンをドープしたポリシリコン（ｐｏｌｙ－Ｓｉ膜）を堆積することによって形成することができる。
次いで、図１５Ｆに示すように、ソース電極１０９及びドレイン電極１１４を形成する。
まず、ゲート電極１０８を覆うように、例えばＣＶＤ法により層間絶縁層１１１を堆積する。層間絶縁層１１１は、ＳｉＯ２により構成されてもよい。この後、層間絶縁層１１１にソース電極用の開口部を形成する。続いて、層間絶縁層１１１の開口部内にソース電極１０９を形成する。ここでは、まず、例えば厚さ５０～１００ｎｍ程度のニッケル膜を開口部内に形成し、不活性雰囲気内で、例えば９５０℃、５分間の熱処理を行い、ニッケルを炭化珪素表面と反応させる。これにより、ニッケルシリサイドにより構成されるソース電極１０９を形成する。ソース電極１０９は、ソース領域１０４の一部及びコンタクト領域１０５とオーミック接触を形成する。また、炭化珪素基板１０１の裏面上にドレイン電極１１４を形成する。例えば、炭化珪素基板１０１の裏面に、厚さが１５０ｎｍ程度のチタンを堆積させ、同様の熱処理を行って、チタンを炭化珪素表面と反応させる。これにより、チタンシリサイドにより構成されるドレイン電極１１４を形成する。ドレイン電極１１４は、炭化珪素基板１０１とオーミック接触を形成する。この後、層間絶縁層１１１上および層間絶縁層１１１の開口部内に、開口部内でソース電極１０９と接するソース配線１１２を形成する。
以上の工程により、炭化珪素エピタキシャルウェハ３００の各素子領域Ｒｃに、複数のユニットセル１００を含む素子構造が形成される。図示しないが、この後、炭化珪素エピタキシャルウェハ３００を素子（チップ）ごとに切断する。これにより、複数の炭化珪素半導体素子（ＭＩＳＦＥＴ）２００を得る。
本実施形態における炭化珪素半導体素子は、プレーナ構造の縦型ＭＩＳＦＥＴに限定されず、トレンチ構造の縦型ＭＩＳＦＥＴであってもよい。あるいは、炭化珪素ウェハの主面上にソース電極及びドレイン電極が配置された横型ＭＩＳＦＥＴであってもよい。あるいは、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）等であってもよい。さらに、炭化珪素エピタキシャル層１１０と異なる導電型の炭化珪素ウェハを用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。
本実施形態における半導体素子は、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）や、ジャンクションバリアダイオード（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＪＢＳ）、ＰＮダイオード（ＰＮ Ｄｉｏｄｅ：ＰＮＤ）等のダイオードであってもよい。ダイオードは、半導体基板と、半導体基板の主面上に配置された第１導電型の半導体エピタキシャル層と、半導体エピタキシャル層上に配置され、かつ、半導体エピタキシャル層に接する第１の電極と、半導体基板の主面と反対側の面（裏面）に配置され、半導体基板に接する第２の電極とを備える。ダイオードでは、オン抵抗に占めるドリフト抵抗成分の割合がトランジスタよりも高い。このため、本実施形態をダイオードまたはダイオードが形成される半導体エピタキシャルウェハに適用すると、より顕著な効果が得られる。
図１６は、本実施形態における半導体素子の一例であるショットキーダイオードを例示する模式的な断面図である。ショットキーダイオード４００は、第１導電型の炭化珪素基板１０１と、炭化珪素基板１０１の主面上に配置された炭化珪素エピタキシャル層１１０と、炭化珪素エピタキシャル層１１０上に配置された第１の電極４１０と、炭化珪素基板１０１の裏面に形成された第２の電極４２０とを含む。 炭化珪素基板１０１は、炭化珪素ウェハ３０１の一部である。炭化珪素エピタキシャル層１１０は、第１導電型のドリフト層を含む。第１の電極４１０は、炭化珪素エピタキシャル層１１０とショットキー接合を形成している。第２の電極４２０は、炭化珪素基板１０１とオーミック接合を形成している。ショットキーダイオード４００においても、炭化珪素基板１０１に平行な面内における、炭化珪素エピタキシャル層１１０の厚さ分布と炭化珪素エピタキシャル層１１０の不純物の濃度分布とは正の相関を有する。
さらに、本実施形態は、炭化珪素の他に、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体エピタキシャルウェハおよび半導体素子に適用することも可能である。また、シリコンを用いた半導体エピタキシャルウェハおよび半導体素子に適用することも可能である。
本明細書において開示される技術は、例えば、電力変換器に用いられる半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
１００ ：ユニットセル
１０１ ：炭化珪素基板
１０２ ：ドリフト領域
１０３ ：ボディ領域
１０４ ：ソース領域
１０５ ：コンタクト領域
１０６ ：チャネル層
１０７ ：ゲート絶縁膜
１０８ ：ゲート電極
１０９ ：ソース電極
１１０ ：炭化珪素エピタキシャル層
１１１ ：層間絶縁層
１１２ ：ソース配線
１１４ ：ドレイン電極
１２０ ：ＪＦＥＴ領域
２００ ：炭化珪素半導体素子（ＭＩＳＦＥＴ）
２０１ ：ソースパッド
２０２ ：ゲートパッド
３００ ：炭化珪素エピタキシャルウェハ
３０１ ：炭化珪素ウェハ
４００ ：炭化珪素半導体素子（ダイオード）
４１０ ：第1の電極
４２０ ：第２の電極
７００ ：エピタキシャル成長装置
７０１ ：サセプタ
７０２ ：軸
７０３ ：ガス導入管
７０５ ：ガス
７０７ ：シーリング
ｄ１、ｄ２：成膜分布
ｅ１、ｅ２：ウェハの端部
ｅ3、ｅ４：半導体素子の端部
Ｒｃ ：素子領域
Ｒｕ ：ユニットセル形成領域

Claims (19)

  1. 半導体ウェハと、
    前記半導体ウェハの主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層と
    を備え、
    前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有する半導体エピタキシャルウェハ。
  2. 前記半導体エピタキシャル層の前記厚さ分布における最大厚さをＴｍａｘ、最小厚さをＴｍｉｎ、平均厚さをＴａｖｅとすると、前記平均厚さＴａｖｅに対する前記厚さ分布の幅ＶＴ（％）は、下記式で表され、
    ＶＴ＝｛（Ｔｍａｘ－Ｔｍｉｎ）／２｝／Ｔａｖｅ×１００ （％）
    前記半導体エピタキシャル層の前記濃度分布における最大濃度をＣｍａｘ、最小濃度をＣｍｉｎ、平均濃度をＣａｖｅとすると、前記平均濃度Ｃａｖｅに対する前記濃度分布の幅ＶＣ（％）は、下記式で表され、
    ＶＣ＝｛（Ｃｍａｘ－Ｃｍｉｎ）／２｝／Ｃａｖｅ×１００ （％）
    前記厚さ分布の前記幅ＶＴは、５％以上２０％以下であり、
    前記濃度分布の前記幅ＶＣは、１０％以上４０％以下である、請求項１に記載の半導体エピタキシャルウェハ。
  3. 前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣは、
    ０．５≦ＶＣ／ＶＴ≦３．０
    を満たす、請求項２に記載の半導体エピタキシャルウェハ。
  4. 前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣは、
    １．０≦ＶＣ／ＶＴ≦２．５
    を満たす、請求項３に記載の半導体エピタキシャルウェハ。
  5. 前記半導体ウェハの前記主面に平行な面内の２点ａ、ｂにおける前記半導体エピタキシャル層の厚さをそれぞれＤａ、Ｄｂとし、前記半導体エピタキシャル層の前記不純物の濃度をＣａ、Ｃｂとすると、Ｄａ＞ＤｂのときＣａ＞Ｃｂであるか、または、Ｄａ＜ＤｂのときＣａ＜Ｃｂである、請求項１から４のいずれかに記載の半導体エピタキシャルウェハ。
  6. 前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さは、前記半導体ウェハの中央部で周縁部よりも小さく、前記半導体エピタキシャル層の前記不純物の濃度は、前記半導体ウェハの前記中央部で前記周縁部よりも低い、請求項１から５のいずれかに記載の半導体エピタキシャルウェハ。
  7. 前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さは、前記半導体ウェハの中央部で周縁部よりも大きく、前記半導体エピタキシャル層の前記不純物の濃度は、前記半導体ウェハの前記中央部で前記周縁部よりも高い、請求項１から５のいずれかに記載の半導体エピタキシャルウェハ。
  8. 前記半導体エピタキシャル層の前記平均濃度Ｃａｖｅは、３×１０１５／ｃｍ３以上３×１０１６／ｃｍ３以下であり、前記平均厚さＴａｖｅは、４μｍ以上４０μｍ以下である、請求項１から７のいずれかに記載の半導体エピタキシャルウェハ。
  9. 前記半導体エピタキシャルウェハは、複数の素子領域を有し、
    前記複数の素子領域のそれぞれは、
    前記半導体エピタキシャル層に接する第２導電型のボディ領域と、
    前記ボディ領域に接する第１導電型のソース領域と、
    前記半導体エピタキシャル層の上に、ゲート絶縁膜を介して配置されたゲート電極と
    を有する半導体素子を含む、請求項１から８のいずれかに記載の半導体エピタキシャルウェハ。
  10. 前記半導体エピタキシャルウェハは、複数の素子領域を有し、
    前記複数の素子領域のそれぞれは、
    前記半導体エピタキシャル層上に配置され、かつ、前記半導体エピタキシャル層に接する第１の電極と、
    前記半導体ウェハの前記主面と反対側の面に配置され、かつ、前記半導体ウェハに接する第２の電極と
    を有する半導体素子を含む、請求項１から８のいずれかに記載の半導体エピタキシャルウェハ。
  11. 前記複数の素子領域のそれぞれにおける前記半導体素子のアバランシェ耐圧の最大値をＢｍａｘ、最小値をＢｍｉｎ、平均値をＢａｖｅとすると、前記複数の素子領域間における前記半導体素子のアバランシェ耐圧のばらつきの前記平均値Ｂａｖｅに対する幅ＶＢ（％）は、下記式で表され、
    ＶＢ（％）＝｛（Ｂｍａｘ－Ｂｍｉｎ）／２｝／Ｂａｖｅ×１００
    前記複数の素子領域のそれぞれにおける前記半導体素子のドリフト抵抗の最大値をＤｍａｘ、最小値をＤｍｉｎ、平均値をＤａｖｅとすると、前記複数の素子領域間における前記半導体素子のドリフト抵抗のばらつきの前記平均値Ｄａｖｅに対する幅ＶＤ（％）は、下記式で表され、
    ＶＤ（％）＝｛（Ｄｍａｘ－Ｄｍｉｎ）／２｝／Ｄａｖｅ×１００
    前記幅ＶＢおよび前記幅ＶＤは、０％以上１０％以下である、請求項９に記載の半導体エピタキシャルウェハ。
  12. 前記半導体ウェハは炭化珪素ウェハであり、前記半導体エピタキシャル層は炭化珪素半導体層である、請求項１から１１のいずれかに記載の半導体エピタキシャルウェハ。
  13. 半導体基板と、
    前記半導体基板の主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層と、
    前記半導体エピタキシャル層に接する第２導電型のボディ領域と、
    前記ボディ領域に接する第１導電型のソース領域と、
    前記半導体エピタキシャル層の上に、ゲート絶縁膜を介して配置されたゲート電極と
    を含み、
    前記半導体基板の前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有する半導体素子。
  14. 半導体基板と、
    前記半導体基板の主面上に配置され、かつ、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層と、
    前記半導体エピタキシャル層上に配置され、かつ、前記半導体エピタキシャル層に接する第１の電極と、
    前記半導体基板の前記主面と反対側の面に配置され、かつ、前記半導体基板に接する第２の電極と
    を含み、
    前記半導体基板の前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有する半導体素子。
  15. （Ａ）半導体ウェハを用意する工程と、
    （Ｂ）前記半導体ウェハの主面に半導体をエピタキシャル成長させることによって、第１導電型の不純物を含む第１導電型の半導体エピタキシャル層を形成する工程と
    を包含し、
    前記工程（Ｂ）において、前記半導体ウェハの前記主面に平行な面内における、前記半導体エピタキシャル層の厚さ分布と前記半導体エピタキシャル層の前記不純物の濃度分布とが正の相関を有するように、エピタキシャル成長させる条件を制御する、半導体エピタキシャルウェハの製造方法。
  16. 前記半導体エピタキシャル層の前記厚さ分布における最大厚さをＴｍａｘ、最小厚さをＴｍｉｎ、平均厚さをＴａｖｅとすると、前記平均厚さＴａｖｅに対する前記厚さ分布の幅ＶＴ（％）は、下記式で表され、
    ＶＴ＝｛（Ｔｍａｘ－Ｔｍｉｎ）／２｝／Ｔａｖｅ×１００ （％）
    前記半導体エピタキシャル層の前記濃度分布における最大濃度をＣｍａｘ、最小濃度をＣｍｉｎ、平均濃度をＣａｖｅとすると、前記平均濃度Ｃａｖｅに対する前記濃度分布の幅ＶＣ（％）は、下記式で表され、
    ＶＣ＝｛（Ｃｍａｘ－Ｃｍｉｎ）／２｝／Ｃａｖｅ×１００ （％）
    前記工程（Ｂ）において、前記厚さ分布の前記幅ＶＴが５％以上２０％以下であり、前記濃度分布の前記幅ＶＣが１０％以上４０％以下となるように、エピタキシャル成長させる条件を制御する、請求項１５に記載の半導体エピタキシャルウェハの製造方法。
  17. 前記工程（Ｂ）において、前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣが、０．５≦ＶＣ／ＶＴ≦３．０となるように、エピタキシャル成長させる条件を制御する、請求項１６に記載の半導体エピタキシャルウェハの製造方法。
  18. 前記工程（Ｂ）において、前記半導体エピタキシャル層における前記厚さ分布の前記幅ＶＴおよび前記濃度分布の前記幅ＶＣが、１．０≦ＶＣ／ＶＴ≦２．５となるように、エピタキシャル成長させる条件を制御する、請求項１７に記載の半導体エピタキシャルウェハの製造方法。
  19. 前記半導体ウェハは炭化珪素ウェハであり、前記半導体エピタキシャル層は炭化珪素半導体層である、請求項１５から１８のいずれかに記載の半導体エピタキシャルウェハの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019112985B4 (de) * 2019-05-16 2024-07-18 mi2-factory GmbH Verfahren zur Herstellung von Halbleiterbauelementen
EP3975261A1 (en) * 2020-09-29 2022-03-30 Infineon Technologies Dresden GmbH & Co . KG Voltage-controlled switching device with resistive path
JP7501303B2 (ja) * 2020-10-16 2024-06-18 株式会社デンソー 加工ウェハ、加工ウェハの製造方法、および、炭化珪素半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222949A (ja) 2001-01-25 2002-08-09 Nec Corp 半導体装置
JP2005012090A (ja) 2003-06-20 2005-01-13 Toshiba Corp 半導体ウェーハの製造方法及び半導体装置の製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5577478B1 (ja) * 2012-10-30 2014-08-20 パナソニック株式会社 半導体装置
JP6641814B2 (ja) 2015-09-11 2020-02-05 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222949A (ja) 2001-01-25 2002-08-09 Nec Corp 半導体装置
JP2005012090A (ja) 2003-06-20 2005-01-13 Toshiba Corp 半導体ウェーハの製造方法及び半導体装置の製造方法
JP2012094648A (ja) 2010-10-26 2012-05-17 Panasonic Corp 炭化珪素半導体素子の製造方法および炭化珪素層付ウェハ
JP2016208030A (ja) 2015-04-22 2016-12-08 パナソニックＩｐマネジメント株式会社 半導体素子及びその製造方法
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