JP2024092776A - 炭化珪素ウェハおよびそれを用いた炭化珪素半導体装置 - Google Patents

Abstract

【課題】エピタキシャル層のトラップ密度が１．０×１０^１３ｃｍ^－３以下とする。
【解決手段】ＳｉＣで構成される基板と、ＳｉＣで構成され、基板上に配置されたエピタキシャル層と、を備え、半導体素子が形成されるチップ形成領域と、チップ形成領域を囲む外周領域とを有し、エピタキシャル層は、チップ形成領域において、ＤＬＴＳ法で導出される０．１０～０．２０ｅＶの活性化エネルギーにおけるトラップ密度が１．０×１０^１３ｃｍ^－３以下とされ、基板は、ＳＩＭＳ法で測定されるＴｉ密度およびＣｒ密度がそれぞれ１．０×１０^１７ｃｍ^－３以下とされている。
【選択図】図４

Description

本発明は、炭化珪素（以下では、ＳｉＣともいう）で構成されるＳｉＣウェハおよびそれを用いたＳｉＣ半導体装置に関するものである。

従来より、ＳｉＣで構成される基板上にＳｉＣのエピタキシャル層を成長させてＳｉＣウェハを構成し、このＳｉＣウェハを用いてＭＯＳＦＥＴ等の半導体素子を形成したＳｉＣ半導体装置が提案されている。なお、ＭＯＳＦＥＴは、metal oxide semiconductor field effect transistorの略称である。

例えば、ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置は、次のような構成とされる。すなわち、ＭＯＳＦＥＴは、ｎ型の基板と、基板上に配置されるｎ型のドリフト層と、ドリフト層上に配置されるｐ型のベース層と、ベース層の表層部に形成されるｎ型のソース領域とを有している。また、ＭＯＳＦＥＴは、ソース領域を貫通してドリフト層に達するように形成されたトレンチゲート構造と、ベース層およびソース領域と電気的に接続される第１電極と、基板と接続される第２電極とを有している。

そして、このようなＳｉＣ半導体装置は、次のように構成される。すなわち、ウェハ状の基板にｎ型のエピタキシャル層を配置してＳｉＣウェハを構成した後、イオン注入等を行ってベース層やソース領域等を形成し、ＳｉＣウェハをチップ単位に分割することで製造される。なお、ドリフト層は、エピタキシャル層のうちのベース層やソース領域を構成する部分と異なる部分で構成される。

ところで、上記のようなＳｉＣ半導体装置は、広い電圧領域、詳しくは１００Ｖから１０ｋＶ以上の適用範囲に渡って既存のシリコンで構成される半導体装置に取って変わることが期待されている。この場合、ＳｉＣ半導体装置の耐圧が１０ｋＶを超える超高耐圧デバイスとするには、伝導度変調効果を得るために低濃度のエピタキシャル層（すなわち、ドリフト層）が必要となる。例えば、非特許文献１には、超高耐圧デバイスを得るため、エピタキシャル層の不純物濃度を１．０×１０^１４ｃｍ^－３以下とすることが提案されている。

Materials Science Forum Vol924,pp 568-572

本発明者らは、上記の電圧領域全てに適用可能なエピタキシャル層（すなわち、ドリフト層）を作製するための技術の確立について鋭意検討を行った。具体的には、エピタキシャル層の不純物濃度を意図して制御するための技術について鋭意検討を行った。そして、本発明者らは、エピタキシャル層の不純物濃度を１．０×１０^１４ｃｍ^－３以下とするためには、エピタキシャル層におけるトラップ密度の影響を低減する必要があることに着目した。特に、Ｔｉ（すなわち、チタン）やＣｒ（すなわち、クロム）は、エピタキシャル層に取り込まれた際に伝導帯から浅い位置に準位を形成してｎ型不純物として振る舞うことが知られており、ＳｉＣ半導体装置の耐圧に影響する。そして、エピタキシャル層のトラップ密度が耐圧に影響し難くするためには、エピタキシャル層のトラップ密度をエピタキシャル層の不純物濃度よりも１０％程度低くすることが好ましい。つまり、エピタキシャル層の不純物濃度を１．０×１０^１４ｃｍ^－３以下とする場合には、エピタキシャル層のトラップ密度を１．０×１０^１３ｃｍ^－３以下にすることが好ましい。なお、より低耐圧のデバイス、例えば１ｋV程度の場合、エピタキシャル層の不純物濃度は０．５~５．０×１０^１６ｃｍ^－３とされる。この場合、不純物濃度制御は容易な方向に向かうため、エピタキシャル層のトラップ密度を１．０×１０^１３ｃｍ^－３以下にすることができれば、異なる電圧領域のデバイスを作製するためのエピタキシャル層も包含することになる。

本発明は上記点に鑑み、エピタキシャル層のトラップ密度が１．０×１０^１３ｃｍ^－３以下であるＳｉＣウェハおよびＳｉＣ半導体装置を提供することを目的とする。

上記目的を達成するための請求項１は、ＳｉＣで構成されるＳｉＣウェハであって、ＳｉＣで構成される基板（１０）と、ＳｉＣで構成され、基板上に配置されたエピタキシャル層（２０）と、を備え、半導体素子が形成されるチップ形成領域（ＲＡ）と、チップ形成領域を囲む外周領域（ＲＢ）とを有し、エピタキシャル層は、チップ形成領域において、ＤＬＴＳ法で導出される０．１０～０．２０ｅＶの活性化エネルギーにおけるトラップ密度が１．０×１０^１３ｃｍ^－３以下とされ、基板は、ＳＩＭＳ法で測定されるＴｉ密度およびＣｒ密度がそれぞれ１．０×１０^１７ｃｍ^－３以下とされている。

これによれば、エピタキシャル層におけるＴｉおよびＣｒに起因するトラップ密度を１．０×１０^１３ｃｍ^－３以下にできるため、超高耐圧のデバイスまで製造できるＳｉＣウェハとできる。また、基板上にエピタキシャル層を成長させる前においては、ＳＩＭＳ法で基板のＴｉ密度およびＣｒ密度が１．０×１０^１７ｃｍ^－３以下であるか否かを確認すればよく、製造工程を大幅に増加させることなく、信頼性の高いＳｉＣ半導体装置を製造することができる。同様に、基板上にエピタキシャル層を成長させた後には、ＤＬＴＳ法でエピタキシャル層のＴｉおよびＣｒのトラップ密度が１．０×１０^１３ｃｍ^－３以下であるか否かを確認すればよく、製造工程を大幅に増加させることなく、信頼性の高いＳｉＣ半導体装置を得ることができる。

請求項６は、ＳｉＣ半導体装置であって、請求項１に記載の基板およびエピタキシャル層を備え、基板とエピタキシャル層との積層方向に沿って電流を流す半導体素子が形成されている。

これによれば、超高耐圧のデバイスであるＳｉＣ半導体装置とできる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態におけるＳｉＣ半導体装置の断面図である。 温度とＤＬＴＳ法で得られる信号との関係を示す図である。 ＳｉＣウェハの平面図である。 ＳＩＭＳ法で測定される基板中のＴｉ密度と、ＤＬＴＳ法で得られるエピタキシャル層中のＴｉトラップ密度との関係を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態では、半導体素子としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されたＳｉＣ半導体装置１を例に挙げて説明する。なお、ＳｉＣ半導体装置１は、特に図示しないが、セル領域、およびセル領域を囲むように形成された周辺領域を有している。そして、図１に示すＭＯＳＦＥＴは、ＳｉＣ半導体装置１のうちのセル領域に形成されている。

ＳｉＣ半導体装置１は、ＳｉＣで構成されるｎ^＋型の基板１０を用いて構成されている。基板１０の表面上には、ＳｉＣで構成されるエピタキシャル層２０が配置されている。本実施形態のエピタキシャル層２０は、ｎ^－型のバッファ層２１、ｎ^－型のドリフト層２２、およびｐ型のベース層２３が順に配置された構成とされている。

なお、本実施形態のエピタキシャル層２０は、基板１０の面方向に対する法線方向に沿った長さを膜厚とすると、膜厚が４～３００μｍ程度とされ、不純物濃度が５．０×１０^１３～１．０×１０^１９ｃｍ^－３とされている部分を有する構成とされている。また、具体的には後述するが、エピタキシャル層２０は、ＤＬＴＳ（Deep Level Transient Spectroscopyの略）法で測定される０．１０～０．２０ｅＶの活性化エネルギー内のＴｉおよびＣｒのトラップ密度がそれぞれ１．０×１０^１３ｃｍ^－３以下とされている。

ベース層２３の表層部には、ｎ^＋型のソース領域２４が形成されている。なお、ソース領域２４は、ベース層２３の表層部にイオン注入をするか、またはベース層２３に溝を形成すると共に当該溝にｎ型のエピタキシャル層を配置することで構成される。

基板１０は、例えば、比抵抗が３０ｍΩ・ｃｍ以下（例えば、２０ｍΩ・ｃｍ）とされ、表面が（０００１）Ｓｉ面とされ、（０００１）Ｓｉ面に対して０．５～５°のオフ角が設けられたものが用いられる。また、基板１０は、具体的には後述するが、ＳＩＭＳ法（Secondary Ion Mass Spectrometryの略）で測定されるＴｉ密度およびＣｒ密度が１．０×１０^１７ｃｍ^－３以下とされている。なお、本実施形態では、基板１０がＭＯＳＦＥＴにおけるドレイン層を構成する。

バッファ層２１は、例えば、ｎ型不純物濃度が１．０×１０^１６～１．０×１０^１９ｃｍ^－３とされている。ドリフト層２２は、超高耐圧デバイスとするため、ｎ型不純物濃度が１．０×１０^１４ｃｍ^－３以下とされている。

ベース層２３は、チャネル領域が形成される部分であり、例えば、ｐ型不純物濃度が３．０×１０^１７ｃｍ^－３程度とされ、厚さが０．５～２μｍとされている。ソース領域２４は、ドリフト層２２よりも高不純物濃度とされ、例えば、表層部におけるｎ型不純物濃度が２．５×１０^１８～１．０×１０^１９ｃｍ^－３程度とされ、厚さが０．５～２μｍとされている。なお、ドリフト層２２、ベース層２３およびソース領域２４の膜厚等は、任意であり、上記に限定されるものではない。

また、ベース層２３およびソース領域２４を貫通してドリフト層２２に達するようにトレンチ３０が形成されている。そして、このトレンチ３０の側面と接するように、上記のベース層２３およびソース領域２４が配置されている。なお、図１では、１本のトレンチ３０のみを図示しているが、実際のトレンチ３０は、複数本が紙面左右方向に等間隔に配置されたストライプ状に形成されている。

トレンチ３０の内壁面には、ゲート絶縁膜３１が形成されている。ゲート絶縁膜３１の表面には、ドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極３２が形成されている。そして、トレンチ３０は、これらゲート絶縁膜３１およびゲート電極３２によって埋め尽くされている。本実施形態では、このようにしてトレンチゲート構造が構成されている。

エピタキシャル層２０上には、ゲート電極３２と絶縁され、ベース層２３およびソース領域２４と接続されるソース電極としての上部電極４１が配置されている。本実施形態では、上部電極４１は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、ベース層２３）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

基板１０の裏面側には、基板１０と電気的に接続されるドレイン電極としての下部電極４２が形成されている。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。

以上が本実施形態におけるＳｉＣ半導体装置１の基本的な構成である。このようなＳｉＣ半導体装置１は、ゲート電極３２に所定のゲート電圧が印加されることにより、ベース層２３のうちのトレンチ３０と接する部分に反転層が形成されて上部電極４１と下部電極４２との間に電流が流れる。つまり、基板１０とエピタキシャル層２０との積層方向に沿った電流が流れる。

そして、上記のように、１０ｋＶ以上の超高耐圧を有するＳｉＣ半導体装置１とする場合には、ドリフト層２２の不純物濃度を１．０×１０^１４ｃｍ^－３以下にすることが望まれる。そして、ドリフト層２２の不純物濃度を１．０×１０^１４ｃｍ^－３以下にする場合には、耐圧に影響し難くなるように、ドリフト層２２（すなわち、エピタキシャル層２０）のトラップ密度を１．０×１０^１３ｃｍ^－３以下にすることが望まれる。

ここで、現状ではトラップ密度を分析するための手法としてＳＩＭＳ法が良く用いられているが、ＳＩＭＳ法では、１．０×１０^１４ｃｍ^－３以下のトラップ密度を検出することが困難であると報告されている。このため、本発明者らは、１．０×１０^１１ｃｍ^－３程度のトラップ密度まで評価可能なＤＬＴＳ法を用いてエピタキシャル層２０のトラップ密度を評価することについて検討し、図２に示される結果を得た。

図２に示されるように、ＤＬＴＳ法では、９０Ｋ付近に欠陥ピークＩ１が存在することが確認された。そして、この欠陥ピークＩ１に基づいて活性化エネルギーを導出すると、活性化エネルギーは０．１～０．２ｅＶとなる。つまり、エピタキシャル層２０は、ＤＬＴＳ法で測定される０．１０～０．２０ｅＶの活性化エネルギーに欠陥ピークＩ１を有するといえる。そして、この欠陥ピークＩ１は、ＴｉおよびＣｒの欠陥準位に相当するものである。つまり、欠陥ピークＩ１は、ＴｉおよびＣｒに起因しているといえる。なお、図２中のピークＩ２は、炭素空孔に起因するピークである。また、図２は、後述するＳｉＣウェハ１００を製造した後にショットキー電極を形成して評価を行った結果であり、ＤＬＴＳ法における区間期間を１９．２ｍｓとした場合の結果である。この場合、ショットキー電極は、後述するＳｉＣウェハ１００中の全体に均一に形成してもよいし、ＴＥＧとして形成するようにしてもよい。

そして、エピタキシャル層２０にＴｉおよびＣｒが取り込まれる原因は、エピタキシャル層２０を成長させる際の各部材、原料ガス、および下地となる基板１０の影響が考えられる。具体的には、上記のようなＳｉＣ半導体装置１は、次のように製造される。すなわち、まず、ウェハ状の基板１０を用意し、基板１０上にエピタキシャル層２０を成長させ、図３に示されるように、複数のチップ形成領域ＲＡと、チップ形成領域ＲＡを囲む外周領域ＲＢとを有するＳｉＣウェハ１００を製造する。なお、各チップ形成領域ＲＡは、ダイシングラインＤＬによって区画されている。そして、ＳｉＣ半導体装置１は、各チップ形成領域ＲＡにイオン注入等の所定の半導体製造プロセスを行ってソース領域２４等を有する半導体素子を形成した後、各チップ形成領域ＲＡをダイシングラインＤＬに沿ってチップ単位に分割することで製造される。

なお、外周領域ＲＢは、例えば、ＳｉＣウェハ１００の面方向における端部から３ｍｍとされる。また、上記バッファ層２１およびドリフト層２２等（すなわち、エピタキシャル層２０）の厚さおよび不純物濃度は、ＳｉＣウェハ１００の状態でも同様となる。

この場合、ＳｉＣウェハ１００は、反応室を構成するチャンバ内に配置された台座上に基板１０を配置し、チャンバ内の温度を制御しつつ、シランやプロパン等の反応ガスをチャンバ内に導入して基板１０上にエピタキシャル層２０を成長させて製造される。

そして、チャンバ等の各部材およびエピタキシャル層２０を成長させるための反応ガスは、エピタキシャル層２０の結晶品質を良くするため、通常はできる限り高純度な材料が用いられる。例えば、チャンバ等の各部材は、極めて高純度な炭素部材で構成されるものが用いられたり、高純度な炭素コーディング膜で覆われたものが用いられる。このため、エピタキシャル層２０内のＴｉおよびＣｒは、基板１０上にエピタキシャル層２０を成長させる際、基板１０に含まれるＴｉおよびＣｒがデガスとしてエピタキシャル層２０内に取り込まれていると考えられる。そして、本発明者らは、基板１０中のＴｉ密度と、エピタキシャル層２０内に形成されるＴｉトラップ密度との関係について鋭意検討を行い、図４に示される結果を得た。なお、基板１０中のＴｉ密度はＳＩＭＳ法で測定しており、エピタキシャル層２０中のＴｉトラップ密度はＤＬＴＳ法で測定している。

図４に示されるように、基板１０中のＴｉ密度が高くなるほどエピタキシャル層２０内のＴｉトラップ密度も高くなることが確認される。そして、エピタキシャル層２０中のＴｉトラップ密度を１．０×１０^１３ｃｍ^－３以下とするには、基板１０中のＴｉ密度を１．０×１０^１７ｃｍ^－３以下とすればよいことが確認される。なお、ここでは、Ｔｉ密度について説明したが、Ｃｒについてもほぼ同様の結果となる。したがって、本実施形態では、基板１０のＴｉ密度およびＣｒ密度が１．０×１０^１７ｃｍ^－３以下とされている。

また、上記のようにＳｉＣウェハ１００を製造する場合、端部側の部分は半導体素子が形成されない外周領域ＲＢとなる。したがって、エピタキシャル層２０は、少なくともチップ形成領域ＲＡのＴｉおよびＣｒのトラップ密度が１．０×１０^１３ｃｍ^－３以下とされていればよい。

さらに、エピタキシャル層２０は、ＳｉＣ半導体装置１を構成した際の歩留まりが低下することを抑制するため、基板１０の面方向に沿ったキャリア濃度分布のずれが１５％以内とされていることが好ましい。この場合、詳しくは、各チップ形成領域ＲＡに位置するエピタキシャル層２０の面方向に沿ったキャリア濃度分布のずれが１５％以内とされていることが好ましい。

なお、基板１０は、通常、ＳｉＣインゴットを切断して得られる。具体的には、ＳｉＣインゴットは、高温ＣＶＤ（chemical vapor depositionの略）法や昇華法によって得られる。より詳しくは、ＳｉＣインゴットは、チャンバ内にＳｉＣで構成される種基板を配置し、チャンバの周囲等に配置された加熱装置でチャンバ内の温度を制御しつつ、シランやプロパン等の反応ガスをチャンバ内に導入して種基板上にエピタキシャル層を成長させることで製造される。そして、ＳｉＣインゴットを製造する際においても、種基板からエピタキシャル層へＴｉおよびＣｒがデガスとして取り込まれる。したがって、ＳｉＣインゴットを製造する際の種基板においても、Ｔｉ密度およびＣｒ密度が１．０×１０^１７ｃｍ^－３以下のものを用いることにより、Ｔｉ密度およびＣｒ密度が１．０×１０^１７ｃｍ^－３以下とされたＳｉＣインゴット（すなわち、基板１０）を製造できる。

以上説明した本実施形態によれば、基板１０のＴｉ密度およびＣｒ密度が１．０×１０^１７ｃｍ^－３以下とされている。このため、エピタキシャル層２０におけるＴｉおよびＣｒに起因するトラップ密度を１．０×１０^１３ｃｍ^－３以下にでき、超高耐圧のデバイスまで製造できるＳｉＣウェハ１００とできる。また、基板１０上にエピタキシャル層２０を成長させる前においては、ＳＩＭＳ法で基板１０のＴｉ密度およびＣｒ密度が１．０×１０^１７ｃｍ^－３以下であるか否かを確認すればよく、製造工程を大幅に増加させることなく、信頼性の高いＳｉＣ半導体装置１を得ることができる。同様に、基板１０上にエピタキシャル層２０を成長させた後には、ＤＬＴＳ法でエピタキシャル層２０のＴｉおよびＣｒのトラップ密度が１．０×１０^１３ｃｍ^－３以下であるか否かを確認すればよく、製造工程を大幅に増加させることなく、信頼性の高いＳｉＣ半導体装置を得ることができる。なお、エピタキシャル層２０を成長させた後に基板１０およびエピタキシャル層２０の各要件をそれぞれ確認するようにしてもよい。また、これらの要件を確認する場合には、さらにＣＶ測定を行って実行的な不純物濃度を確認するようにしてもよい。

（１）本実施形態では、ＳｉＣウェハ１００におけるエピタキシャル層２０は、基板１０の面方向に沿ったキャリア濃度分布のずれが１５％以内とされている。このため、ＳｉＣ半導体装置１を製造する際の歩留まりが低下することを抑制できる。

（２）本実施形態では、エピタキシャル層２０は、不純物濃度が５．０×１０^１３～１．０×１０^１９ｃｍ^－３とされている部分を有し、膜厚が４～３００μｍとされている。また、バッファ層２１は、１．０×１０^１６～１．０×１０^１９ｃｍ^－３とされており、ドリフト層２２は、１．０×１０^１４ｃｍ^－３以下とされている。このため、超高耐圧なＭＯＳＦＥＴとすることができる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記各実施形態では、ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置１について説明した。しかしながら、ＳｉＣ半導体装置１は、ショットキーダイオードを有する構成とされていてもよいし、ｐｎダイオードを有する構成とされていてもよい。

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置１を説明した。しかしながら、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置１とされていてもよい。さらに、ＳｉＣ半導体装置１は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型の基板１０をｐ^＋型の基板１０に変更する以外は、上記第１実施形態で説明したＭＯＳＦＥＴと同様である。

（本発明の特徴）

［請求項１］
炭化珪素で構成される炭化珪素ウェハであって、
炭化珪素で構成される基板（１０）と、
炭化珪素で構成され、前記基板上に配置されたエピタキシャル層（２０）と、を備え、
半導体素子が形成されるチップ形成領域（ＲＡ）と、前記チップ形成領域を囲む外周領域（ＲＢ）とを有し、
前記エピタキシャル層は、前記チップ形成領域において、ＤＬＴＳ法で導出される０．１０～０．２０ｅＶの活性化エネルギーにおけるトラップ密度が１．０×１０^１３ｃｍ^－３以下とされ、
前記基板は、ＳＩＭＳ法で測定されるＴｉ密度およびＣｒ密度がそれぞれ１．０×１０^１７ｃｍ^－３以下とされている炭化珪素ウェハ。

［請求項２］
前記エピタキシャル層は、前記基板の面方向に沿ったキャリア濃度分布のずれが１５％以内とされている請求項１に記載の炭化珪素ウェハ。

［請求項３］
前記エピタキシャル層は、不純物濃度が５．０×１０^１３～１．０×１０^１９ｃｍ^－３とされている部分を有する請求項１または２に記載の炭化珪素ウェハ。

［請求項４］
前記エピタキシャル層は、膜厚が４～３００μｍとされている請求項１ないし３のいずれか１つに記載の炭化珪素ウェハ。

［請求項５］
前記エピタキシャル層は、前記基板側に位置するバッファ層（２１）と、前記バッファ層上に位置するドリフト層（２２）と、を有し、
前記バッファ層は、１．０×１０^１６～１．０×１０^１９ｃｍ^－３とされている請求項４に記載の炭化珪素ウェハ。

［請求項６］
炭化珪素半導体装置であって、
請求項１ないし５のいずれか１つに記載の基板およびエピタキシャル層を備え、
前記基板と前記エピタキシャル層との積層方向に沿って電流を流す半導体素子が形成された炭化珪素半導体装置。

１０ 基板
２０ エピタキシャル層
ＲＡ チップ形成領域
ＲＢ 外周領域

Claims (6)

1. 炭化珪素で構成される炭化珪素ウェハであって、
   炭化珪素で構成される基板（１０）と、
   炭化珪素で構成され、前記基板上に配置されたエピタキシャル層（２０）と、を備え、
   半導体素子が形成されるチップ形成領域（ＲＡ）と、前記チップ形成領域を囲む外周領域（ＲＢ）とを有し、
   前記エピタキシャル層は、前記チップ形成領域において、ＤＬＴＳ法で導出される０．１０～０．２０ｅＶの活性化エネルギーにおけるトラップ密度が１．０×１０^１３ｃｍ^－３以下とされ、
   前記基板は、ＳＩＭＳ法で測定されるＴｉ密度およびＣｒ密度がそれぞれ１．０×１０^１７ｃｍ^－３以下とされている炭化珪素ウェハ。
2. 前記エピタキシャル層は、前記基板の面方向に沿ったキャリア濃度分布のずれが１５％以内とされている請求項１に記載の炭化珪素ウェハ。
3. 前記エピタキシャル層は、不純物濃度が５．０×１０^１３～１．０×１０^１９ｃｍ^－３とされている部分を有する請求項１または２に記載の炭化珪素ウェハ。
4. 前記エピタキシャル層は、膜厚が４～３００μｍとされている請求項１に記載の炭化珪素ウェハ。
5. 前記エピタキシャル層は、前記基板側に位置するバッファ層（２１）と、前記バッファ層上に位置するドリフト層（２２）と、を有し、
   前記バッファ層は、１．０×１０^１６～１．０×１０^１９ｃｍ^－３とされている請求項３に記載の炭化珪素ウェハ。
6. 炭化珪素半導体装置であって、
   請求項１に記載の基板およびエピタキシャル層を備え、
   前記基板と前記エピタキシャル層との積層方向に沿って電流を流す半導体素子が形成された炭化珪素半導体装置。