WO2022190488A1 - 半導体装置 - Google Patents

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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in this specification relates to a semiconductor device.
  • a semiconductor device disclosed in this specification includes a semiconductor substrate, an upper electrode in contact with the upper surface of the semiconductor substrate, a lower electrode in contact with the lower surface of the semiconductor substrate, and an insulating film.
  • the semiconductor substrate has an element region overlapping a contact surface between the upper electrode and the semiconductor substrate when the semiconductor substrate is viewed from above, and a peripheral region arranged around the element region. .
  • the element region has an element through which current can flow between the upper electrode and the lower electrode.
  • the insulating film covers the upper surface of the semiconductor substrate in the peripheral region. a surface n-type region in which the peripheral region is in contact with the insulating film; and an n-type drift region in contact with the surface layer n-type region and the plurality of breakdown voltage holding regions from below.
  • FIG. 2 is a plan view of the semiconductor device of Example 1; Sectional drawing in the II-II line of FIG. Sectional drawing in the III-III line of FIG.
  • the drift region may be in contact with the side surface of each breakdown voltage holding region.
  • the width of the peripheral region (that is, the distance from the outer edge of the element region to the outer peripheral edge of the semiconductor substrate) can be reduced.
  • the shield region in contact with the insulating film has a higher n-type impurity concentration than the surface layer n-type region, so the influence of external charges can be further suppressed.
  • the semiconductor device 10 of Example 1 shown in FIGS. 1 to 3 is a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • the semiconductor device 10 includes a semiconductor substrate 12, electrodes, an insulating layer, and the like.
  • the semiconductor substrate 12 has an element region 60 and a peripheral region 62 .
  • the element region 60 is a region that functions as an element (that is, through which a main current flows) and is arranged in the central portion of the semiconductor substrate 12 .
  • the peripheral region 62 is arranged around the element region 60 .
  • a peripheral region 62 is a region between the element region 60 and the outer peripheral edge of the semiconductor substrate 12 .
  • the electrodes and insulating layers on the upper surface 12a of the semiconductor substrate 12 are omitted for the sake of clarity.
  • one direction parallel to the upper surface 12a of the semiconductor substrate 12 is called the x direction
  • the direction parallel to the upper surface 12a and perpendicular to the x direction is called the y direction
  • the thickness direction of the semiconductor substrate 12 is called the z direction.
  • the material of the semiconductor substrate 12 is not particularly limited, and various semiconductor materials such as SiC (silicon carbide) and Si (silicon) can be used.
  • each trench 22 is provided within the device region 60 . As shown in FIG. 1, each trench 22 extends linearly in the y direction. Each trench 22 is spaced apart in the x-direction. As shown in FIGS. 2 and 3, the inner surface of each trench 22 is covered with a gate insulating film 24 . A gate electrode 26 is disposed within each trench 22 . Each gate electrode 26 is insulated from the semiconductor substrate 12 by a gate insulating film 24 . An upper surface of each gate electrode 26 is covered with an interlayer insulating film 28 .
  • an upper electrode 70 is arranged on the upper surface 12a of the semiconductor substrate 12. As shown in FIGS. The upper electrode 70 is in contact with the upper surface 12 a of the semiconductor substrate 12 within the element region 60 . The upper electrode 70 is in contact with the upper surface 12a of the semiconductor substrate 12 at a portion where the interlayer insulating film 28 is not provided. The upper electrode 70 is insulated from the gate electrode 26 by the interlayer insulating film 28 . The upper electrode 70 functions as a source electrode.
  • An insulating film 46 is arranged on the upper surface 12 a of the semiconductor substrate 12 in the peripheral region 62 . The insulating film 46 covers substantially the entire upper surface 12 a of the semiconductor substrate 12 in the peripheral region 62 .
  • a plurality of source regions 30, a body region 32, an upper drift region 33, a lower drift region 34, a drain region 35, and a plurality of bottom regions are formed inside the semiconductor substrate 12.
  • a plurality of connection areas 38 are provided.
  • the body region 32 is a p-type region.
  • a body region 32 contacts each source region 30 .
  • Body region 32 extends from a range sandwiched between two source regions 30 to below each source region 30 .
  • the body region 32 has a contact region 32a and a main body region 32b.
  • Contact region 32a has a higher p-type impurity concentration than main body region 32b.
  • the contact region 32 a is arranged in a range sandwiched between the two source regions 30 .
  • the contact region 32 a is in ohmic contact with the upper electrode 70 .
  • Main body region 32 b is in contact with gate insulating film 24 on the side surface of trench 22 .
  • the main body region 32 b is in contact with the gate insulating film 24 below the source region 30 .
  • the upper drift region 33 is an n-type region. Upper drift region 33 is located below body region 32 and is separated from source region 30 by body region 32 . The upper drift region 33 is in contact with the gate insulating film 24 on the side and bottom surfaces of the trench 22 . Upper drift region 33 is in contact with gate insulating film 24 below body region 32 .
  • the lower drift region 34 is an n-type region.
  • Lower drift region 34 has a lower n-type impurity concentration than upper drift region 33 .
  • Lower drift region 34 is arranged below upper drift region 33 . As shown in FIG. 3, the lower drift region 34 is in contact with the upper drift region 33 from below within a range where the bottom region 36, which will be described later, is not provided.
  • Lower drift region 34 is also disposed within peripheral region 62 .
  • the lower drift region 34 is formed across the element region 60 and the peripheral region 62 .
  • the drain region 35 is an n-type region. Drain region 35 has a higher n-type impurity concentration than lower drift region 34 . The drain region 35 is arranged below the lower drift region 34 . The drain region 35 is formed across the element region 60 and the peripheral region 62 . The drain region 35 is exposed on the lower surface 12b of the semiconductor substrate 12. As shown in FIG. The drain region 35 is in ohmic contact with the lower electrode 72 .
  • a surface layer n-type region 40 As shown in FIGS. 2 and 3, in the peripheral region 62 , a surface layer n-type region 40 , a plurality of breakdown voltage holding regions 42 , a lower drift region 34 and a drain region 35 are provided inside the semiconductor substrate 12 .
  • Each breakdown voltage holding region 42 is a p-type region. Each breakdown voltage holding region 42 is in contact with the surface layer n-type region 40 from below. As shown in FIG. 1, the breakdown voltage holding regions 42 are arranged concentrically around the device region 60 . As shown in FIG. 2, each breakdown voltage holding region 42 is arranged at substantially the same depth as the bottom region 36 in the element region 60 . Although FIGS. 1 to 3 show an example in which three breakdown voltage holding regions 42 are arranged, the number of breakdown voltage holding regions 42 is not limited.
  • the lower drift region 34 is in contact with the surface layer n-type region 40 and each breakdown voltage holding region 42 from below.
  • the lower drift region 34 is in contact with the lower surface of the surface layer n-type region 40 and the side and lower surfaces of each breakdown voltage holding region 42 .
  • Lower drift region 34 separates breakdown voltage holding regions 42 from each other along the planar direction of semiconductor substrate 12 (ie, the xy plane direction).
  • the n-type impurity concentration of the lower drift region 34 is lower than the n-type impurity concentration of the surface n-type region 40 .
  • Lower drift region 34 is an example of a "drift region.”
  • the configuration of the drain region 35 in the peripheral region 62 is similar to the configuration of the drain region 35 in the device region 60 .
  • the semiconductor device 10 When using the semiconductor device 10, the semiconductor device 10, a load (for example, a motor), and a power supply are connected in series. A power supply voltage is applied to the series circuit of the semiconductor device 10 and the load. A power supply voltage is applied such that the lower electrode 72 side has a higher potential than the upper electrode 70 . When an ON potential (potential higher than the gate threshold) is applied to the gate electrode 26 , a channel is formed in the body region 32 (main body region 32 b ) in the range in contact with the gate insulating film 24 .
  • an ON potential potential higher than the gate threshold
  • the semiconductor device 10 can control the current flowing between the upper electrode 70 and the lower electrode 72 based on the potential of the gate electrode 26 .
  • a depletion layer spreads from the pn junction at the interface between the upper drift region 33 and the body region 32 into the drift regions 33 and 34 .
  • a depletion layer spreads from the upper surface 12a of the semiconductor substrate 12 toward the lower surface 12b.
  • the depletion layer spreads from the central side of the semiconductor substrate 12 toward the outer peripheral side (that is, from the left side to the right side in FIG. 2).
  • the depletion layer further extends from the breakdown voltage holding region 42 to the outer circumference side.
  • the depletion layer extends to the outer peripheral side while passing through the plurality of breakdown voltage holding regions 42 .
  • the semiconductor device 10 is designed such that the extension of the depletion layer stops on the inner peripheral side of the breakdown voltage holding region 42a located on the outermost periphery.
  • foreign charges may adhere to the surface of the semiconductor device 10 .
  • carriers in the semiconductor region are attracted to the upper surface 12a of the semiconductor substrate 12, and the potential distribution near the upper surface 12a of the semiconductor substrate 12 is disturbed.
  • a depletion layer is formed in the vicinity of the upper surface 12a of the semiconductor substrate 12.
  • carriers are attracted to the vicinity of the upper surface 212a of the semiconductor substrate 212 by external charges, as described above.
  • a depletion layer 280 may be formed in the drift region 234 near the upper surface 212 a of the semiconductor substrate 212 .
  • the depletion layer extending from the breakdown voltage holding region 242 toward the drift region 234 expands to the outer peripheral side of the breakdown voltage holding region 242a positioned at the outermost periphery.
  • a high electric field is applied to the outer peripheral side (region A) of the breakdown voltage holding region 242a, and the breakdown voltage of the peripheral region 262 is lowered.
  • the surface layer n-type region 40 is provided above the breakdown voltage holding region 42 . Therefore, each breakdown voltage holding region 42 is less likely to be affected by external charges.
  • the surface n-type region 40 has a relatively high n-type impurity concentration, the surface n-type region 40 is less likely to be depleted even when foreign charges adhere.
  • each breakdown voltage holding region 42 is hardly affected by the external charge, and the depletion layer caused by the external charge is formed on the surface layer n. It is difficult to form within the mold region 40 . Therefore, the expansion of the depletion layer to the outer peripheral side of the breakdown voltage holding region 42a is suppressed, and the reduction in breakdown voltage of the peripheral region 62 can be suppressed.
  • FIG. 4 shows the distribution of equipotential lines in the vicinity of the breakdown voltage holding region 42 . As shown in FIG.
  • a semiconductor substrate 12x having an n-type lower drift region 34 and an n-type drain region 35 having a higher n-type impurity concentration than the lower drift region 34 is prepared.
  • the semiconductor substrate 12x can be manufactured by forming the lower drift region 34 on the surface of the drain region 35 by epitaxial growth.
  • a mask 63 having a plurality of openings 63a is formed on the upper surface of the semiconductor substrate 12x.
  • Each opening 63a is formed at a position corresponding to the bottom region 36 in the element region 60 and the breakdown voltage holding region 42 in the peripheral region 62, respectively.
  • p-type impurity ions are implanted from the upper surface of the semiconductor substrate 12x.
  • a p-type region that will become the bottom region 36 is formed in the element region 60
  • a p-type region that will become the breakdown voltage holding region 42 is formed in the peripheral region 62 .
  • a mask having openings is appropriately formed on the upper surface 12a of the semiconductor substrate 12 and ions are implanted to form the connection region 38, the main body region 32b, and the contact region 32a in the element region 60.
  • ions are implanted to form the connection region 38, the main body region 32b, and the contact region 32a in the element region 60.
  • source regions 30 are formed.
  • the n-type region 64 remaining in the element region 60 is the upper drift region 33
  • the n-type region in the peripheral region 62 is the surface layer n-type region 40 .
  • trenches 22 are formed by etching.
  • a gate insulating film 24, a gate electrode 26, an interlayer insulating film 28, an insulating film 46, an upper electrode 70, and a lower electrode 72 are formed by a conventionally known method, thereby completing the semiconductor device 10 shown in FIGS. is completed.
  • the bottom region 36 in the element region 60 and the breakdown voltage holding region 42 in the peripheral region 62 can be formed in a common process.
  • the upper drift region 33 in the element region 60 and the surface layer n-type region 40 in the peripheral region 62 can be formed in a common process. Therefore, the manufacturing man-hours can be reduced, and the semiconductor device 10 can be efficiently manufactured.
  • the n-type region 64 formed by epitaxial growth becomes the upper drift region 33 . Since the upper drift region 33 having a relatively high n-type impurity concentration functions as a current path, electrons flow easily and the on-resistance is reduced.
  • Example 2 Next, the semiconductor device 100 of Example 2 will be described.
  • the semiconductor device 100 of Example 2 differs from that of Example 1 in the configuration of the peripheral region 62 .
  • Other configurations are the same as those of the first embodiment.
  • each shield region 50 is an n-type region.
  • Each shield region 50 has a higher n-type impurity concentration than the surface layer n-type region 40 .
  • Each shield region 50 is arranged at a position exposed to the upper surface 12 a of the semiconductor substrate 12 and is in contact with the insulating film 46 .
  • Each shield region 50 is surrounded by a surface n-type region 40 .
  • Each shield region 50 is arranged corresponding to one of the plurality of breakdown voltage holding regions 42 . That is, one shield region 50 is arranged above one breakdown voltage holding region 42 .
  • Each shield region 50 like the breakdown voltage holding region 42 , circles around the element region 60 and is arranged concentrically.
  • the surface layer n-type region 40 had a higher n-type impurity concentration than the lower drift region 34 .
  • the surface n-type region 40 may have an n-type impurity concentration substantially equal to that of the lower drift region 34 or may have an n-type impurity concentration lower than that of the lower drift region 34 .
  • the shape of the shield region 50 and the position where the shield region 50 is formed are not particularly limited.
  • the shield region 50 may not be exposed on the upper surface 12 a and may be entirely surrounded by the surface layer n-type region 40 .
  • the shield region 50 does not have to go around the element region 60 .
  • each of the shield regions 50 does not have to be arranged at the position corresponding to each breakdown voltage holding region 42 (above the breakdown voltage holding region 42).
  • connection region 38 may not be formed.
  • the MOSFET is formed within the element region 60, but the structure of the element formed within the element region 60 is not particularly limited.
  • an IGBT may be formed within the device region 60 .
  • a semiconductor device having a trench-type gate electrode has been described, but the technique disclosed in this specification may be applied to, for example, a semiconductor device having a planar-type gate electrode.

Abstract

半導体装置（１０、１００）は、半導体基板（１２）と、半導体基板の上面（１２ａ）に接する上部電極（７０）と、半導体基板の下面（１２ｂ）に接する下部電極（７２）と、絶縁膜（４６）、を備えている。半導体基板が、半導体基板を上から見たときに、上部電極と半導体基板との接触面と重複する素子領域（６０）と、素子領域の周囲に配置された周辺領域（６２）を有している。絶縁膜（４６）が、周辺領域内の半導体基板の上面を覆っている。周辺領域が、絶縁膜に接している表層ｎ型領域（４０）と、それぞれが、素子領域の周囲を一巡しており、表層ｎ型領域に対して下側から接しているｐ型の複数の耐圧保持領域（４２）と、表層ｎ型領域及び複数の耐圧保持領域に対して下側から接しているｎ型のドリフト領域（３４）、を有する。

Description

半導体装置
　本明細書に開示の技術は、半導体装置に関する。
（関連出願の相互参照）
　本出願は、２０２１年３月１１日に出願された日本国特許出願である特願２０２１－０３９４０１の関連出願であり、この出願に基づく優先権を主張するものであり、この出願に記載された全ての内容が、参照により本明細書に組み込まれる。
　特開２０１６－９２１６８号公報には、半導体基板と、上部電極と、下部電極と、絶縁膜を有する半導体装置が開示されている。この半導体基板は、素子領域と周辺領域を有している。素子領域は、半導体基板を上から見たときに、半導体基板の中央部に配置されており、上部電極と下部電極の間に電流を流す素子を有する。周辺領域は、素子領域の周囲に配置されている。絶縁膜は、周辺領域内の半導体基板の上面を覆っている。周辺領域は、ｎ型のドリフト領域と、ｐ型の複数の耐圧保持領域を有している。各耐圧保持領域は、絶縁膜に接するとともに素子領域の周囲を一巡しており、ドリフト領域によって互いから分離されている。
　図１１は、従来の半導体装置の周辺領域２６２の断面図を示している。図１１の左側が半導体基板２１２の中央側（すなわち、素子領域側）であり、図１１の右側が半導体基板２１２の外周側（すなわち、半導体基板２１２の端面側）である。図１１に示すように、従来の半導体装置では、周辺領域２６２において、耐圧保持領域２４２が絶縁膜２４６に接している。耐圧保持領域２４２の周囲は、ドリフト領域２３４によって囲まれている。
　ここで、絶縁膜２４６の表面に可動イオン等の外来電荷が付着する場合がある。絶縁膜２４６に外来電荷が付着すると、半導体領域内のキャリアが半導体基板２１２の上面２１２ａに引き寄せられ、周辺領域２６２内の電位分布に乱れが生じる。その結果、最外周に位置する耐圧保持領域２４２ａの外周側（破線で示す領域Ａ）において、局所的に等電位線２８２の間隔が狭くなり、高い電界が印加される。これにより、周辺領域の耐圧が低下するという問題がある。本明細書では、周辺領域の耐圧を保持することができる技術を提供する。
　本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に接する上部電極と、前記半導体基板の下面に接する下部電極と、絶縁膜、を備えている。前記半導体基板が、前記半導体基板を上から見たときに、前記上部電極と前記半導体基板との接触面と重複する素子領域と、前記素子領域の周囲に配置された周辺領域を有している。前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有している。前記絶縁膜が、前記周辺領域内の前記半導体基板の上面を覆っている。前記周辺領域が、前記絶縁膜に接している表層ｎ型領域と、それぞれが、前記素子領域の周囲を一巡しており、前記表層ｎ型領域に対して下側から接しているｐ型の複数の耐圧保持領域と、前記表層ｎ型領域及び前記複数の耐圧保持領域に対して下側から接しているｎ型のドリフト領域、を有する。
　この半導体装置では、表層ｎ型領域が絶縁膜に接しており、各耐圧保持領域が表層ｎ型領域に対して下側から接している。すなわち、外来電荷により半導体基板の上面近傍の電位分布が乱れても、半導体基板の上面には表層ｎ型領域が配置されているため、耐圧保持領域は外来電荷の影響を受け難い。このため、半導体装置の上面に外来電荷が付着した場合であっても、周辺領域の耐圧が低下することを抑制することができる。
実施例１の半導体装置の平面図。 図１のＩＩ－ＩＩ線における断面図。 図１のＩＩＩ－ＩＩＩ線における断面図。 半導体装置のオフ状態における耐圧保持領域近傍の等電位線の分布を示す図。 実施例１の半導体装置の製造工程を示す図。 実施例１の半導体装置の製造工程を示す図。 実施例１の半導体装置の製造工程を示す図。 実施例１の半導体装置の製造工程を示す図。 実施例１の半導体装置の製造工程を示す図。 実施例２の半導体装置の図２に対応する断面図。 従来の半導体装置の周辺領域の断面図。
　本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
　本明細書が開示する一例の構成では、前記表層ｎ型領域が、前記ドリフト領域よりも高いｎ型不純物濃度を有してもよい。
　このような構成では、絶縁膜に接する表層ｎ型領域が比較的高いｎ型不純物濃度を有するので、外来電荷の影響をより抑制することができる。
　本明細書が開示する一例の構成では、前記ドリフト領域が、前記各耐圧保持領域の側面に接してもよい。
　このような構成では、２つの耐圧保持領域の間で、高い電圧を保持することができる。このため、周辺領域の幅（すなわち、素子領域の外周縁から半導体基板の外周端までの距離）を縮小することができる。
　本明細書が開示する一例の構成では、前記周辺領域が、ｎ型の複数のシールド領域を有してもよい。前記複数のシールド領域のそれぞれが、前記表層ｎ型領域よりも高いｎ型不純物濃度を有しており、前記表層ｎ型領域に囲まれた範囲内に配置されており、前記絶縁膜に接しており、前記素子領域の周囲を一巡していてもよい。
　絶縁膜に接するシールド領域は、表層ｎ型領域よりも高いｎ型不純物濃度を有しているので、外来電荷の影響をより抑制することができる。
（実施例１）
　図１～図３に示す実施例１の半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体装置１０は、半導体基板１２と、電極、絶縁層等を備えている。図１に示すように、半導体基板１２は、素子領域６０と、周辺領域６２を有している。素子領域６０は、素子として機能する（すなわち、主電流が流れる）領域であり、半導体基板１２の中央部に配置されている。周辺領域６２は、素子領域６０の周囲に配置されている。周辺領域６２は、素子領域６０と半導体基板１２の外周端との間の領域である。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２の材料は特に限定されず、例えば、ＳｉＣ（炭化シリコン）やＳｉ（シリコン）といった種々の半導体材料を採用することができる。
　図１～図３に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、素子領域６０内に設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。各トレンチ２２は、ｘ方向に間隔を空けて配置されている。図２及び図３に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
　図２及び図３に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、素子領域６０内において、半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。上部電極７０は、ソース電極として機能する。周辺領域６２内の半導体基板１２の上面１２ａには、絶縁膜４６が配置されている。絶縁膜４６は、周辺領域６２内において、半導体基板１２の上面１２ａの略全域を覆っている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に形成されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。下部電極７２は、ドレイン電極として機能する。
　図２及び図３に示すように、素子領域６０では、半導体基板１２の内部に、複数のソース領域３０、ボディ領域３２、上部ドリフト領域３３、下部ドリフト領域３４、ドレイン領域３５、複数の底部領域３６、及び複数の接続領域３８が設けられている。
　各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２の上端部において、ゲート絶縁膜２４に接している。
　ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。
　上部ドリフト領域３３は、ｎ型領域である。上部ドリフト領域３３は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。上部ドリフト領域３３は、トレンチ２２の側面及び底面において、ゲート絶縁膜２４に接している。上部ドリフト領域３３は、ボディ領域３２の下側でゲート絶縁膜２４に接している。
　下部ドリフト領域３４は、ｎ型領域である。下部ドリフト領域３４は、上部ドリフト領域３３よりも低いｎ型不純物濃度を有している。下部ドリフト領域３４は、上部ドリフト領域３３の下側に配置されている。図３に示すように、下部ドリフト領域３４は、後述する底部領域３６が設けられていない範囲で、上部ドリフト領域３３に対して下側から接している。下部ドリフト領域３４は、周辺領域６２内にも配置されている。下部ドリフト領域３４は、素子領域６０から周辺領域６２に跨って形成されている。
　ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、下部ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、下部ドリフト領域３４の下側に配置されている。ドレイン領域３５は、素子領域６０から周辺領域６２に跨って形成されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
　各底部領域３６は、ｐ型領域である。図２に示すように、各底部領域３６は、トレンチ２２の底面から間隔を空けてトレンチ２２の下部に配置されている。各底部領域３６は、上部ドリフト領域３３に対して下側から接している。図２に示すように、各底部領域３６は、トレンチ２２と直交する方向（ｘ方向）に長く伸びている。図１に示すように、各底部領域３６は、ｙ方向に間隔を空けて配置されている。各底部領域３６の側面及び底面は、下部ドリフト領域３４に接している。
　各接続領域３８は、ｐ型領域である。各接続領域３８は、２つのトレンチ２２に挟まれた範囲において、トレンチ２２と平行に（すなわち、ｙ方向に）長く伸びている。各接続領域３８の上端は、ボディ領域３２に接続されている。図２に示すように、底部領域３６が設けられた断面においては、各接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、メインボディ領域３２ｂと底部領域３６が接続されている。
　図２及び図３に示すように、周辺領域６２では、半導体基板１２の内部に、表層ｎ型領域４０、複数の耐圧保持領域４２、下部ドリフト領域３４、及びドレイン領域３５が設けられている。
　表層ｎ型領域４０は、半導体基板１２の上面１２ａに露出する位置に配置されている。表層ｎ型領域４０は、周辺領域６２内の略全域において、半導体基板１２の上面１２ａに露出している。表層ｎ型領域４０は、絶縁膜４６に接している。表層ｎ型領域４０の下端の位置は、素子領域６０内の上部ドリフト領域３３の下端の位置と略等しい。
　各耐圧保持領域４２は、ｐ型領域である。各耐圧保持領域４２は、表層ｎ型領域４０に対して下側から接している。図１に示すように、各耐圧保持領域４２は、素子領域６０の周囲を一巡しており、同心状に配置されている。図２に示すように、各耐圧保持領域４２は、素子領域６０内の底部領域３６と略同じ深さに配置されている。なお、図１～図３は、３つの耐圧保持領域４２が配置されている例を示しているが、耐圧保持領域４２の数は限定されない。
　下部ドリフト領域３４は、表層ｎ型領域４０及び各耐圧保持領域４２に対して下側から接している。下部ドリフト領域３４は、表層ｎ型領域４０の下面と、各耐圧保持領域４２の側面及び下面に接している。下部ドリフト領域３４によって、各耐圧保持領域４２が半導体基板１２の面方向（すなわち、ｘ－ｙ平面方向）に沿って互いから分離されている。下部ドリフト領域３４のｎ型不純物濃度は、表層ｎ型領域４０のｎ型不純物濃度よりも低い。下部ドリフト領域３４が、「ドリフト領域」の一例である。周辺領域６２内のドレイン領域３５の構成は、素子領域６０内のドレイン領域３５の構成と同様である。
　次に、半導体装置１０の動作について説明する。半導体装置１０の使用時には、半導体装置１０と負荷（例えば、モータ）と電源が直列に接続される。半導体装置１０と負荷の直列回路に対して、電源電圧が印加される。下部電極７２側が上部電極７０よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２（メインボディ領域３２ｂ）にチャネルが形成される。すると、上部電極７０から、ソース領域３０、チャネル、上部ドリフト領域３３、下部ドリフト領域３４、及びドレイン領域３５を介して下部電極７２へ電子が流れることにより、半導体装置１０がオンする。ゲート電極２６の電位をオフ電位（ゲート閾値よりも低い電位）まで低下させると、チャネルが消失し、電子の流れが停止して、半導体装置１０がオフする。このように、半導体装置１０は、ゲート電極２６の電位に基づいて、上部電極７０と下部電極７２の間に流れる電流を制御することができる。
　半導体装置１０がオフすると、上部ドリフト領域３３とボディ領域３２の界面のｐｎ接合からドリフト領域３３、３４内に空乏層が広がる。素子領域６０内では、半導体基板１２の上面１２ａから下面１２ｂ側に向かって空乏層が広がる。周辺領域６２内では、半導体基板１２の中央側から外周側（すなわち、図２の左側から右側）に向かって空乏層が広がる。周辺領域６２内に伸びる空乏層が最も内周側の耐圧保持領域４２に達すると、その耐圧保持領域４２からさらに外周側に空乏層が伸びる。このように、周辺領域６２では、空乏層が複数の耐圧保持領域４２を経由しながら外周側に伸びる。この半導体装置１０は、最外周に位置する耐圧保持領域４２ａよりも内周側で空乏層の伸展が停止するように設計されている。
　ここで、半導体装置１０の表面に外来電荷が付着する場合がある。周辺領域６２において外来電荷が絶縁膜４６に付着すると、半導体領域内のキャリアが半導体基板１２の上面１２ａに引き寄せられ、半導体基板１２の上面１２ａ近傍の電位分布に乱れが生じる。これにより、半導体基板１２の上面１２ａ近傍に空乏層が形成される。図１１に示す従来の半導体装置では、上述したように、外来電荷によって半導体基板２１２の上面２１２ａ近傍にキャリアが引き寄せられる。この場合、半導体基板２１２の上面２１２ａ近傍のドリフト領域２３４に空乏層２８０が形成される場合がある。この状態で半導体装置１０がオフすると、耐圧保持領域２４２からドリフト領域２３４に向かって広がる空乏層が、最外周に位置する耐圧保持領域２４２ａの外周側まで広がる。これにより、耐圧保持領域２４２ａの外周側（領域Ａ）に高い電界が印加され、周辺領域２６２の耐圧が低下する。これに対して、本実施例では、耐圧保持領域４２の上側に表層ｎ型領域４０が設けられている。このため、各耐圧保持領域４２は、外来電荷の影響を受け難い。さらに、表層ｎ型領域４０は、比較的高いｎ型不純物濃度を有しているので、外来電荷が付着した場合であっても、表層ｎ型領域４０は空乏化され難い。このように、本実施例の半導体装置１０では、外来電荷が付着した場合であっても、各耐圧保持領域４２が外来電荷の影響を受け難く、かつ、外来電荷に起因する空乏層が表層ｎ型領域４０内に形成され難い。したがって、空乏層が耐圧保持領域４２ａの外周側まで広がることが抑制され、周辺領域６２の耐圧が低下することを抑制することができる。
　また、本実施例では、耐圧保持領域４２の上側に表層ｎ型領域４０が設けられているため、半導体装置１０がオフするときに、ボディ領域３２と表層ｎ型領域４０の界面のｐｎ接合から表層ｎ型領域４０内に空乏層が広がる。また、各耐圧保持領域４２からも表層ｎ型領域４０に向かって空乏層が広がる。このため、半導体装置１０のオフ状態では、表層ｎ型領域４０内にも電位差が生じる。図４は、耐圧保持領域４２近傍の等電位線の分布を示している。図４に示すように、半導体装置１０のオフ状態では、２つの耐圧保持領域４２に挟まれた領域Ｒにおいて、多くの等電位線８２が分布する。したがって、表層ｎ型領域４０が設けられていない構成（例えば、図１１に示す構成）と比較して、領域Ｒで保持することができる電圧が大きくなる。このため、従来と比較して、周辺領域６２の幅（素子領域６０の外周縁から半導体基板１２の外周端までの距離）を縮小することができる。なお、周辺領域６２では、耐圧保持領域４２の下側の角部４２ｂ近傍に最も高い電界が印加される。このため、耐圧保持領域４２の上側に印加される電界は、周辺領域６２で保持することができる電圧（すなわち、周辺領域６２の耐圧）にほとんど影響しない。
　次に、半導体装置１０の製造方法について説明する。まず、図５に示すように、ｎ型の下部ドリフト領域３４と、下部ドリフト領域３４よりも高いｎ型不純物濃度を有するｎ型のドレイン領域３５と、を有する半導体基板１２ｘを準備する。例えば、エピタキシャル成長によって、ドレイン領域３５の表面に下部ドリフト領域３４を形成することで半導体基板１２ｘを製造することができる。
　次に、図６に示すように、半導体基板１２ｘの上面に複数の開口６３ａを有するマスク６３を形成する。各開口６３ａは、素子領域６０内における底部領域３６、及び、周辺領域６２における耐圧保持領域４２に対応する位置にそれぞれ形成される。そして、マスク６３を介して、半導体基板１２ｘの上面からｐ型不純物をイオン注入する。これにより、素子領域６０内に底部領域３６となるｐ型領域を形成し、周辺領域６２内に耐圧保持領域４２となるｐ型領域を形成する。
　次に、図７に示すように、エピタキシャル成長によって、半導体基板１２ｘの上面にドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域６４を形成する。半導体基板１２ｘとｎ型領域６４が積層された半導体領域が、図２等に示す半導体基板１２となる。
　次に、図８に示すように、半導体基板１２の上面１２ａに開口を有するマスクを適宜形成してイオン注入することにより、素子領域６０内に、接続領域３８、メインボディ領域３２ｂ、コンタクト領域３２ａ、及びソース領域３０を形成する。この工程で、素子領域６０内に残存するｎ型領域６４が上部ドリフト領域３３であり、周辺領域６２内のｎ型領域が表層ｎ型領域４０である。
　次に、図９に示すように、エッチングによってトレンチ２２を形成する。その後、従来公知の方法によって、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、絶縁膜４６、上部電極７０、及び下部電極７２を形成することで、図１～図３に示す半導体装置１０が完成する。
　本実施例の製造方法では、図６に示すように、素子領域６０内の底部領域３６と、周辺領域６２内の耐圧保持領域４２とを共通の工程で形成することができる。また、図８に示すように、素子領域６０内の上部ドリフト領域３３と、周辺領域６２内の表層ｎ型領域４０とを共通の工程で形成することができる。このため、製造工数を低減することができ、効率良く半導体装置１０を製造することができる。また、この製造方法では、エピタキシャル成長によって形成したｎ型領域６４が、上部ドリフト領域３３となる。ｎ型不純物濃度が比較的高い上部ドリフト領域３３が電流経路として機能するため、電子が流れ易く、オン抵抗が低減する。
（実施例２）
　次に、実施例２の半導体装置１００について説明する。実施例２の半導体装置１００は、周辺領域６２の構成が実施例１のそれと異なっている。その他の構成については、実施例１と同様である。
　図１０に示すように、半導体装置１００の周辺領域６２では、半導体基板１２の内部に、複数のシールド領域５０がさらに配置されている。各シールド領域５０は、ｎ型領域である。各シールド領域５０は、表層ｎ型領域４０よりも高いｎ型不純物濃度を有している。各シールド領域５０は、半導体基板１２の上面１２ａに露出する位置に配置されており、絶縁膜４６に接している。各シールド領域５０の周囲は、表層ｎ型領域４０に囲まれている。シールド領域５０のそれぞれは、複数の耐圧保持領域４２の１つに対応して配置されている。すなわち、１つの耐圧保持領域４２の上部に１つのシールド領域５０が配置されている。各シールド領域５０は、耐圧保持領域４２と同様に、素子領域６０の周囲を一巡しており、同心状に配置されている。
　実施例２の半導体装置１００では、絶縁膜に接する範囲に、表層ｎ型領域４０よりもｎ型不純物濃度が高い複数のシールド領域５０が設けられている。このため、外来電荷が付着した場合に、半導体基板１２の上面１２ａ近傍の半導体領域がより空乏化され難く、周辺領域６２の耐圧が低下することがより抑制される。
　なお、半導体装置１００のシールド領域５０は、実施例１の半導体装置１０の製造方法の図８に示す工程におけるソース領域３０と同時に形成することができる。具体的には、まず、ソース領域３０を形成するときに使用するマスクに対して、各シールド領域５０に対応する位置にも開口を設ける。そして、当該マスクを介してｎ型不純物をイオン注入することにより、ソース領域３０とシールド領域５０を同時に形成することができる。このように、シールド領域５０は、ソース領域３０と共通の工程で形成することができるため、製造工数を増大させることなく半導体装置１００を製造することができる。
　上述した各実施例では、表層ｎ型領域４０が、下部ドリフト領域３４よりも高いｎ型不純物濃度を有していた。しかしながら、表層ｎ型領域４０は、下部ドリフト領域３４と略等しいｎ型不純物濃度を有していてもよいし、下部ドリフト領域３４よりも低いｎ型不純物濃度を有していてもよい。
　また、実施例２において、シールド領域５０の形状やシールド領域５０が形成される位置は特に限られない。例えば、シールド領域５０は、上面１２ａに露出していなくてもよく、その周囲全体が表層ｎ型領域４０に囲まれていてもよい。また、シールド領域５０は、素子領域６０の周囲を一巡していなくてもよい。また、シールド領域５０のそれぞれが、各耐圧保持領域４２に対応する位置（耐圧保持領域４２の上部）に配置されていなくてもよい。
　また、上述した各実施例において、接続領域３８は形成されていなくてもよい。
　また、上述した各実施例では、素子領域６０内にＭＯＳＦＥＴが形成されていたが、素子領域６０内に形成される素子の構造は特に限定されない。例えば、素子領域６０内にＩＧＢＴが形成されていてもよい。また、上述した各実施例では、トレンチ型のゲート電極を有する半導体装置について説明したが、例えば、プレーナ型のゲート電極を有する半導体装置において、本明細書に開示する技術を適用してもよい。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (4)

  1. 　半導体装置（１０、１００）であって、
    　半導体基板（１２）と、
    　前記半導体基板の上面（１２ａ）に接する上部電極（７０）と、
    　前記半導体基板の下面（１２ｂ）に接する下部電極（７２）と、
    　絶縁膜（４６）、
    　を備えており、
    　前記半導体基板が、前記半導体基板を上から見たときに、前記上部電極と前記半導体基板との接触面と重複する素子領域（６０）と、前記素子領域の周囲に配置された周辺領域（６２）を有し、
    　前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有しており、
    　前記絶縁膜が、前記周辺領域内の前記半導体基板の上面を覆っており、
    　前記周辺領域が、
    　前記絶縁膜に接している表層ｎ型領域（４０）と、
    　それぞれが、前記素子領域の周囲を一巡しており、前記表層ｎ型領域に対して下側から接しているｐ型の複数の耐圧保持領域（４２）と、
    　前記表層ｎ型領域及び前記複数の耐圧保持領域に対して下側から接しているｎ型のドリフト領域（３４）、
    　を有する半導体装置。
  2. 　前記表層ｎ型領域が、前記ドリフト領域よりも高いｎ型不純物濃度を有する、請求項１の半導体装置。
  3. 　前記ドリフト領域が、前記各耐圧保持領域の側面に接している、請求項２の半導体装置。
  4. 　前記周辺領域が、ｎ型の複数のシールド領域（５０）を有し、
    　前記複数のシールド領域のそれぞれが、前記表層ｎ型領域よりも高いｎ型不純物濃度を有しており、前記表層ｎ型領域に囲まれた範囲内に配置されており、前記絶縁膜に接しており、前記素子領域の周囲を一巡している、請求項２又は３の半導体装置。
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