JP2013042075A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置（ＤＭＯＳＦＥＴ）の特性を向上させる技術を提供する。
【解決手段】ＳｉＣ基板（１０６）の第１面側の上部に配置されたｎ型のソース層（１０２）と、ソース層を囲むｐボディ層（１０３）であって、チャネル領域を有するｐボディ層（１０３）と、ｐボディ層（１０３）に接するｎ型のｎ−ドリフト層（１０７）と、チャネル領域の上部にゲート絶縁膜を介して配置されたゲート電極（１１６）と、ｐボディ層（１０３）中に配置され、ｎ＋ソース層（１０２）の下方に延在し、ｐボディ層（１０３）より不純物の濃度が高い埋込み半導体領域である第１ｐ＋層（１０９）と、を有するように半導体装置を構成する。このように、ｐボディ層（１０３）の中庸に、第１ｐ＋層（１０９）を形成することにより、ｐボディ層（１０３）の拡散抵抗を低減することができる。このため、寄生バイポーラトランジスタをオンし難くすることができる。
【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に二重拡散型ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）を有する半導体装置に適用して有効な技術に関する。
二重拡散型（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ）ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、例えば、Ｎ＋基板の上に形成されたＮエピタキシャル層の表面側に、低濃度のＰ型層（Ｐボディ）と高濃度のＮ型層（Ｎ＋ソース層）を二重拡散で形成した構造を有する。
例えば、下記特許文献１には、ｎチャネルＤＭＯＳ素子の各単位セルを構成するｐベース層（３）を部分的にｐ抜き取り領域（４）にてセル相互間を連続させ、ｐ抜き取り領域（４）を介してｐベース層をソース電極（９）と領域（Ｚ２）にて短絡させる構成を有するパワーデバイスが開示されている。当該文献においては、上記構成により、寄生トランジスタ動作を抑制し、素子の破壊耐量を向上している。なお、上記かっこ内の符号は、特許文献１に記載の符号である。
特開平０５−１０２４８７号公報
本発明者は、パワーデバイスについての研究・開発に従事しており、上記ＤＭＯＳＦＥＴなどの特性の向上について検討している。
追って詳細に説明するように、ＤＭＯＳＦＥＴにおいて、寄生ｎｐｎバイポーラトランジスタの動作により、装置特性の劣化が危惧される。このような寄生ｎｐｎバイポーラトランジスタ動作の抑制のためには、上記特許文献１に示すような構成を採用することも考えられるが、この場合、セル中央のｎ＋ソース層（５）に囲まれた領域とｐ抜き取り領域（４）の両方からコンタクトを設ける必要があるために、セル面積が拡大してしまう。この場合、相対的に素子の単位面積あたりに占めるチャネル領域の割合が小さくなるため、ＤＭＯＳＦＥＴの電流密度の低下が生じてしまう。
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。特に、寄生バイポーラトランジスタの動作を抑制し得る半導体装置（ＤＭＯＳＦＥＴ）の構成を提供することにある。また、セル領域を小さく設定でき、電流密度の向上を図ることができる半導体装置（ＤＭＯＳＦＥＴ）を提供することにある。
また、本発明の他の目的は、特性の良好な半導体装置の製造方法を提供することにある。
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、基板の第１面側の上部に配置された第１導電型の第１ソース領域と、前記第１ソース領域を囲む第２導電型の第１半導体領域であって、チャネル領域を有する第１半導体領域と、前記第１半導体領域に接する前記第１導電型の第２半導体領域と、前記チャネル領域の上部にゲート絶縁膜を介して配置されたゲート電極と、前記第１半導体領域中に配置された前記第２導電型の埋込み半導体領域であって、前記ソース領域の下方に延在し、前記第１半導体領域より前記第２導電型の不純物の濃度が高い埋込み半導体領域と、を有する。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、基板の第１面側の上部に配置された第２導電型の第１半導体領域と、前記基板の第１面側の上部に配置され、前記第１半導体領域の周囲に離間して配置された複数の前記第１導電型のソース領域と、前記複数のソース領域のそれぞれを囲む前記第２導電型の第２半導体領域と、前記第２半導体領域の上部にゲート絶縁膜を介して配置されたゲート電極と、前記第１半導体領域中に配置された前記第２導電型の埋込み半導体領域であって、前記第１半導体領域の下部から前記複数のソース領域の下方に延在し、前記第２半導体領域より前記第２導電型の不純物の濃度が高い埋込み半導体領域と、を有する。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）第１面側に、第１導電型の第１半導体領域を有する基板を準備する工程と、（ｂ）前記第１半導体領域中に第２導電型の第２半導体領域を形成する工程と、（ｃ）前記第２半導体領域中に前記第２導電型の埋め込み半導体領域を形成する工程と、（ｄ）前記第２半導体領域中であって、前記埋め込み半導体領域の上方に、前記第１導電型のソース領域を形成する工程と、を有する。
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程中の要部断面図である。 実施の形態２の応用例１の半導体装置の要部平面図である。 実施の形態２の応用例２の半導体装置の要部平面図である。 実施の形態２の応用例３の半導体装置の要部平面図である。 実施の形態３の半導体装置の要部断面図である。 実施の形態３の半導体装置の要部平面図である。 実施の形態４の応用例Ａの半導体装置の要部平面図である。 実施の形態４の応用例Ｂの半導体装置の要部平面図である。 実施の形態５の半導体装置の要部断面図である。 実施の形態１の比較例の半導体装置の構造を示す要部断面図である。 実施の形態１の比較例の半導体装置の構造を示す要部平面図である。 実施の形態１の比較例の半導体装置に係る等価回路を示す回路図である。
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
［構造説明］
図１および図２を参照しながら、本実施の形態の半導体装置（ＤＭＯＳＦＥＴ）の構成について説明する。図１は、本実施の形態の半導体装置の要部平面図であり、図２は、本実施の形態の半導体装置の要部断面図である。図２は、例えば、図１のＡ−Ａ”断面に対応する。
図１に示すように、本実施の形態は、図１中に破線で囲んだ矩形領域であるセル領域が、Ｘ方向（図中横方向、左右方向）およびＹ方向（図中縦方向、上下方向）に線対称に繰り返し配置されている。このセル領域をＸ方向およびＹ方向に複数配置することで、一つの半導体装置（ＤＭＯＳＦＥＴ）が構成される。なお、半導体装置（ＤＭＯＳＦＥＴ）を構成する複数のセル領域をセルアレイ領域（アレイ領域、アレイ）と呼ぶことがある。なお、図１中においては、３行３列（３×３）の９つのセル領域しか示していないが、９以上のセル領域を用いて半導体装置（ＤＭＯＳＦＥＴ）を構成してもよいし、９未満のセル領域で半導体装置（ＤＭＯＳＦＥＴ）を構成してもよい。
一のセル領域の中心部には、ｎ＋ソース層（ソース領域）１０２が位置している。言い換えれば、ｎ＋ソース層（ソース領域）１０２間の中心部においてＸ方向およびＹ方向に延在するラインにより規定される略矩形の領域がセル領域となる。図１においては、ｎ＋ソース層（ソース領域）１０２は正方形（正四角形）状であり、また、セル領域も正方形（正四角形）状として示してある。
一のセル領域において、ｎ＋ソース層（ソース領域、ｎ型半導体領域、第１導電型半導体領域）１０２の外周には、ｐボディ層（ｐ型ボディ領域、ｐ型半導体領域、第２導電型半導体領域）１０３が配置されている（図２）。このｐボディ層１０３は、図２から明らかなように、ｎ＋ソース層（ソース領域）１０２より深い位置まで延在している。よって、このｐボディ層１０３は、ｎ＋ソース層（ソース領域）１０２を囲むように配置されている。
また、このｐボディ層１０３上には、ゲート絶縁膜１１５を介してゲート電極１１６が配置される（図２）。ＤＭＯＳＦＥＴの動作時においては、ｐボディ層１０３の表面にチャネル（チャネル領域、反転層）が形成され、ｎ＋ソース層（ソース領域）１０２からこのチャネル、後述するｎ−ドリフト層１０７およびＳｉＣ基板１０６を介してドレイン電極１２１に電流が流れ込む。よって、ゲート電極１１６は、少なくともｐボディ層１０３の基板の表面（第１面）側の露出領域の上部に配置する必要がある。ここでは、ゲート電極１１６は、図２に示すように、ｐボディ層１０３の上記露出領域上から後述のｎ−ドリフト層１０７の露出領域（１０８ａ）まで延在するように配置されている。また、このゲート電極１１６は、ｎ＋ソース層１０２および第２ｐ＋層（引出部、コンタクト部）１０５と、ソース電極（１２４）との接続領域以外の領域に延在させることができる（図１６参照）。このように、このゲート電極１１６は、セル領域間において電気的に接続されている。
また、このｐボディ層１０３は、セルアレイ領域（複数のセル領域）においては、露出領域１０８ａ以外の領域に配置されている。この露出領域１０８ａは、ｎ−ドリフト層１０７の露出領域であり、露出領域１０８ａは、ｎ＋ソース層（ソース領域）１０２間に配置される。この露出領域１０８ａは、例えば、４つのｎ＋ソース層（ソース領域）１０２が、２行２列（２×２）で配置された領域においては、ｎ＋ソース層１０２間に、Ｘ方向およびＹ方向に配置されるが、対角に位置するｎ＋ソース層１０２間には配置されない（図１）。よって、ｐボディ層１０３は、セル領域間において電気的に接続されている（図５参照）。
対角に位置するｎ＋ソース層１０２間（言い換えれば、２×２の領域においては、右上のｎ＋ソース層１０２と左下のｎ＋ソース層１０２との間、または、右下のｎ＋ソース層１０２と左上のｎ＋ソース層１０２との間）に、電界緩和領域１０４（図１中の太い一点鎖線で囲んだ領域、セル接続領域）を規定する。この電界緩和領域１０４は、４つのｎ＋ソース層（ソース領域）１０２の近接する頂角（角部）を結んだ領域Ａ内に位置することとなる。言い換えれば、この電界緩和領域１０４は、領域Ａの内部に位置し、領域Ａより小さい領域である。
ここで、本実施の形態においては、ｐボディ層１０３の内部（中庸）に、第１ｐ＋層１０９（埋め込み層、埋め込み半導体領域、ｐ型埋め込み半導体領域、第２導電型埋め込み半導体領域）が配置されている（図２）。この第１ｐ＋層１０９の上部は、ｎ＋ソース層１０２の底部より深く、この第１ｐ＋層１０９の上部とｎ＋ソース層１０２の底部との間には、ｐボディ層１０３が介在している（図２）。また、図２に示すように、第１ｐ＋層１０９は、上記電界緩和領域１０４において、第２ｐ＋層（引出部、コンタクト部、ｐ型半導体領域、第２導電型半導体領域）１０５と電気的に接続されている（図２、図１）。
第１ｐ＋層１０９の形成領域は、開口部１１０ａ以外の領域に配置されている。この開口部１１０ａは、上記露出領域１０８ａより一回り大きい領域である。よって、第１ｐ＋層１０９も、上記領域Ａを介してセル領域間において電気的に接続されている（図７参照）。
上記第１および第２ｐ＋層（１０９、１０５）の構成について、別の言い方をすれば、上記電界緩和領域１０４に位置する第２ｐ＋層（引出部、コンタクト部）１０５の下部から、前記ｎ＋ソース層（ソース領域）１０２の下部（下方）まで延在するように第１ｐ＋層１０９が配置されている。
この第１および第２ｐ＋層（１０９、１０５）の不純物濃度は、ｐボディ層１０３の不純物濃度より高い。
また、露出領域１０８ａにおいて、ｎ−ドリフト層１０７（ｎ型半導体領域、第１導電型半導体領域）は、ＳｉＣ基板１０６の表面（第１面）側に露出しているが、このｎ−ドリフト層１０７は、ｐボディ層１０３の下部にも延在している。言い換えれば、ｐボディ層１０３を囲むようにｎ−ドリフト層１０７が配置されている。
このｎ−ドリフト層１０７の下部には、ｎ＋型のＳｉＣ基板１０６が配置され、このｎ＋型のＳｉＣ基板１０６がドレイン層（ドレイン領域、ｎ型半導体領域、第１導電型半導体領域）となる。また、このＳｉＣ基板１０６の裏面（第２面）には、裏面電極（ドレイン電極）１２１が配置されている。
また、ｎ＋ソース層１０２および第２ｐ＋層１０５の上部には、層間絶縁膜ＩＬ１が配置され、さらに、ゲート電極１１６の上部には、層間絶縁膜ＩＬ２が配置されている。
これらの層間絶縁膜（ＩＬ１、ＩＬ２）には、上記ｎ＋ソース層１０２および第２ｐ＋層１０５を露出させるコンタクトホールが形成されている。このコンタクトホールの内部および層間絶縁膜ＩＬ２の上部には、ソース電極（ソース配線、配線）１２４が配置されている。また、ソース電極１２４とｎ＋ソース層１０２との界面および、ソース電極１２４と第２ｐ＋層１０５との界面には、金属シリサイド１２４ｓが配置されている。
このように、本実施の形態の半導体装置（ＤＭＯＳＦＥＴ）によれば、ｐボディ層１０３の中庸に、第１ｐ＋層１０９を形成したので、ｐボディ層１０３の拡散抵抗を低減し、寄生のｎｐｎ領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるＤＭＯＳＦＥＴの特性劣化や破壊を防止することができる。
また、本実施の形態によれば、電界緩和領域１０４を利用して第１ｐ＋層１０９を引き出すための引出部である第２ｐ＋層１０５を配置したので、ｎ＋ソース層１０２を小さくすることができる。また、単位面積当たりのセル数を多くでき、チャネル領域の割合を大きくできる。これにより、例えば、オン抵抗を低減することができる。また、単位面積当たりの電流量を、向上させることができる。このように、ＤＭＯＳＦＥＴの特性を向上させることができる。
また、ｎ＋ソース層中に引出部を形成する場合と比較し、ｎ＋ソース層１０２とソース電極（１２４、１２４ｓ）との接続面積を大きくすることができ、ソース抵抗を低減することができる。
上記各効果については、以下の「製造方法説明」の欄において、比較例と対比しながら、より詳細に説明する。
[製造方法説明]
次いで、図３〜図１９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図１９は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。
図３に示すように、基板として例えばＳｉＣ基板１０６を準備する。このＳｉＣ基板１０６は、例えば、ｎ＋型の４Ｈ−ＳｉＣ基板（六方晶のＳｉＣ基板）である。基板の不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−２の範囲である。ｎ型不純物として、例えば、窒素（Ｎ）を含有している。また、４Ｈ−ＳｉＣ基板１０６は、その一方の面に薄いＳｉ（シリコン）面を有し、他方の面に薄いＣ（炭素）面を有するが、そのいずれの面を表面として用いてもよい。言い換えれば、いずれの面に後述する半導体装置を形成してもよい。
基板１０６としてＳｉ基板を用いてもよい。しかしながら、ＳｉＣ（炭化珪素）は、Ｓｉ（シリコン）よりも絶縁破壊電界が１．５〜３倍であり、ＤＭＯＳＦＥＴなどのパワーデバイスに用いて好適である。中でも、４Ｈ−ＳｉＣ（六方晶のＳｉＣ）は、高い絶縁破壊電界と高い移動度を示し、このような半導体を、基板（１０６）として、また、半導体領域（１０７）として用いることで、半導体装置（ＤＭＯＳＦＥＴ）の特性を向上させることができる。
上記ＳｉＣ基板１０６の表面に、エピタキシャル成長法によりＳｉＣよりなる半導体領域を成長させることにより、ｎ−ドリフト層１０７を形成する。例えば、Ｓｉ源としてＳｉＨ４、Ｃ源としてＣ３Ｈ８を原料ガスとして基板１０６上に、４Ｈ−ＳｉＣを２μｍ〜５０μｍ程度の膜厚となるようにエピタキシャル成長させる。この際、原料ガス中に窒素（Ｎ２）を含有させることにより、４Ｈ−ＳｉＣ中にｎ型不純物が導入される。このｎ−ドリフト層１０７と後述するｐボディ層１０３は、ｐｎ接合を構成する。よって、これらの半導体領域（１０３、１０７）の不純物濃度は、ｐｎ接合の空乏層の幅を決定する要因となる。このｎ−ドリフト層１０７の不純物濃度は、例えば、１×１０１５〜１×１０１７ｃｍ−３の範囲である。なお、上記ＳｉＣ基板１０６と上記ｎ−ドリフト層１０７との積層体を基板と見なしてもよい。
次いで、図４に示すように、ｎ−ドリフト層１０７の表面に部分的にｐボディ層１０３を形成する。具体的には、ｎ−ドリフト層１０７上にフォトレジスト膜１０８を塗布し、パターンを露光転写した後、現像処理を行う（フォトリソグラフィ）。なお、電子線などを用いてパターンを描画した後、現像処理を行ってもよい。これにより、ｐボディ層１０３を形成しない領域がフォトレジスト膜１０８で覆われる。この現像後のフォトレジスト膜１０８をマスクとして、ｐ型不純物を注入することにより、ｐボディ層１０３を形成する。例えば、不純物の注入深さは、ｎ−ドリフト層１０７の底部より浅く、例えば、１μｍ程度である。また、不純物濃度は、例えば、１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ｐ型不純物としては、例えば、Ａｌ（アルミニウム）を用いる。
この後、フォトレジスト膜１０８をアッシングなどで除去することにより、図５に示すように、部分的にｎ−ドリフト層１０７が露出したｐボディ層１０３が形成される。このｎ−ドリフト層１０７の露出領域を、平面図において１０８ａと示す。図５に、ｐボディ層１０３の形成領域をドットのハッチングをつけて示す。
次いで、図６に示すように、ｐボディ層１０３の中庸に、第１ｐ＋層１０９を形成する。具体的には、露出領域１０８ａを含む上記ｐボディ層１０３上にフォトレジスト膜１１０を塗布し、パターンを露光転写した後、現像処理を行う。これにより、上記露出領域１０８ａより一回り大きい領域上に、フォトレジスト膜１１０を残存させる。この現像後のフォトレジスト膜１１０をマスクとして、ｐ型不純物を注入することにより、第１ｐ＋層１０９を形成する。例えば、不純物の注入深さは、ｐボディ層１０３の底部より浅く、ｐボディ層１０３の上部よりは深い。これにより、ｐボディ層１０３の中庸に位置するよう第１ｐ＋層１０９が形成される。不純物の深さは、例えば、０．５μｍ〜１μｍの範囲であり、上記ｐボディ層１０３の底部よりも浅く、後述するｎ＋ソース層１０２の底部より深い位置に第１ｐ＋層１０９の底部が位置するように、不純物の注入エネルギーを調整する。不純物濃度は、上記ｐボディ層１０３の不純物濃度（１×１０１６〜１×１０１９ｃｍ−３の範囲）より高く、例えば、１×１０１８〜１×１０２１ｃｍ−３程度に設定する。また、不純物層の厚さは、例えば、０．１μｍ〜０．５μｍ程度である。また、ｐ型不純物としては、例えば、Ａｌを用いる。
この後、フォトレジスト膜１１０をアッシングなどで除去することにより、ｎ−ドリフト層１０７の露出領域１０８ａおよびその外周を開口した、第１ｐ＋層１０９が、ｐボディ層１０３の表面より深い位置に形成される。言い換えれば、開口部１１０ａを有する第１ｐ＋層１０９が形成される。図７に、第１ｐ＋層１０９の形成領域をハッチングをつけて示す。
次いで、図８に示すように、第１ｐ＋層１０９上であって、「構造説明」の欄で説明した電界緩和領域（１０４、図１参照）に第２ｐ＋層１０５を形成する。具体的には、露出領域１０８ａを含む上記ｐボディ層１０３上にフォトレジスト膜１１２を塗布し、パターンを露光転写した後、現像処理を行う。これにより、電界緩和領域１０４のフォトレジスト膜１１２を開口する。この現像後のフォトレジスト膜１１２をマスクとして、ｐ型不純物を注入することにより、第２ｐ＋層１０５を形成する。例えば、不純物の注入深さは、第１ｐ＋層１０９まで到達する深さとし、ｐボディ層１０３の表面まで不純物が注入される。これにより、第１ｐ＋層１０９上に、この第１ｐ＋層１０９と電気的に接続可能に第２ｐ＋層１０５が形成される。不純物濃度は、上記ｐボディ層１０３の不純物濃度（１×１０１６〜１×１０１９ｃｍ−３の範囲）より高く、例えば、１×１０１８〜１×１０２１ｃｍ−３程度に設定する。また、不純物層の厚さは、例えば、０．１μｍ〜０．５μｍ程度である。また、ｐ型不純物としては、例えば、Ａｌを用いる。
この後、フォトレジスト膜１１２をアッシングなどで除去することにより、接続領域上に、第２ｐ＋層１０５が形成される。図９に、第２ｐ＋層１０５の形成領域をハッチングをつけて示す。
次いで、図１０に示すように、ｐボディ層１０３の表面部に、ｎ＋ソース層１０２を形成する。具体的には、第２ｐ＋層１０５上を含む上記ｐボディ層１０３上にフォトレジスト膜１１３を塗布し、パターンを露光転写した後、現像処理を行う。これにより、ソース形成領域を開口したフォトレジスト膜１１３を残存させる。この現像後のフォトレジスト膜１１３をマスクとして、ｎ型不純物を注入することにより、ｎ＋ソース層１０２を形成する。例えば、不純物の注入深さは、第１ｐ＋層１０９の上部より浅く、例えば、０．５μｍ程度である。これにより、ｐボディ層１０３の表面部に、ｎ＋ソース層１０２が形成される。不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｐ型不純物としては、例えば、窒素（Ｎ）を用いる。
この後、フォトレジスト膜１１３をアッシングなどで除去することにより、セル領域の略中心部に、ｎ＋ソース層１０２が形成される。図１１に、ｎ＋ソース層１０２の形成領域をドットのハッチングをつけて示す。
次いで、以上のイオン導入（注入）工程により、乱された結晶性の回復と、導入された不純物の活性化を図るために、例えば、１７００℃程度で、アニール処理（熱処理）を行う。
なお、各種イオン導入（注入）工程の順序は、上記工程に限られるものではない。例えば、注入条件（不純物イオンの種類、濃度、打ち込みエネルギーなど）を調整することで、図１、２に示す位置に各半導体領域（不純物領域、１０２、１０３、１０５、１０９）を形成することができる。よって、例えば、第２ｐ＋層１０５を形成した後、第１ｐ＋層１０９を形成してもよく、各半導体領域をどのような順序で形成してもよい。
次いで、図１２に示すように、ゲート絶縁膜形成領域に開口を有する絶縁膜（フィールド絶縁膜、層間絶縁膜）ＩＬ１を形成する。具体的には、ｎ＋ソース層１０２および第２ｐ＋層１０５等の領域上を含むｐボディ層１０３の表面部に、絶縁膜ＩＬ１として例えば酸化シリコン（ＳｉＯ２）膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などにより形成する。次いで、絶縁膜ＩＬ１上にフォトレジスト膜１１４を塗布し、パターンを露光転写した後、現像処理を行う（フォトリスグラフィ）。これにより、ゲート絶縁膜形成領域に開口部を形成する。この現像後のフォトレジスト膜１１４をマスクとして、絶縁膜ＩＬ１をエッチングすることにより、ゲート絶縁膜形成領域の絶縁膜ＩＬ１を除去する。ここでは、少なくとも上記露出領域１０８ａおよびこれに近接するｐボディ層１０３上にゲート絶縁膜が形成されるように絶縁膜ＩＬ１をエッチングする。なお、上記フォトリソグラフィおよびエッチング工程をパターニングと言うことがある。上記絶縁膜ＩＬ１のエッチングとしては、例えば、バッファードフッ酸を用いたウエットエッチングを行うことができる。この後、フォトレジスト膜１１４をアッシングなどで除去することにより、ゲート絶縁膜形成領域に開口部を有する絶縁膜ＩＬ１が形成される。なお、ゲート電極の形成領域は、後述の図１６に示すように、ｎ＋ソース層１０２および第２ｐ＋層１０５上のコンタクトホールの形成領域以外の領域となる。
次いで、図１３に示すように、絶縁膜ＩＬ１の開口部内に、ゲート絶縁膜１１５を例えば熱酸化法を用いて形成する。例えば、ＳｉＣ基板１０６を、１０５０℃程度の酸素雰囲気中に晒すことにより、上記開口部から露出した半導体領域（１０７、１０３）の表面を酸化する。これにより、上記開口部内に、酸化珪素（酸化Ｓｉ）よりなるゲート絶縁膜１１５が形成される。なお、ＣＶＤ法などを用いて、上記開口部内を含む絶縁膜ＩＬ１上に酸化シリコン膜などの絶縁膜を堆積することによりゲート絶縁膜１１５を形成してもよい。
次いで、図１４に示すように、絶縁膜ＩＬ１の開口部内のゲート絶縁膜１１５上に、ゲート電極１１６を形成する。例えば、上記開口部内を含む絶縁膜ＩＬ１上に、導電性膜としてシリコン膜をＣＶＤ法などにより堆積する。このシリコン膜としては、例えば、Ｐ（リン）などの不純物ドープされた多結晶シリコンとすることができる。次いで、シリコン膜（１１６）上にフォトレジスト膜１１７を塗布し、パターンを露光転写した後、現像処理を行う。これにより、ゲート電極形成領域にフォトレジスト膜１１７を残存させる。この現像後のフォトレジスト膜１１７をマスクとして、シリコン膜（１１６）をドライエッチングすることにより、ゲート電極１１６を形成する（図１５）。この後、フォトレジスト膜１１７をアッシングなどで除去する。
ゲート電極１１６は、Ａ−Ａ’断面において、その幅が、絶縁膜ＩＬ１の開口部の幅より大きく、ゲート電極１１６は、ゲート絶縁膜１１５上のみならず、開口部の側壁および絶縁膜ＩＬ１上にもその一部が延在している（図１５）。また、前述したとおり、ゲート電極１１６は、ｎ＋ソース層１０２および第２ｐ＋層１０５上のコンタクトホールの形成領域以外の領域に配置される（図１６参照）。言い換えれば、ゲート電極１１６は、ｎ＋ソース層１０２間上をＸ方向およびＹ方向に延在するものの、その交点（電界緩和領域１０４）には形成されず、開口部が設けられている。この開口部の下部には第２ｐ＋層１０５が配置されている（図２参照）。また、この開口部（電界緩和領域１０４）の周囲において、ゲート電極１１６は接続されている。よって、ゲート電極１１６は、複数の開口部（ｎ＋ソース層１０２および第２ｐ＋層１０５上のコンタクトホールの形成領域に対応する開口部）を有する連続した膜となり、各セル領域のゲート電極１１６が電気的に接続される。なお、図１６に、ゲート電極１１６の形成領域をドットのハッチングをつけて示す。また、ゲート電極１１６の材料としては、上記シリコン膜の他、タングステン（Ｗ）などの高融点金属などを用いてもよい。
次いで、図１７に示すように、ゲート電極１１６上を含む絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２として、例えば、酸化シリコン膜をＣＶＤ法などにより形成する。
次いで、図１８に示すように、ｎ＋ソース層１０２および第２ｐ＋層１０５上にコンタクトホールを形成する。例えば、後述のシリサイド工程において層間絶縁膜ＩＬ２とメタルとの反応を防ぐため、窒化チタン（ＴｉＮ）１２２などからなるバリア膜をスパッタリング法により層間絶縁膜ＩＬ２上に堆積する。そして、窒化チタン（ＴｉＮ）１２２上にフォトレジスト膜１２３を塗布し、パターンを露光転写した後、現像処理を行う。これにより、ｎ＋ソース層１０２および第２ｐ＋層１０５上のフォトレジスト膜１２３を除去する。この現像後のフォトレジスト膜１２３をマスクとして、窒化チタン（ＴｉＮ）１２２および層間絶縁膜ＩＬ２をドライエッチングすることにより、ｎ＋ソース層１０２および第２ｐ＋層１０５上にコンタクトホールを形成する。この後、フォトレジスト膜１２３をアッシングなどにより除去する。
次いで、図１９に示すように、コンタクトホールの底部から露出したｎ＋ソース層１０２および第２ｐ＋層１０５上に金属シリサイド（金属シリサイド層）１２４ｓを形成する。また、ＳｉＣ基板１０６の裏面に金属シリサイドよりなる裏面電極（ドレイン電極）１２１を形成する。例えば、コンタクトホール内部を含む窒化チタン（ＴｉＮ）１２２上に、ニッケル（Ｎｉ）、チタン（Ｔｉ）およびニッケル（Ｎｉ）を、順次、スパッタリング法により堆積することにより金属積層膜を形成する。また、ＳｉＣ基板１０６の裏面に、ニッケル（Ｎｉ）およびチタン（Ｔｉ）を、順次、スパッタリング法により堆積することにより金属積層膜を形成する。次いで、半導体領域（１０２、１０５、１０６）と金属との界面をシリサイド化するために熱処理（アニール処理）を施す。例えば、アルゴン（Ａｒ）雰囲気中で、７００〜１０００℃程度の熱処理を施す。次いで、未反応の金属積層膜をエッチングにより除去する。例えば、硫酸過酸化水素水などを用いたウエットエッチングにより除去する。これにより、コンタクトホールの底部に金属シリサイド１２４ｓが形成され、ＳｉＣ基板１０６の裏面に金属シリサイドよりなる裏面電極（ドレイン電極）１２１が形成される。
次いで、ＳｉＣ基板１０６の表面側の金属シリサイド１２４ｓ（ｎ＋ソース層１０２および第２ｐ＋層１０５）上に、ソース電極１２４を形成する。例えば、コンタクトホール内部を含む窒化チタン（ＴｉＮ）１２２上に、導電性膜として例えばＡｌなどの金属膜をスパッタリング法などで堆積することにより、ソース電極１２４を形成する。このソース電極１２４は、ｎ＋ソース層１０２同士を接続し、さらに、第２ｐ＋層１０５とも接続される。
この後、ソース電極１２４上に保護膜（図示せず）として例えばポリイミド膜などの絶縁膜を形成してもよい。
以上の工程により、本実施の形態の半導体装置（ＤＭＯＳＦＥＴ）が略完成する。
＜１＞このように、本実施の形態の半導体装置（ＤＭＯＳＦＥＴ）によれば、ｐボディ層１０３の中庸に、第１ｐ＋層１０９を形成したので、ｐボディ層１０３の拡散抵抗を低減し、寄生のｎｐｎ領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるＤＭＯＳＦＥＴの特性劣化や破壊を防止することができる。
図２８および図２９は、本実施の形態の比較例の半導体装置（ＤＭＯＳＦＥＴ）の構造を示す要部断面図および要部平面図である。この場合、ｐボディ層２０３の中庸に第１ｐ＋層（１０９）が形成されておらず、ｐボディ層２０３への電位の印加は、ｎ＋ソース層２０２の中心部に配置されたｐ＋層２０５を介して行われる。２１６は、ゲート電極である。また、２２４ａおよび２２４ｂは、導電性膜であり、これらの積層体によりソース電極が構成される。また、２２１は、ＳｉＣ基板２０６の裏面に配置された裏面電極（ドレイン電極）である。この場合、ＳｉＣ基板２０６上のエピタキシャル層よりなるｎ−ドリフト層２０７中に、ｐボディ層２０３、ｎ＋ソース層２０２およびｐ＋層２０５が設けられている。
この比較例のＤＭＯＳＦＥＴにおいては、寄生のｎｐｎ領域で構成される寄生バイポーラトランジスタが存在する。ｎ＋ソース層（２０２）直下のｐボディ層（２０３）の抵抗、ｎ−ドリフト層（２０７）とｐボディ層（２０３）との間の寄生容量、ゲート電極（２１６）とｎ−ドリフト層（２０７）との間の寄生容量、ゲート電極（２１６）とｐボディ層（２０３）との間の寄生容量から構成される寄生バイポーラトランジスタがある。ここで、上記３つの寄生容量の合成容量をＣとすと、等価回路は図３０に示すようになる。図３０は、本実施の形態の比較例の半導体装置に係る等価回路を示す回路図である。この寄生のバイポーラトランジスタは、次のように動作し得る。
例えば、裏面電極２２１とソース電極（２２４ａ、２２４ｂ）との間にサージなどに起因する電圧（サージ電圧）が印加されると、これに起因したサージ電流Ｉが、寄生容量Ｃを介してｐボディ層２０３からｎ＋ソース層２０２を介してソース電極（２２４ａ、２２４ｂ）へ流れ込む。この際、ｐボディ層２０３の内部の抵抗Ｒにより、ｐボディ層２０３とその近傍のｎ−ドリフト層２０７との間において、電位差Ｖが、サージ電流と抵抗の積（Ｖ＝Ｒ×Ｉ）で表される分だけ生じる。この電位差Ｖにより、ｎ＋ソース層２０２とｐボディ層２０３との電位差が、これらのｐｎ接合の順方向電圧より大きくなると、ｐボディ層２０３とその近傍のｎ−ドリフト層２０７との間においてｐボディ層２０３に流れ込んだサージ電流Ｉが、そのままｎ＋ソース層２０２へ流れ込む。このサージ電流Ｉが、寄生バイポーラトランジスタのベース電流となり、寄生バイポーラトランジスタがオンする（動作する）ことになる。
さらに、寄生バイポーラトランジスタに電流（ベース電流）が流れると、ジュール熱により寄生バイポーラトランジスタの温度が上昇する。この温度上昇に伴い寄生バイポーラトランジスタを構成する各部位の抵抗が下がるので、さらに大きな電流が流れる。このように電流量が多くなると、さらにジュール熱が大きくなり、抵抗低減による電流量が増加するという悪循環が生じてしまう。
特に、ＤＭＯＳＦＥＴは、アレイ状に配置された複数のセルで構成されるため、各セル中の寄生バイポーラトランジスタの中で、最も抵抗が低い寄生バイポーラトランジスタを有するセルにサージ電流が集中する。その結果、ＤＭＯＳＦＥＴ全体が破壊してしまう恐れがある。
これに対し、本実施の形態によれば、前述したように、ｐボディ層１０３の中庸に、第１ｐ＋層１０９を形成したので、ｐボディ層１０３の拡散抵抗を低減することができる。このため、サージ電圧が印加されても、ｐボディ層２０３とその近傍のｎ−ドリフト層２０７との間の電位差Ｖを小さくすることができる。その結果、上記寄生バイポーラトランジスタをオンし難くすることができる。よって、サージ電流を低減でき、サージ電流によるＤＭＯＳＦＥＴの特性劣化や素子の破壊を防止することができる。
＜２＞また、本実施の形態によれば、電界緩和領域１０４を利用して下層のｐボディ層１０３の中庸の第１ｐ＋層１０９を引き出すための第２ｐ＋層１０５を配置したので、ｎ＋ソース層２０２を小さくすることができる。即ち、図２９に示すｐ＋層２０５の分だけｎ＋ソース層２０２を小さくすることができ、セル面積の縮小化を図ることができる。このように、セル面積の縮小化によれば、基板中にランダムに存在し得る欠陥が、素子に含まれる確率を低下させ、装置特性の向上を図り、また、歩留まりを向上させることができる。
また、単位面積当たりのセル数を多くでき、チャネル領域の割合を大きくできる。これにより、例えば、オン抵抗を低減することができる。また、単位面積当たりの電流量を、向上させることができる。このように、ＤＭＯＳＦＥＴの特性を向上させることができる。
また、ｎ＋ソース層２０２中のｐ＋層２０５（図２８）を省略することで、ｎ＋ソース層１０２とソース電極（１２４、１２４ｓ、図２参照）との接続面積を大きくすることができ、ソース抵抗を低減することができる。
＜３＞本実施の形態のＤＭＯＳＦＥＴは基板表面に平行方向にチャネルを有し、“プレーナ型”と呼ばれる。対して、表面に溝を形成しその中にゲート電極を埋め込んだ“トレンチゲート型”と呼ばれる構造がある。よって、本実施の形態においてトレンチゲート構造を採用してもよい。
この“トレンチゲート型”の場合、 “プレーナ型”と比較し、ＪＦＥＴ抵抗（接合型電界効果トランジスタ（Junction Field Effect Transistor）抵抗）が低いため、オン抵抗を低減することができる。しかしながら、例えば（１１２−０）方向に４度のオフ角を設けた４Ｈ−ＳｉＣよりなる基板（１０６）や半導体領域（１０７）を用いた場合、Ｓｉとは異なる六方晶系となる。このような結晶構造に起因して、チャネル抵抗が最も小さくなる（１１２−０）面を有するように溝を形成することが困難となる。
よって、上記の“プレーナ型”構造を採用することで、溝形成工程が不要となり、簡易な工程で、特性の良好な半導体装置（ＤＭＯＳＦＥＴ）を形成することができる。また、本実施の形態によれば、前述したように、電界緩和領域１０４を利用して第１ｐ＋層１０９を引き出すための引出部である第２ｐ＋層１０５を配置したので、ｎ＋ソース層１０２を小さくすることができ、単位面積当たりのセル数を多くでき、チャネル領域の割合を大きくできる。これにより、オン抵抗を低減することができ、“トレンチゲート型”に迫るオン抵抗を実現することが可能となる。
（実施の形態２）
実施の形態１においては、９つのセル領域（図１）について説明したが、この領域は、セルアレイ領域の内部に位置するものである。本実施の形態においては、セルアレイ領域の端部における各パターン（１０２、１０５、１０３等）のレイアウトの一例について説明する。
（応用例１）
図２０は、本実施の形態の応用例１の半導体装置の要部平面図である。図中のＡＥは、セルアレイ領域を示し、図２０は、セルアレイ領域の端部における各パターンのレイアウトを示す。
図２０においては、図１に示す各パターンと同様に各パターンが配置されている。なお、対応する部材には同一の符号を付し、その繰り返しの説明は省略する。このように、セルアレイ領域の端部においても、セルアレイ領域の内部のパターンレイアウトと同じレイアウトとしてもよい。
（応用例２）
図２１は、本実施の形態の応用例２の半導体装置の要部平面図である。図中のＡＥは、セルアレイ領域を示し、図２１は、セルアレイ領域の端部における各パターンのレイアウトを示す。
図２１においては、図１に示す各パターンのうち、第２ｐ＋層（引出部、コンタクト部）１０５をセルアレイ領域の端部に配置している。このように、第２ｐ＋層（引出部、コンタクト部）１０５をセルアレイ領域の端部に配置することにより、セルアレイ領域（ｐボディ層１０３）中の第２ｐ＋層１０５の占有面積が大きくなり、ＤＭＯＳＦＥＴの特性をさらに向上させることができる。なお、ｐボディ層１０３の端部をＬ１０３（太線）で示す。
（応用例３）
図２２は、本実施の形態の応用例３の半導体装置の要部平面図である。図中のＡＥは、セルアレイ領域を示し、図２２は、セルアレイ領域の端部における各パターンのレイアウトを示す。
図２２においては、図１に示す各パターンのうち、ｎ＋ソース層（ソース領域）１０２および第２ｐ＋層１０５をセルアレイ領域の端部に配置している。このように、ソース電極１２４と接続されるｎ＋ソース層１０２および第２ｐ＋層１０５をセルアレイ領域の端部に配置することにより、セルアレイ領域（ｐボディ層１０３）中の第２ｐ＋層１０５の占有面積が大きくなり、ＤＭＯＳＦＥＴの特性をさらに向上させることができる。また、セルアレイ領域（ｐボディ層１０３）中のｎ＋ソース層１０２の占有面積が大きくなり、ＤＭＯＳＦＥＴの特性をさらに向上させることができる。なお、ｐボディ層１０３の端部をＬ１０３で示す。
（実施の形態３）
実施の形態１においては、上記電界緩和領域１０４に、第２ｐ＋層（引出部、コンタクト部）１０５を形成し、第１ｐ＋層１０９と電気的に接続したが、第２ｐ＋層（引出部、コンタクト部）１０５をｎ＋ソース層１０２中に設けてもよい。
図２３および図２４を参照しながら、本実施の形態の半導体装置（ＤＭＯＳＦＥＴ）の構成について説明する。図２３は、本実施の形態の半導体装置の要部断面図であり、図２４は、本実施の形態の半導体装置の要部平面図である。図２３は、例えば、図２４のＢ−Ｂ”断面に対応する。
なお、実施の形態１との違いは、ｎ＋ソース層１０２中の第２ｐ＋層１０５ａ（引出部、コンタクト部）だけであるので、当該構成およびその近傍の構成について詳細に説明し、他の構成については、その説明を省略する。
ここで、本実施の形態においても、実施の形態１と同様に、ｐボディ層１０３の内部（中庸）に、第１ｐ＋層１０９（埋め込み層、埋め込み半導体領域）が配置されている（図２３、図２参照）。
また、この第１ｐ＋層１０９の形成領域は、開口部１１０ａ以外の領域に配置されている（図２４）。この開口部１１０ａは、上記露出領域１０８ａより一回り大きい領域である。よって、第１ｐ＋層１０９も、図２４の領域Ａを介してセル領域間において電気的に接続されている（図７参照）。
また、図２３に示すように、第１ｐ＋層１０９は、上記電界緩和領域１０４において、第２ｐ＋層１０５ｂ（引出部、コンタクト部）と電気的に接続されている。また、第１ｐ＋層１０９は、上記ｎ＋ソース層１０２の内部に配置された、第２ｐ＋層１０５ａ（引出部、コンタクト部）と電気的に接続されている。図２４に示すように、第２ｐ＋層１０５ａ（引出部、コンタクト部）は、ｎ＋ソース層１０２に囲まれている。また、図２３から明らかなように、第２ｐ＋層１０５ａ（引出部、コンタクト部）の底部は、ｎ＋ソース層１０２の底部より深い位置に配置されている。
この第１および第２ｐ＋層（１０９、１０５ａ、１０５ｂ）の不純物濃度は、ｐボディ層１０３の不純物濃度より高い。
このように、本実施の形態の半導体装置（ＤＭＯＳＦＥＴ）においても、ｐボディ層１０３の中庸に、第１ｐ＋層１０９を形成したので、ｐボディ層１０３の拡散抵抗を低減し、寄生のｎｐｎ領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるＤＭＯＳＦＥＴの特性劣化や破壊を防止することができる。
なお、本実施の形態の半導体装置の製造方法については、実施の形態１の第２ｐ＋層１０５の形成工程の際、第２ｐ＋層（１０５ａ、１０５ｂ）を同時に形成すればよい（図８参照）。他の工程については、実施の形態１と同様であるためその説明を省略する。
また、本実施の形態においては、第２ｐ＋層（１０５ａ、１０５ｂ）で、第１ｐ＋層１０９との接続を図ったが、第２ｐ＋層１０５ｂを省略し、ｎ＋ソース層１０２中の第２ｐ＋層１０５ａ（引出部、コンタクト部）だけで、第１ｐ＋層１０９との接続を図ってもよい。
上記構成においても、ｐボディ層１０３の中庸の第１ｐ＋層１０９により、ｐボディ層１０３の拡散抵抗を低減し、寄生のｎｐｎ領域で構成される寄生バイポーラトランジスタの動作を抑制することができる。その結果、サージ電流を低減でき、サージ電流によるＤＭＯＳＦＥＴの特性劣化や破壊を防止することができる。
以上の説明のように、第２ｐ＋層（引出部、コンタクト部）については、電界緩和領域１０４の他、ｎ＋ソース層（ソース領域）１０２中に配置してもよい。
（実施の形態４）
実施の形態１においては、ｎ＋ソース層（ソース領域）１０２およびセル領域を正方形（正四角形）状とした（図１参照）が、これらの領域は、かかる形状に制限されるものではなく、他の形状としてもよい。
（応用例Ａ）
図２５は、本実施の形態の応用例Ａの半導体装置の要部平面図である。この応用例Ａにおいては、ｎ＋ソース層（ソース領域）１０２の平面形状を長方形状（四角形状）としている。ここでは、Ｙ方向に延在する辺が長辺であり、Ｘ方向に延在する辺が短辺となっている。このｎ＋ソース層（ソース領域）１０２の外周には、ｐボディ層（ｐ型ボディ領域）１０３が配置されている。
ここでも、４つのｎ＋ソース層（ソース領域）１０２の近接する頂角（角部）を結んだ領域Ａ内に、電界緩和領域を設け、この電界緩和領域に、第２ｐ＋層（引出部、コンタクト部）１０５を配置し、その下部から、前記ｎ＋ソース層（ソース領域）１０２の下部まで延在するように第１ｐ＋層１０９を配置する。
例えば、図２５のＣ−Ｃ’の断面部の構成は、各パターンの寸法が異なるだけで、その配置は、図２を参照しながら説明した実施の形態１の場合と同様の構成となる。
（応用例Ｂ）
図２６は、本実施の形態の応用例Ｂの半導体装置の要部平面図である。この応用例Ｂにおいては、ｎ＋ソース層（ソース領域）１０２の平面形状を正三角形状としている。このｎ＋ソース層（ソース領域）１０２の外周には、ｐボディ層（ｐ型ボディ領域）１０３が配置されている。
ここでは、６つのｎ＋ソース層（ソース領域）１０２の近接する頂角（角部）を結んだ領域Ａ内に、電界緩和領域１０４を設け、この電界緩和領域１０４に、第２ｐ＋層（引出部、コンタクト部）１０５を配置し、その下部から、前記ｎ＋ソース層（ソース領域）１０２の下部まで延在するように第１ｐ＋層１０９を配置する。言い換えれば、電界緩和領域１０４を中心として複数のｎ＋ソース層１０２（図２６においては、６個のｎ＋ソース層１０２）を離間して配置し、これらの下部に延在する第１ｐ＋層１０９を電界緩和領域１０４において第２ｐ＋層（引出部、コンタクト部）１０５と接続する。
例えば、図２６のＤ−Ｄ’の断面部の構成は、各パターンの寸法が異なるだけで、その配置は、図２を参照しながら説明した実施の形態１の場合と同様の構成となる。
このように、ｎ＋ソース層（ソース領域）１０２およびセル領域の平面形状を四角形や三角形状とすることができる。また、これ以外の形状、例えば、正六角形状などとしてもよい。また、必ずしも正多角形状でなくてもよい。
以上詳細に説明したように、ｎ＋ソース層（ソース領域）１０２およびセル領域の形状を変更した場合においても、実施の形態１と同様の効果を奏することができる。
（実施の形態５）
実施の形態１においては、層間絶縁膜ＩＬ２の上部に、ソース電極（ソース配線、配線）１２４を配置したが、このソース電極１２４上にさらに層間絶縁膜を設けゲート配線１２７を形成してもよい。図２７は、本実施の形態の半導体装置の要部断面図である。
なお、層間絶縁膜ＩＬ２より下層の構成および製造工程は、実施の形態１の場合と同様であるためその説明を省略する。
図２７に示すように、実施の形態１と同様に、層間絶縁膜ＩＬ１、ＩＬ２中にコンタクトホールを形成し、その底部から露出したｎ＋ソース層１０２および第２ｐ＋層１０５上に金属シリサイド１２４ｓを形成する（図１９参照）。また、ＳｉＣ基板１０６の裏面に金属シリサイドよりなる裏面電極（ドレイン電極）１２１を形成する（図１９参照）。
次いで、ＳｉＣ基板１０６の表面側の金属シリサイド１２４ｓ（ｎ＋ソース層１０２および第２ｐ＋層１０５）上に、ソース電極１２４を形成する。例えば、コンタクトホール内部を含む層間絶縁膜ＩＬ２上に、導電性膜として例えばＡｌなどの金属膜をスパッタリング法などで堆積することにより、ソース電極１２４を形成する（図２７においては、窒化チタン１２２の図示を省略してある）。次いで、ゲート電極１１６上のソース電極１２４をパターニングにより除去することにより開口部を形成する（図２７）。次いで、開口部内を含むソース電極１２４上に層間絶縁膜ＩＬ３を形成する。この層間絶縁膜ＩＬ３は、層間絶縁膜ＩＬ２、ＩＬ３と同様に形成することができる。次いで、ゲート電極１１６上の層間絶縁膜ＩＬ２およびＩＬ３をエッチングなどにより除去し、コンタクトホールを形成する。次いで、コンタクトホール内部を含む層間絶縁膜ＩＬ３上に、導電性膜として例えばＡｌなどの金属膜をスパッタリング法などで堆積することにより、ゲート配線１２７を形成する。この後、ゲート配線１２７上に保護膜（図示せず）として例えばポリイミド膜などの絶縁膜を形成してもよい。
このように、ゲート電極１１６と電気的に接続されるゲート配線１２７を形成してもよい。なお、本実施の形態においては、ゲート配線１２７を上層に、ソース電極１２４を下層に配置したが、これらを逆に配置し、ゲート配線１２７を下層に、ソース電極１２４を上層に配置してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明は、半導体装置および半導体装置の製造方法に関し、特に二重拡散型ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）を有する半導体装置に適用して有効である。
１０２ ｎ＋ソース層
１０３ ｐボディ層
１０４ 電界緩和領域
１０５ 第２ｐ＋層
１０５ａ 第２ｐ＋層
１０５ｂ 第２ｐ＋層
１０６ ＳｉＣ基板
１０７ ｎ−ドリフト層
１０８ フォトレジスト膜
１０８ａ 露出領域
１０９ 第１ｐ＋層
１１０ フォトレジスト膜
１１０ａ 開口部
１１２ フォトレジスト膜
１１３ フォトレジスト膜
１１４ フォトレジスト膜
１１５ ゲート絶縁膜
１１６ ゲート電極
１１７ フォトレジスト膜
１２１ ドレイン電極
１２２ 窒化チタン
１２３ フォトレジスト膜
１２４ ソース電極
１２４ｓ 金属シリサイド
１２７ ゲート配線
２０２ ｎ＋ソース層
２０３ ｐボディ層
２０５ ｐ＋層
２０６ ＳｉＣ基板
２０７ ｎ−ドリフト層
２１６ ゲート電極
２２１ 裏面電極
２２４ａ 導電性膜
２２４ｂ 導電性膜
ＡＥ セルアレイ領域
Ｃ 寄生容量
Ｉ サージ電流
ＩＬ１ 絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
Ｒ 抵抗

Claims (20)

  1. 基板の第１面側の上部に配置された第１導電型の第１ソース領域と、
    前記第１ソース領域を囲む第２導電型の第１半導体領域であって、チャネル領域を有する第１半導体領域と、
    前記第１半導体領域に接する前記第１導電型の第２半導体領域と、
    前記チャネル領域の上部にゲート絶縁膜を介して配置されたゲート電極と、
    前記第１半導体領域中に配置された前記第２導電型の埋込み半導体領域であって、前記ソース領域の下方に延在し、前記第１半導体領域より前記第２導電型の不純物の濃度が高い埋込み半導体領域と、を有することを特徴とする半導体装置。
  2. 前記第１ソース領域の底部は、前記埋め込み半導体領域の上部より浅く、前記第１ソース領域の底部と前記埋込み半導体領域の上部との間には、前記第１半導体領域が介在することを特徴とする請求項１記載の半導体装置。
  3. 前記第１ソース領域の対角に配置する前記第１導電型の第２ソース領域と、
    前記第１ソース領域と前記第２ソース領域との間に配置された前記第２導電型の第３半導体領域と、を有し、
    前記第３半導体領域の下部に接するよう前記埋込み半導体領域が配置されることを特徴とする請求項１記載の半導体装置。
  4. 前記第３半導体領域は、前記第１半導体領域より前記第２導電型の不純物の濃度が高いことを特徴とする請求項３記載の半導体装置。
  5. 前記第１ソース領域内に配置された第４半導体領域を有し、
    前記第４半導体領域の下部に接するよう前記埋込み半導体領域が配置されることを特徴とする請求項１記載の半導体装置。
  6. 前記第１ソース領域および前記第３半導体領域は、第１配線に接続されていることを特徴とする請求項３記載の半導体装置。
  7. 前記第２半導体領域は、前記基板の第２面側に配置されたドレイン電極と接続されていることを特徴とする請求項１記載の半導体装置。
  8. 基板の第１面側の上部に配置された第２導電型の第１半導体領域と、
    前記基板の第１面側の上部に配置され、前記第１半導体領域の周囲に離間して配置された複数の前記第１導電型のソース領域と、
    前記複数のソース領域のそれぞれを囲む前記第２導電型の第２半導体領域と、
    前記第２半導体領域の上部にゲート絶縁膜を介して配置されたゲート電極と、
    前記第１半導体領域中に配置された前記第２導電型の埋込み半導体領域であって、前記第１半導体領域の下部から前記複数のソース領域の下方に延在し、前記第２半導体領域より前記第２導電型の不純物の濃度が高い埋込み半導体領域と、
    を有することを特徴とする半導体装置。
  9. 前記第１半導体領域は、前記第２半導体領域より前記第２導電型の不純物の濃度が高いことを特徴とする請求項８記載の半導体装置。
  10. 前記複数のソース領域および前記第１半導体領域は、第１配線に接続されていることを特徴とする請求項８記載の半導体装置。
  11. 前記第２半導体領域に接する前記第１導電型の第３半導体領域を有し、
    前記第３半導体領域は、前記基板の第２面側に配置されたドレイン電極と接続されていることを特徴とする請求項８記載の半導体装置。
  12. 前記複数のソース領域のそれぞれの平面形状は、四角形であることを特徴とする請求項８記載の半導体装置。
  13. 前記複数のソース領域のそれぞれの平面形状は、三角形であることを特徴とする請求項８記載の半導体装置。
  14. 前記複数のソース領域のそれぞれの平面形状は、多角形であることを特徴とする請求項８記載の半導体装置。
  15. （ａ）第１面側に、第１導電型の第１半導体領域を有する基板を準備する工程と、
    （ｂ）前記第１半導体領域中に第２導電型の第２半導体領域を形成する工程と、
    （ｃ）前記第２半導体領域中に前記第２導電型の埋め込み半導体領域を形成する工程と、
    （ｄ）前記第２半導体領域中であって、前記埋め込み半導体領域の上方に、前記第１導電型のソース領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  16. （ｅ）前記（ｃ）工程の前、若しくは後に、
    前記第２半導体領域中であって、前記埋め込み半導体領域上に、前記埋め込み半導体領域まで到達する前記第２導電型の第３半導体領域を形成する工程を有することを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記埋め込み半導体領域および前記第３半導体領域の前記第２導電型の不純物濃度は、前記第２半導体領域の前記第２導電型の不純物濃度より高いことを特徴とする請求項１６記載の半導体装置の製造方法。
  18. （ｆ）前記第２半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする請求項１５記載の半導体装置の製造方法。
  19. （ｇ）前記基板の第２面側に、前記第１半導体領域と電気的に接続されるドレイン電極を形成する工程を有することを特徴とする請求項１５記載の半導体装置の製造方法。
  20. （ｈ）前記ソース領域および第３半導体領域と電気的に接続されるソース電極を形成する工程を有することを特徴とする請求項１６記載の半導体装置の製造方法。
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