JP2019532499A - 接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 - Google Patents

接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 Download PDF

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Abstract

統合された接合電界効果トランジスタ（ＪＦＥＴ）を有する構成要素が提供される。前記構成要素は、ＪＦＥＴ領域と電源デバイス領域とに分割されており、この構成要素は、第１の伝導型を有するドレイン電極２０１であり、前記ドレイン電極２０１の一部分がＪＦＥＴ領域内に配置され、他の部分が電源構成要素領域内に配置された、ドレイン２０１と、ドレイン電極２０１の前面に配置された第１の導電型領域であり、前記第１の伝導型領域の一部分がＪＦＥＴ領域内に配置され、他の部分が電源構成要素領域内に配置された、第１の伝導型領域とを備え、ＪＦＥＴ領域は、前記第１の伝導型領域に形成された、第２の伝導型を有する第１のウェル２０５と、前記第１の伝導型領域に形成された、第２の導電型を有する第２のウェル２０７であって、第２のウェル２０７のイオン濃度が第１のウェル２０５のイオン濃度よりも高く、第１の伝導型が第２の伝導型とは反対である、第２のウェル２０７と、第１の伝導型を有するＪＦＥＴソース電極２１２と、前記ＪＦＥＴソース２１２上に形成された金属電極であり、ＪＦＥＴソース電極２１２と接触した金属電極と、ＪＦＥＴソース電極２１２および第２のウェル２０７の下に形成された第２の導電型埋込み層２０３とを備える。

Description

本開示は、半導体製造技術に関し、より詳細には、接合電界効果トランジスタ（ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）と統合されたデバイスに関する。さらに、本開示は、ＪＦＥＴと統合されたデバイスを製造するための方法にも関する。
高電圧の接合電界効果トランジスタ（ＪＦＥＴ）を高電圧処理プラットフォーム上に統合することは、垂直電源デバイス（ｖｅｒｔｉｃａｌ ｐｏｗｅｒ ｄｅｖｉｃｅ）のオン状態性能を大幅に向上させることができかつチップ面積を著しく縮小することができ、それによって今日のスマートパワーデバイス（ｓｍａｒｔ ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｄｅｖｉｃｅ）を製造する傾向の主流に沿う、スマートパワー集積回路の最近の分野における先端的な発展および考え方である。
高電圧集積ＪＦＥＴの従来の構造は、より単純なプロセスによって達成され得るが、そのピンチオフ電圧の不安定さのため、スマートパワー集積化の分野において高電圧集積ＪＦＥＴを大規模に適用することはできない。
従来の垂直二重拡散ＭＯＳＦＥＴ（ＶＤＭＯＳ；Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）集積ＪＦＥＴに関しては、ＶＤＭＯＳがオン段階にあるときに、電流は、底部ドレイン端子からＪＦＥＴを通ってソース２の外へ流れる。徐々に高まる電圧Ｖｇ２がソース２に印加され、同じ電圧Ｖｇ１が同時にゲートに印加され、また、Ｖｇ２＞ピンチオフ電圧Ｖｏｆｆであるときには、ＪＦＥＴの空乏層が電流を遮断し、すなわちピンチオフ現象が生じる。この時点で、Ｖｇ１＞Ｖｔｈであり（ＶｔｈはＶＤＭＯＳの閾値電圧である）、ＶＤＭＯＳがオンにされ、オンにするプロセスが完了する。次いで、ＪＦＥＴは、ミラープラットフォーム（Ｍｉｌｌｅｒ ｐｌａｔｆｏｒｍ）上のＶＤＭＯＳの急峻な電流を吸収し、それにより、起動がより緩やかになり、また、電流は、おおよそ直線的に変換され得る。したがって、ＪＦＥＴは、起動プロセス中のデバイスの安定性に対してかなりの効果を有する。この電源デバイスは、そのプロセスプラットホーム上に寄生ＪＦＥＴを統合するという利点を有する。
統合された寄生ＪＦＥＴの最も重要な特性は、全体的な降伏電圧の安定度およびピンチオフ電圧の安定度である。デバイスの降伏電圧は、統合された後も同じままであることが最も理想的であり、また、降伏点は、電源ＶＤＭＯＳの降伏点に維持されることが好ましい。従来の統合された構造のＶＤＭＯＳとＪＦＥＴの接合は、分離の目的に基板だけを使用し、また、空乏した際のマージンを確保するために基板エピタキシーの横方向距離だけを広げることができるが、これが、ダイ全体の面積を増大させることがある。それと同時に、エピタキシャル層の仕様は、ずれを有するため、プロセスのわずかな変化が生じた場合には降伏点が変動する可能性があり、降伏点は、本体のセル領域からＪＦＥＴ領域または接合部へ変動する可能性があり、これは、降伏の安定度を大きく低下させ、また、降伏電圧クリープ現象を引き起こす。従来の構造は一般に、Ｐ型ピンチオフ基板として、自己整合Ｐ−型注入基板を使用する。ＶＤＭＯＳのセル領域のＰ型基板は、（一般に３ミクロンから５ミクロンしかない）非常に浅い縦方向接合深さを有するので、ＪＦＥＴの縦方向チャネルは非常に短く、その長さを調整することはできず、そのため、ピンチオフ電圧は非常に不安定である。ドレイン電圧が５０Ｖから１００Ｖに変化したとき、ピンチオフ電圧Ｖｏｆｆは１１Ｖから２０Ｖに増大することが、模擬実験から分かる。しかし、実際の適用では安定したＶｏｆｆが必要であり、したがって、従来の構造は、実際の要求に応じることが困難である。
本開示のさまざまな実施形態によれば、従来のＪＦＥＴのピンチオフ電圧は不安定であるという問題を解決するために、接合電界効果トランジスタ（ＪＦＥＴ）と統合されたデバイス、および該デバイスを製造するための方法を提供する必要がある。
ＪＦＥＴと統合されたデバイスであって、デバイスが、ＪＦＥＴ領域と電源デバイス領域とに分割されており、デバイスが、第１の伝導型を有するドレインであり、一部分がＪＦＥＴ領域内に配置され、他の部分が電源デバイス領域内に配置されているドレインと、ドレインの前面に配置された第１の伝導型領域であり、一部分がＪＦＥＴ領域内に配置され、他の部分が電源デバイス領域内に配置された第１の伝導型領域とを含み、ＪＦＥＴ領域が、第１の伝導型領域内に形成された、第２の伝導型を有する第１のウェルと、第１の伝導型領域内に形成された、第２の伝導型を有する第２のウェルであり、イオン濃度が第１のウェルのイオン濃度よりも高く、第１の伝導型が第２の伝導型とは反対である、第２のウェルと、第１の伝導型を有するＪＦＥＴソースと、ＪＦＥＴソース上に形成された金属電極であり、ＪＦＥＴソースと接触した金属電極と、ＪＦＥＴソースおよび第２のウェルの下に形成された第２の伝導型埋込み層とを含むデバイス。ＪＦＥＴと統合されたデバイスを製造するための方法であって、デバイスが、ＪＦＥＴ領域および電源デバイス領域を含み、この方法が、第１の伝導型の基板を用意するステップであり、基板上に第１の伝導型領域が形成されており、第１の伝導型が第２の伝導型とは反対であるステップと、ＪＦＥＴ領域の第１の伝導型領域内に第２の伝導型埋込み層を形成するステップと、第１の伝導型領域に第２の伝導型のイオンを注入し、ドライブインにより第１の伝導型領域内に第１のウェルを形成するステップと、フィールド酸化物層およびゲート酸化物層を成長させ、第１の伝導型領域の表面にポリシリコン層を形成するステップと、第１の伝導型領域に第２の伝導型のイオンを注入し、ドライブインにより複数の第２のウェルを形成するステップと、第１の伝導型のイオンを注入して、ＪＦＥＴ領域にＪＦＥＴソースを形成し、電源デバイス領域に電源デバイスソースを形成するステップと、コンタクトホールをフォトエッチングおよびエッチングし、金属層を堆積させ、コンタクトホールに金属層を充填して、ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲートおよび電源デバイスソースの金属接点をそれぞれ形成するステップとを含む方法。
本開示の１つ以上の実施形態の詳細が、添付の図面および以下の説明において提示される。本開示の他の特徴、目的、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。
本開示の実施形態による技術的解決法または従来技術の技術的解決法をより明らかに例示するために、本開示の実施形態または従来技術を説明するための添付図面が、以下に簡単に紹介される。以下の説明の添付図面は、単に本開示のいくつかの実施形態であることは明らかであり、当業者は、創造的な作業を伴わずに添付図面から他の図面を導き出すことができる。
一実施形態における、ＪＦＥＴと統合されたデバイスの断面構造の概略図である。 一実施形態における、ＪＦＥＴと統合されたデバイスを製造するための方法の流れ図である。 デバイスを製造するプロセスの図２に記載された製造方法の概略断面図である。 デバイスを製造するプロセスの図２に記載された製造方法の概略断面図である。 デバイスを製造するプロセスの図２に記載された製造方法の概略断面図である。 デバイスを製造するプロセスの図２に記載された製造方法の概略断面図である。
本開示の理解の便宜のため、以下では、関連図面に従って本開示がより包括的に説明される。本開示の好ましい１つ以上の実施形態が、図面において与えられる。しかし、本開示は、多くの異なる形態で実施され得るものであり、かつ、本明細書において説明される実施形態に限定されるものではない。それどころか、これらの実施形態を提供する目的は、本開示をより綿密かつ包括的なものにすることである。
別段の規定がない限り、本明細書において使用される全ての用語（技術用語および科学用語を含む）は、本開示が属する技術分野の技術者によって一般に理解されるのと同じ意味を有する。本出願の説明において使用される用語は、単に特定の実施形態を説明するためのものであって、本出願を限定するためのものではない。本明細書において、「および／または」という用語は、関連する記載された品目のうちの１つ以上の品目のあらゆる組合せを含む。
ある要素が別の要素上に「配置されて」いるまたは「提供されて」いるといわれる場合、その要素は他方の要素上に直接存在していてもよく、または介在する要素が存在していてもよいことを理解すべきである。ある要素が別の要素に「接続されている」といわれる場合、その要素は別の要素に直接接続または結合されていてもよく、または、介在する要素が存在していてもよい。本明細書において、「垂直の」、「水平の」、「上へ」、「下へ」、「左の」、「右の」、などの用語は、例示の目的にのみ使用される。
本明細書において使用される半導体分野の用語は、例えばＰ型不純物およびＮ型不純物に関して、ドーピング濃度を区別するために当業者によって使用される一般的な技術用語であり、Ｐ＋型は、単純に、濃密なドーピング濃度を有するＰ型として表され、Ｐ型は、標準的なドーピング濃度を有するＰ型として表され、Ｐ−型は、薄いドーピング濃度を有するＰ型として表され、Ｎ＋型は、単純に、濃密なドーピング濃度を有するＮ型として表され、Ｎ型は、標準的なドーピング濃度を有するＮ型として表され、Ｎ−型は、薄いドーピング濃度を有するＮ型として表される。
図１は、一実施形態における、ＪＦＥＴと統合されたデバイスの断面構造の概略図である。この実施形態では、Ｎ型が、第１の伝導型と定義され、Ｐ型が、第２の伝導型と定義され、デバイスがＶＤＭＯＳである。図１に示されているように、このデバイスは、その構造に従ってＪＦＥＴ領域とＶＤＭＯＳ領域とに分割されており、デバイスの背面（すなわち、図１において下を向いている面）のＮ型のドレイン２０１は、一部分が、ＪＦＥＴ領域を形成するために使用されており、一部分が、ＶＤＭＯＳ領域を形成するために使用されている。同様に、ドレイン２０１の前面（すなわち、図１において上を向いている面）の（第１のＮ型領域２０２および第２のＮ型領域２０４を含む）Ｎ型領域は、一部分が、ＪＦＥＴ領域を形成するために使用されており、一部分が、ＶＤＭＯＳ領域を形成するために使用されている。この実施形態では、ドレイン２０１がＮ＋ドレインであり、Ｎ型領域がＮ−エピタキシャル層である。Ｐ型埋込み層２０３の形成を容易にするために、Ｎ型領域は、２回のエピタキシャルプロセスによってそれぞれ、第１のＮ型領域２０２および第２のＮ型領域２０４を形成する。他の実施形態では、必要なＰ型埋込み層２０３が形成される限りにおいて、Ｎ型領域を単層構造とすることもできることを理解すべきである。エピタキシャル層の厚さおよび濃度の変動がピンチオフ電圧を変化させることがあり、濃度はより低く、エピタキシャル厚さはより薄く（後方膨張（ｂａｃｋｗａｒｄ ｅｘｐａｎｓｉｏｎ）およびＰウェルの深さを考慮すると、第１のＮ型領域２０２と第２のＮ型領域２０４とを合わせた全体のエピタキシャル厚さは一般に４ミクロン（μｍ）よりも厚く、この厚さは通常４ミクロンから７ミクロンの間である）、ピンチオフ効果はより良好である。
この実施形態では、ＪＦＥＴ領域が以下のものを含む。
Ｐ−ウェルであり、Ｎ型領域内に形成された第１のウェル２０５。
高電圧Ｐウェルであり、Ｎ型領域内に形成された第２のウェル２０７。第２のウェル２０７のイオン濃度は第１のウェル２０５のイオン濃度よりも高い。第２のウェル２０７は、デバイスのＮ型接点として伝導チャネルを形成する。
ＪＦＥＴソース２１２。このＮ＋ＪＦＥＴソース２１２はＪＦＥＴのソース接点として機能する。
ＪＦＥＴソース２１２上に形成され、ＪＦＥＴソース２１２と接触したＪＦＥＴソースの金属電極。
ＪＦＥＴソース２１２および第２のウェル２０７の下に形成されたＰ型埋込み層２０３。
ＪＦＥＴと統合された上述のデバイスは、Ｐ型埋込み層２０３および第２のウェル２０７によって形成された横方向チャネルを適用し、そのため、チャネル濃度がより均一であり、レイアウトにより、より長い横方向チャネルが設計され、そのピンチオフ電圧をより安定させることができる。
図１に示された実施形態では、ＪＦＥＴ領域とＶＤＭＯＳ領域との間の境界も、ＪＦＥＴ領域をＶＤＭＯＳ領域から分離するように構成された分離ウェルとして、１つの第１のウェル２０５を形成している。Ｐ−の第１のウェル２０５は、空乏分離（ｄｅｐｌｅｔｉｏｎ ｉｓｏｌａｔｉｏｎ）を支援するために使用される。電流の流路は、ＪＦＥＴとＶＤＭＯＳの間の漏電を防止するこのより深いＰ−ウェル分離によって完全に遮断することができる。さらに、下方のＮ−エピタキシャル層（すなわち第１のＮ型領域２０２）を、デバイスが逆にバイアスをかけられたときに空乏に関与するように支援することができ、Ｎ−エピタキシャル層は電圧に耐えることができ、局所領域の降伏電圧を、降伏点を固定化するのに役立つように増大させることができる。それと同時に、第１のウェル２０５は、接合端子延長技法（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｌ ｅｘｔｅｎｓｉｏｎ ｔｅｃｈｎｉｑｕｅ）における端子の空乏構造として役立ち、高電圧ＶＤＭＯＳのチップ面積を効果的に縮小することができる。さらに、接合端子延長の接合プロセスが存在するため、第１のウェル２０５の接合深さは、従来の技術におけるＶＤＭＯＳのＰ型基板の接合深さを大きく上回り、したがってより長い縦方向電流チャネルが生じる。従来の構造と比較して、このデバイスのピンチオフ電圧の安定度はより向上し、同時にピンチオフ電圧も著しく低減される。
図１に示された実施形態では、ＪＦＥＴ領域がさらに、ＪＦＥＴ金属ゲート２１３およびＪＦＥＴゲートオーム接点２１４を含む。ＪＦＥＴ金属ゲート２１３は、ＪＦＥＴゲートオーム接点２１４上に形成されており、ＪＦＥＴゲートオーム接点２１４と接触している。それぞれのＪＦＥＴゲートオーム接点２１４は、ＪＦＥＴ領域の第１のウェル２０５内および第２のウェル２０７内にそれぞれ形成されており、それぞれのＪＦＥＴゲートオーム接点２１４は、ＪＦＥＴ金属ゲート２１３を介して互いに等電位で接続されている。
一実施形態では、Ｐ型埋込み層２０３が少なくとも第１のウェル２０５と接触している。図１に示された実施形態では、第２のウェル２０７の下の２つの側にそれぞれ１つのＰ型埋込み層２０３が存在し、それらの２つのＰ型埋込み層２０３がそれぞれ１つの第１のウェル２０５と接触している。深いウェル拡散によって形成された第１のウェル２０５はＰ型埋込み層２０３に接続されており、Ｐ型埋込み層２０３の電位を引き出すことができ、それによってＰ型埋込み層２０３が浮遊化（ｆｌｏａｔｉｎｇ）することを防ぐことができ、そのため、ドレイン電圧が変化したときに、そのピンチオフ電圧をより安定させることができる。
図１に示された実施形態では、第２のウェル２０７と第１のウェル２０５（１つの第１のウェル２０５が第２のウェル２０７と隣り合っている）との間にＪＦＥＴソース２１２が形成されている。
図１に示された実施形態では、ＶＤＭＯＳ領域が、ゲート２０６と、第２のウェル２０７と、第２のウェル２０７内に配置されたＮ＋ＶＤＭＯＳソース２０９と、ＶＤＭＯＳソース２０９の下に配置されたＰ＋＋型の非クランプ誘導性スイッチング（ＵＩＳ；Ｕｎｃｌａｍｐｅｄ Ｉｎｄｕｃｔｉｖｅ Ｓｗｉｔｃｈｉｎｇ）領域２０８とを含む。ＵＩＳ領域２０８のイオン濃度は第２のウェル２０７のイオン濃度よりも高い。図１に示された実施形態では、ＪＦＥＴ領域も、ＵＩＳ領域２０８を有するように形成されている。具体的には、ＪＦＥＴゲートオーム接点２１４の下の第２のウェル２０７内にＵＩＳ領域２０８が配置されており、この実施形態ではＵＩＳ領域２０８が第２のウェル２０７内にある。他の実施形態では、ＵＩＳ領域２０８を、第２のウェル２０７の外側に配置すること、および第１のウェル２０５内に配置することもできる。ＵＩＳ領域２０８は、寄生ＮＰＮトランジスタのベース抵抗を低減させることができ、デバイスのアバランシェ許容度を増大させることができる。
図１に示された実施形態では、ゲート２０６の下の２つのそれぞれの側に１つの第２のウェル２０７が形成されている。２つの第２のウェル２０７内にはＶＤＭＯＳソース２０９が形成されており、ＶＤＭＯＳソース２０９は、２つのそれぞれの第２のウェル２０７内で２つのブロックに分割されている。このデバイスはさらに、ＶＤＭＯＳソース２０９の２つのブロック間に形成されたＰ＋型のオーム接点領域２１０を含む。
図２は、一実施形態における、ＪＦＥＴと統合されたデバイスを製造するための方法の流れ図である。ＪＦＥＴと統合されたデバイスを製造するための以下の方法を紹介する。この方法では、このデバイスがＶＤＭＯＳであり、第１の伝導型がＮ型であり、第２の伝導型がＰ型である。
ステップＳ５１０で、第１の伝導型の基板を用意する。この基板上には第１の伝導型領域が形成されている。
この実施形態では、このＮ＋基板上にＮ型領域をエピタキシーにより形成する。この基板は後に、デバイスのドレイン２０１として機能する。
ステップＳ５２０で、ＪＦＥＴ領域の第１の伝導型領域内に第２の伝導型埋込み層を形成する。
この実施形態では、第１の伝導型領域が、第１のエピタキシャル層（すなわち第１のＮ型層２０２）および第２のエピタキシャル層（すなわち第２のＮ型層２０４）を含む。ステップＳ５２０は、第１のエピタキシャル層をフォトエッチングし、Ｐ型イオンを注入し、ドライブインによりＰ型埋込み層２０３を形成するステップである。図３ａは、Ｐ型埋込み層２０３が形成された後のデバイスの概略断面図である。第２のエピタキシャル層を、Ｐ型埋込み層２０３を形成した後に第１のエピタキシャル層の表面に形成する。Ｐ型埋込み層２０３は、少なくとも１つの第１のウェル２０５と接触する。
ステップＳ５３０で、第２の伝導型のイオンを注入し、ドライブインにより第１の伝導型領域内に第１のウェルを形成する。
この実施形態では、Ｎ型領域にＰ型イオンを注入し、ドライブインによりＮ型領域内に第１のウェル２０５を形成する。
ステップＳ５４０で、フィールド酸化物層およびゲート酸化物層を成長させ、ポリシリコン層を形成する。
Ｎ型領域の表面に厚いフィールド酸化物層を成長させ、次いでゲート酸化物層を成長させ、Ｎ型領域の表面にポリシリコン層６０４を形成する。
ステップＳ５５０で、第１の伝導型領域に第２の伝導型のイオンを注入し、ドライブインにより複数の第２のウェルを形成する。
この実施形態では、フィールド酸化物層およびポリシリコン層６０４をマスクとして利用することによってＮ型領域にＰ型のイオンを注入し、ドライブインにより複数の第２のウェル２０７を形成する。図３ｂは、ステップＳ５５０が完了した後のデバイスの概略断面図である。
図３ｃを参照すると、この実施形態ではさらに、ステップＳ５６０を実行する前に、第２のウェル２０７にＰ型のイオンを注入して、ＪＦＥＴ領域および電源デバイス領域の第２のウェル２０７内にＵＩＳ領域２０８を形成するステップが含まれる。第２のウェル２０７にＰ型のイオンを注入することによる悪影響をチャネル領域に与えることを防ぐため、この実施形態ではさらに、Ｐ型のイオンを注入してＵＩＳ領域２０８を形成するステップの前に、注入障壁層を形成するステップが含まれる。この実施形態では、１つの酸化物層を再形成することにより注入障壁層が形成される。Ｐ型のイオンを注入してＵＩＳ領域２０８を形成するための注入窓の酸化物層は薄いため、高エネルギーによって注入されたＰ型のイオンは、この酸化物層を通り抜けてＵＩＳ領域２０８を形成することができる。他の位置の酸化物層は、フィールド酸化物層、ポリシリコン層６０４などの構造上に形成され、そのため、注入障壁層全体の厚さは厚く、Ｐ型のイオンが注入障壁層を通り抜けてＮ型領域に入ることは難しい。
ステップＳ５６０で、第１の伝導型のイオンを注入して、ＪＦＥＴ領域にＪＦＥＴソースを形成し、電源デバイス領域に電源デバイスソースを形成する。
図３ｄを参照すると、この実施形態では、フォトエッチングプロセスを使用することにより、フォトレジストをマスクとして使用してＮ型イオンのイオンを注入する。ＪＦＥＴ領域の第２のウェル２０７内にＪＦＥＴソースを形成し、電源デバイス領域の第２のウェル２０７内にＶＤＭＯＳソース２０９を形成する。ＶＤＭＯＳソース２０９は、ゲートの両側のそれぞれの第２のウェル２０７内に形成され、それぞれの第２のウェル２０７内のＶＤＭＯＳソース２０９を２つのブロックに分割して、後続のステップでオーム接点領域２１０を形成するための位置を中央に残す。
この実施形態ではさらに、ステップＳ５６０が完了した後に、第１のウェル２０５および第２のウェル２０７内にゲートオーム接点２１４およびオーム接点領域２１０を形成するステップが含まれる。具体的には、ＪＦＥＴ領域の第１のウェル２０５および第２のウェル２０７内にＪＦＥＴゲートオーム接点２１４を形成し、電源デバイス領域の第２のウェル２０７内にオーム接点領域２１０を形成する。
ステップＳ５７０で、コンタクトホールをフォトエッチングおよびエッチングし、金属層を堆積させ、コンタクトホールに金属層を充填して、ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲートおよび電源デバイスソースの金属接点をそれぞれ形成する。
コンタクトホールに充填された金属は、ＪＦＥＴゲートオーム接点２１４と接触してＪＦＥＴ金属ゲート２１３を形成し、ＪＦＥＴソース２１２と接触してＪＦＥＴソースの金属電極を形成する。金属層を堆積させた後、デバイスの表面にパッシベーション層を形成する。完成したデバイスの断面が図１に示されている。
上述の利点を組み合わせると、ＪＦＥＴと統合された上述のデバイスは、従来の技術に基づいて、ピンチオフ電圧の安定度を向上させ、降伏点を固定化し、ＵＩＳ性能を強化し、プロセスに完全に対応し、ピンチオフ電圧の調節可能性を実現する。
上記の実施形態のうちの１つの実施形態では、ステップＳ５２０が、ＪＦＥＴ領域と電源デバイス領域との間の境界に、第１のウェル２０５を分離ウェルとして形成することを含み、この分離ウェルは、ＪＦＥＴ領域を電源デバイス領域から分離するように構成されている。
一実施形態では、ステップＳ５３０の第１のウェル２０５の注入濃度が１．５Ｅ１３ｃｍ−２から２．２Ｅ１３ｃｍ−２の間、第１のウェル２０５のウェル深さが８．５ミクロンから１３．５ミクロンの間である。
上述の実施形態は、本開示のいくつかの例示にすぎず、また、それらの記述は、より具体的で詳細にわたるものであるが、本開示の範囲を限定するものと解釈されるものではない。当業者は、本開示の保護の範囲に属し本開示の趣旨を逸脱しないいくつかの変更および変形を実施することができることに留意すべきである。したがって、本開示の保護の範囲は、添付の特許請求の範囲に従うべきである。
高電圧Ｐウェルであり、Ｎ型領域内に形成された第２のウェル２０７。第２のウェル２０７のイオン濃度は第１のウェル２０５のイオン濃度よりも高い。第２のＮ型領域２０４の横方向伝導チャネルは、第２のウェル２０７およびＰ型埋込み層２０３の空乏によってピンチオフされ、第２のウェル２０７は、デバイスがオフにされたときに逆電圧を受ける。

Claims (18)

  1. 接合電界効果トランジスタ（ＪＦＥＴ）と統合されたデバイスであって、前記デバイスが、ＪＦＥＴ領域と電源デバイス領域とに分割されており、前記デバイスが、
    第１の伝導型を有するドレインであり、一部分が前記ＪＦＥＴ領域内に配置され、他の部分が前記電源デバイス領域内に配置されているドレインと、
    前記ドレインの前面に配置された第１の伝導型領域であり、一部分が前記ＪＦＥＴ領域内に配置され、他の部分が前記電源デバイス領域内に配置されている第１の伝導型領域と
    を備え、前記ＪＦＥＴ領域が、
    前記第１の伝導型領域内に形成された、第２の伝導型を有する第１のウェルと、
    前記第１の伝導型領域内に形成された、第２の伝導型を有する第２のウェルであり、イオン濃度が前記第１のウェルのイオン濃度よりも高く、前記第１の伝導型が前記第２の伝導型とは反対である第２のウェルと、
    前記第１の伝導型を有するＪＦＥＴソースと、
    前記ＪＦＥＴソース上に形成された金属電極であり、前記ＪＦＥＴソースと接触した金属電極と、
    前記ＪＦＥＴソースおよび前記第２のウェルの下に形成された第２の伝導型埋込み層と
    を備えることを特徴とするデバイス。
  2. 請求項１に記載のデバイスであって、
    前記ＪＦＥＴ領域を前記電源デバイス領域から分離するために前記ＪＦＥＴ領域と前記電源デバイス領域との間の境界に配置された分離ウェルをさらに備える
    ことを特徴とするデバイス。
  3. 請求項２に記載のデバイスであって、前記ＪＦＥＴ領域が、ＪＦＥＴ金属ゲートおよびＪＦＥＴゲートオーム接点をさらに備え、前記ＪＦＥＴ金属ゲートが、前記ＪＦＥＴゲートオーム接点上に、前記ＪＦＥＴゲートオーム接点と接触して形成されており、前記ＪＦＥＴゲートオーム接点が、前記ＪＦＥＴ領域の前記第１のウェルおよび前記第２のウェル内ならびに前記分離ウェル内に形成されており、それぞれの前記ＪＦＥＴゲートオーム接点が、前記ＪＦＥＴ金属ゲートを介して互いに等電位で接続されていることを特徴とするデバイス。
  4. 請求項３に記載のデバイスであって、前記第２の伝導型埋込み層が、少なくとも前記ＪＦＥＴ領域の前記第１のウェルと接触していることを特徴とするデバイス。
  5. 請求項１に記載のデバイスであって、前記ＪＦＥＴソースが、前記ＪＦＥＴ領域の前記第２のウェルと前記ＪＦＥＴ領域の前記第２のウェルと隣り合った前記ＪＦＥＴ領域の前記第１のウェルとの間に形成されていることを特徴とするデバイス。
  6. 請求項１に記載のデバイスであって、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）であることを特徴とするデバイス。
  7. 請求項６に記載のデバイスであって、前記電源デバイス領域が、
    ゲートと、
    第２のウェルと、
    前記電源デバイス領域の前記第２のウェル内に配置された、前記第１の伝導型を有するＶＤＭＯＳソースと、
    前記電源デバイス領域の前記第２のウェル内の前記ＶＤＭＯＳソースの下に配置された非クランプ誘導性スイッチング領域であり、前記第２の伝導型を有し、イオン濃度が前記電源デバイス領域の前記第２のウェルのイオン濃度よりも高い、非クランプ誘導性スイッチング領域と
    を備えることを特徴とするデバイス。
  8. 請求項７に記載の接合電界効果トランジスタと統合されたデバイスであって、前記ゲートの下の２つのそれぞれの側に前記電源デバイス領域の１つの第２のウェルが存在し、前記電源デバイス領域の前記２つの第２のウェル内に前記ＶＤＭＯＳソースが形成されており、前記電源デバイス領域の前記２つの第２のウェルのうちのそれぞれのウェル内で前記ＶＤＭＯＳソースが２つのブロックに分割されており、前記デバイスがさらに、前記ＶＤＭＯＳソースの前記２つのブロック間に形成された前記第２の伝導型のオーム接点領域を備えることを特徴とするデバイス。
  9. 請求項１に記載のデバイスであって、前記第１の伝導型がＮ型であり、前記第２の伝導型がＰ型であり、前記第１の伝導型領域がＮ型エピタキシャル層であることを特徴とするデバイス。
  10. 請求項９に記載のデバイスであって、前記Ｎ型エピタキシャル層が、第１のＮ型領域と、前記第１のＮ型領域上の第２のＮ型領域とを含むことを特徴とするデバイス。
  11. 請求項１０に記載のデバイスであって、前記Ｎ型エピタキシャル層の厚さが４ミクロンから７ミクロンの間であることを特徴とするデバイス。
  12. 接合電界効果トランジスタ（ＪＦＥＴ）と統合されたデバイスを製造するための方法であって、前記デバイスが、ＪＦＥＴ領域および電源デバイス領域を含み、前記方法が、
    その上に第１の伝導型領域が形成された、第１の伝導型の基板を用意するステップと、
    前記ＪＦＥＴ領域の前記第１の伝導型領域内に第２の伝導型埋込み層を形成するステップであり、前記第１の伝導型が前記第２の伝導型とは反対であるステップと、
    前記第１の伝導型領域に前記第２の伝導型のイオンを注入し、ドライブインにより前記第１の伝導型領域内に前記ＪＦＥＴ領域の第１のウェルを形成するステップと、
    前記第１の伝導型領域の表面にフィールド酸化物層およびゲート酸化物層を順番に成長させ、前記第１の伝導型領域の前記表面にポリシリコン層を形成するステップと、
    前記第１の伝導型領域に前記第２の伝導型の前記イオンを注入し、ドライブインにより前記ＪＦＥＴ領域の複数の第２のウェルを形成するステップと、
    前記第１の伝導型のイオンを注入して、前記ＪＦＥＴ領域にＪＦＥＴソースを形成し、前記電源デバイス領域に電源デバイスソースを形成するステップと、
    コンタクトホールをフォトエッチングおよびエッチングし、金属層を堆積させ、前記コンタクトホールに前記金属層を充填して、前記ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲートおよび前記電源デバイスソースの金属接点をそれぞれ形成するステップと
    を含むことを特徴とする方法。
  13. 請求項１２に記載の方法であって、前記第１の伝導型領域内に分離ウェルを形成する前記ステップが、前記ＪＦＥＴ領域と前記電源デバイス領域との間の境界に、前記分離ウェルを、前記ＪＦＥＴ領域と前記電源デバイス領域との分離物として形成することを含むことを特徴とする方法。
  14. 請求項１２に記載の方法であって、前記第１の伝導型領域が、第１のエピタキシャル層および第２のエピタキシャル層を含み、前記ＪＦＥＴ領域の前記第１の伝導型領域内に前記第２の伝導型埋込み層を形成する前記ステップが、前記第１のエピタキシャル層をフォトエッチングすること、前記第２の伝導型の前記イオンを注入すること、およびドライブインにより前記第２の伝導型埋込み層を形成することを含み、前記第１の伝導型領域に前記第２の伝導型の前記イオンを注入し、ドライブインにより前記第１の伝導型領域内に前記第１のウェルを形成する前記ステップの前に、前記方法がさらに、前記第１のエピタキシャル層の表面に前記第２のエピタキシャル層を形成するステップを含み、前記第２の伝導型埋込み層が少なくとも前記ＪＦＥＴ領域の前記第１のウェルと接触することを特徴とする方法。
  15. 請求項１２に記載の方法であって、前記第１の伝導型領域に前記第２の伝導型の前記イオンを注入し、ドライブインにより前記ＪＦＥＴ領域の前記複数の第２のウェルを形成する前記ステップの後、前記第１の伝導型の前記イオンを注入する前記ステップの前に、注入障壁層を形成するステップと、前記ＪＦＥＴ領域の前記第２のウェルに前記第２の伝導型の前記イオンを注入して、非クランプ誘導性スイッチング領域を形成するステップとをさらに含み、前記非クランプ誘導性スイッチング領域の注入エネルギーが、前記第１の伝導型の前記イオンを注入する前記ステップの注入エネルギーよりも大きいことを特徴とする方法。
  16. 請求項１２に記載の方法であって、前記ＪＦＥＴ領域に前記ＪＦＥＴソースを形成し、前記電源デバイス領域に前記電源デバイスソースを形成する前記ステップの後、前記コンタクトホールをフォトエッチングおよびエッチングする前記ステップの前に、前記第２の伝導型の前記イオンを注入して、前記ＪＦＥＴ領域の前記第１のウェルおよび前記第２のウェル内にＪＦＥＴゲートオーム接点を形成し、前記電源デバイス領域の前記第２のウェル内にオーム接点領域を形成するステップをさらに含むことを特徴とする方法。
  17. 請求項１２に記載の方法であって、前記第１の伝導型がＮ型であり、前記第２の伝導型がＰ型であり、前記デバイスが、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）であることを特徴とする方法。
  18. 請求項１２に記載の方法であって、前記第１の伝導型領域に前記第２の伝導型の前記イオンを注入し、ドライブインする前記ステップにおいて、注入濃度が１．５Ｅ１３ｃｍ−２から２．２Ｅ１３ｃｍ−２の間であり、
    前記第１の伝導型領域内に前記第１のウェルを形成する前記ステップにおいて、形成された前記第１のウェルのウェル深さが８．５ミクロンから１３．５ミクロンの間である
    ことを特徴とする方法。
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