CN111900197B - 结型场效应管及其制作方法、半导体芯片 - Google Patents

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Abstract

本发明提出了一种结型场效应管及其制作方法、半导体芯片，结型场效应管包括：一第一导电类型衬底；一第二导电类型阱，配置于第一导电类型衬底上；一第一导电类型隔离层，配置于第二导电类型阱上；一源端，配置在第一导电类型隔离层上；一漏端，配置在第一导电类型隔离层上；一第一栅端，配置在第一导电类型隔离层上；一第二栅端，配置在第一导电类型隔离层上，耦接于第一栅端。由于配置有第一导电类型隔离层，使衬底对结型场效应管的干扰会降低到很低。并且，由于不需要在结型场效应管周边设置隔离环，从而可以降低尺寸。另外，由于配置有第三栅端，从而可以降低夹断电压。以及，将第一导电类型隔离层设置成多个子隔离层，可以提高击穿电压。

Description

结型场效应管及其制作方法、半导体芯片
技术领域
本发明涉及半导体领域，更具体地，涉及一种结型场效应管及其制作方法、半导体芯片。
背景技术
场效应晶体管(FET)是一种使用非常广泛的半导体芯片。FET通常分为结型场效应晶体管(JFET)和金属-氧化物型(MOSFET)场效应晶体管两种。结型场效应管(JFET)是一种利用耗尽层宽度改变导电沟道的宽窄来控制漏极电流的大小的器件。与MOSFET器件类似，JFET也分为N沟沟道和P沟道两种。以N沟道为例，它是在N型半导体硅片的两侧各制造一个PN结，形成两个PN结夹着一个N型沟道的结构。P区即为栅极(G)，N型硅的一端是漏极(D)，另一端是源极(S)。
请参见图1，图1是一种现有的N沟道JFET的结构示意图。如图1所示，N沟道JFET包括衬底111(P-sub)、高压N型阱112(HV Nwell)、源端113(即源极)、漏端114(即漏极)及栅端115(即栅极)。
当JFET周边的N型盆端116(TUB)可能因为栓锁(Latch-up)测试等原因电位低于衬底111时，则衬底111和盆端116的PN二极管正向导通，从而JFET的高压N型阱112、衬底111、N型盆端116的NPN开启，JFET的漏端114和源端113作为集电极收集电子。
同样的，当JFET周围的衬底111可能因为静电防护(ESD)测试等原因电位被抬高时，衬底111和高压N型阱112的PN二极管会正向导通，此时N型盆端116的电位为高，JFET的高压N型阱112、衬底111、N型盆端116的NPN开启，JFET的漏端113和源端114作为发射极向衬底111注入电子。
以上两种情形，JFET的源/漏端电位会受到影响，进而干扰了芯片的正常工作。通常，为了减少衬底111对JFET的干扰，通常会在JFET的四周围上一圈很宽的N型隔离环进行隔离，即，漏端114与盆端116间的区域设置隔离环，但这一方法浪费很多芯片面积，且隔离效果不明显。
因此，提供一种结型场效应管及其制作方法、半导体芯片，以提高抗衬底干扰能力，并节省了芯片面积，是本领域亟待解决的问题。
发明内容
有鉴于此，本发明提供了一种结型场效应管及其制作方法、半导体芯片，解决了现有技术中结型场效应管的抗衬底干扰能力及芯片面积浪费的技术问题。
一方面，本发明提出了一种结型场效应管，包括：
一第一导电类型衬底；
一第二导电类型阱，配置于所述第一导电类型衬底上；
一第一导电类型隔离层，配置于所述第二导电类型阱上，所述第一导电类型隔离层为深掺杂第一导电类型离子层；
一源端，配置在所述第一导电类型隔离层上；
一漏端，配置在所述第一导电类型隔离层上；
一第一栅端，配置在所述第一导电类型隔离层上；
一第二栅端，配置在所述第一导电类型隔离层上，耦接于所述第一栅端。
可选地，所述第二导电类型阱为高压第二导电类型阱。
可选地，结型场效应管还包括：一第三栅端，位于所述源端与所述漏端间，耦接于所述第一栅端、所述第二栅端。
可选地，结型场效应管还包括：所述第一导电类型隔离层包括多个耦接的子隔离层。
可选地，所述结型场效应管为N型沟道场效应管，其中，所述第一导电类型为P型，所述第二导电类型为N型。
可选地，所述结型场效应管为P型沟道场效应管，其中，所述第一导电类型为N型，所述第二导电类型为P型。
另一方面，提出了一种结型场效应管的制作方法，包括：
提供一第一导电类型衬底；
在所述第一导电类型衬底形成一第二导电类型阱；
在所述第二导电类型阱上采用高能注入形成所述深掺杂第一导电类型离子层；
在所述第一导电类型隔离层上形成一源端、一漏端、一第一栅端、一第二栅端，所述第二栅端耦接于所述第一栅端。
可选地，在第一导电类型衬底形成一第二导电类型阱包括：
在第一导电类型衬底形成高压第二导电类型阱。
可选地，还包括：形成一第三栅端，位于所述源端与所述漏端间，耦接于所述第一栅端、所述第二栅端。
可选地，在所述第二导电类型阱上形成一第一导电类型隔离层包括：
在所述第二导电类型阱上形成多个耦接的子隔离层。
再一方面，本发明提出了一种半导体芯片，包括：
一上述任一项所述的结型场效应管；
一盆端，配置于所述第二导电类型阱上，与所述第一导电类型隔离层在所述第一导电类型衬底上投影不交叠。
本发明的一种结型场效应管及其制作方法、半导体芯片，由于配置有第一导电类型隔离层，将漏端、源端和盆端进行隔开，这样第一导电类型衬底对结型场效应管的干扰会降低到很低。并且，由于不需要在结型场效应管周边设置隔离环，从而可以节省面积，降低尺寸。另外，当在源端与漏端间的沟道区域配置有第三栅端时，通过第一导电类型隔离层与第三栅端一起对第二导电类型阱进行夹断，从而可以降低夹断电压。以及，将第一导电类型隔离层设置成多个子隔离层，掺杂浓度会有所降低，从而可以提高结型场效应管的击穿电压。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1是一种现有的N沟道JFET的结构示意图；
图2为本发明一实施例的结型场效应管的结构示意图；
图3为本发明另一实施例的结型场效应管的结构示意图；
图4为本发明又一实施例的结型场效应管的结构示意图；
图5为本发明的再一实施例的一种结型场效应管的制作方法的流程示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
参考图2，图2为本发明一实施例的结型场效应管的结构示意图。
如图2所示，结型场效应管包括一第一导电类型衬底211、一第二导电类型阱212、一第一导电类型隔离层213、一源端214、一漏端215、一第一栅端216、一第二栅端217。
本实施例中，以N型结型场效应管为例进行说明，即，第一导电类型为P型，第二导电类型为N型。
第一导电类型衬底211，为P型衬底(P-sub)。
第二导电类型阱212，可以是高压N阱(HV Nwell)，配置于第一导电类型衬底211上。
第一导电类型隔离层213，为深掺杂第一导电类型离子层，即为深掺杂P型层(DDP)，配置于第二导电类型阱212上。在一实施例中，可以是高能注入DDP。
源端214，即源极，配置在第一导电类型隔离层213上；漏端215，即漏极，配置在第一导电类型隔离层213上；第一栅端216，即第一栅极，配置在第一导电类型隔离层213上；第二栅端217，即第二栅极，配置在第一导电类型隔离层213上，耦接于第一栅端216。
如图2所示，由于配置有第一导电类型隔离层213(DDP)，将漏端215、源端214和盆端218进行隔开，这样第一导电类型衬底211对结型场效应管的干扰会降低到很低。并且，由于不需要在结型场效应管周边设置隔离环，从而可以节省面积，降低尺寸。另外，也还可以将盆端218接到供电电位，从而使得结型场效应管更不容易受到衬底的干扰。
参考图3，图3为本发明另一实施例的结型场效应管的结构示意图。
如图3所示，相对图2所示实施例，本实施例，结型场效应管还包括一第三栅端219，位于源端214与漏端215间，耦接于第一栅端216、第二栅端217，其它结构与图2所示实施例相同，为了叙述简要，这里不再赘述。
现有技术中的结型场效应管(如图1所示)，是通过栅端115(Pwell)和衬底111(P-sub)对高压N型阱112(HV Nwell)进行夹断，图2所示实施例是通过第一导电类型隔离层213(DDP)对第二导电类型阱212(HV Nwell)进行夹断，此时，夹断电压可能会有稍微升高。
如图3所示，当在源端214与漏端215间的沟道区域配置有第三栅端219时，通过第一导电类型隔离层213(DDP)与第三栅端219(PM)一起对第二导电类型阱212(HV Nwell)进行夹断，从而可以降低夹断电压。
参考图4，图4为本发明又一实施例的结型场效应管的结构示意图。
如图4所示，相对图2所示实施例，本实施例，第一导电类型隔离层213包括多个耦接的子隔离层213a，其它结构与图2所示实施例相同，为了叙述简要，这里不再赘述。
对于图2所示实施例，由于DDP的引入，结型场效应管的击穿电压(BV)将有所下降，为了提高击穿电压，提出了图4所示实施例。
如图4所示，第一导电类型隔离层213，包括多个子隔离层213a，具体而言，可以将第一导电类型隔离层213进行条状分割，比如，将漏端215下面的部分第一导电类型隔离层213进行条状分割，从而形成多个子隔离层213a，使得漏端215下面的部分第一导电类型隔离层213的掺杂浓度有所降低，但是，需要说明的是，虽然进行分割，但是，结型场效应管成型之后，各子隔离层213a还是相连接的，即其P型掺杂仍是相连接，只是浓度会有所降低，从而可以提高结型场效应管的击穿电压。
上述各实施例中，结型场效应管为N型沟道场效应管，即，第一导电类型为P型，第二导电类型为N型，在其它实施例中，结型场效应管也可以为P型沟道场效应管，此时，相应地，第一导电类型为N型，第二导电类型为P型，对于本领域技术人员来说，容易将N型沟道场效应管切换至P型沟道场效应管，这里不再一一举例。
本发明的一实施例还提出了一种半导体芯片，可以包括如图2所示的结型场效应管，即，可以包括一第一导电类型衬底211、一第二导电类型阱212、一第一导电类型隔离层213、一源端214、一漏端215、一第一栅端216、一第二栅端217，还可以一盆端218。
盆端218，配置于第二导电类型阱212上，与第一导电类型隔离层213在第一导电类型衬底211上投影不交叠，即，沿堆叠方向相垂直的水平方向，第一导电类型隔离层213与第一导电类型衬底211的垂直投影不交叠。
由于配置有第一导电类型隔离层213(DDP)，将漏端215、源端214和盆端218进行隔开，这样第一导电类型衬底211对结型场效应管的干扰会降低到很低，从而可以使得半导体芯片的性能更为稳定。并且，由于不需要在结型场效应管周边设置隔离环，从而可以节省半导体芯片的面积，降低其尺寸。
同样的，半导体芯片，也可以是包括如图3所示的结型场效应管，即，还可以包括第三栅端219，以降低夹断电压；当然，还可以是包括如图4所示的结型场效应管，此时，第一导电类型隔离层213包括多个子隔离层213，从而可以提高击穿电压。
参考图5，图5为本发明的再一实施例的一种结型场效应管的制作方法的流程示意图。
下面将结合图5跟图2、图3、图4来具体阐述的本实施例中的结型场效应管的制作方法。
步骤S510：提供一第一导电类型衬底211，比如，提高一P型衬底。
步骤S520：在第一导电类型衬底形成一第二导电类型阱。
具体的，第二导电类型阱212可以是高压第二导电类型阱，即，可以是在第一导电类型衬底211上形成一高压(HV)第二导电类型阱(Nwell)。
步骤S530：在第二导电类型阱上形成一第一导电类型隔离层。
具体的，如图2所示，第一导电类型隔离层213可以为深掺杂第一导电类型离子层(DDP)，可以在第二导电类型阱212(HV Nwell)上采用高能注入形成深掺杂第一导电类型离子层(DDP)，即形成深掺杂P型离子层。
步骤S540：在第一导电类型隔离层上形成一源端、一漏端、一第一栅端、一第二栅端，第二栅端耦接于第一栅端。
具体的，如图2所示，在第一导电类型隔离层213上形成一源端214、一漏端215、一第一栅端216、一第二栅端217，需要说明的是，形成源端214、漏端215、第一栅端216、第二栅端217的顺序并不限定，可以根据工艺灵活调整。
如图2所示，由于在第二导电类型阱212上形成了第一导电类型隔离层213(DDP)，将漏端215、源端214和盆端218进行隔开，这样第一导电类型衬底211对结型场效应管的干扰会降低到很低。并且，由于不需要在结型场效应管周边设置隔离环，从而可以节省面积，降低尺寸。
在一实施例中，还可以形成一第三栅端，位于源端与漏端间，耦接于第一栅端、第二栅端。
具体的，如图3所示，还可以形成一第三栅端219，位于源端214与漏端215间，耦接于第一栅端216、第二栅端217。
如图3所示，当在源端214与漏端215间的沟道区域形成第三栅端219时，通过第一导电类型隔离层213(DDP)与第三栅端219(PM)一起对第二导电类型阱212(HV Nwell)进行夹断，从而可以降低夹断电压。
在一实施例中，对于第二导电类型阱上形成一第一导电类型隔离层可以包括：在第二导电类型阱上形成多个耦接的子隔离层。
具体的，如图4所示，将第一导电类型隔离层213进行条状分割，比如，将漏端215下面的部分第一导电类型隔离层213进行条状分割，从而形成多个相耦接的子隔离层213a，使得漏端215下面的部分第一导电类型隔离层213的掺杂浓度有所降低，以提高结型场效应管的击穿电压。
本发明上述实施例的一种结型场效应管及其制作方法、半导体芯片，由于配置有第一导电类型隔离层，将漏端、源端和盆端进行隔开，这样第一导电类型衬底对结型场效应管的干扰会降低到很低。并且，由于不需要在结型场效应管周边设置隔离环，从而可以节省面积，降低尺寸。另外，当在源端与漏端间的沟道区域配置有第三栅端时，通过第一导电类型隔离层与第三栅端一起对第二导电类型阱进行夹断，从而可以降低夹断电压。以及，将第一导电类型隔离层设置成多个子隔离层，掺杂浓度会有所降低，从而可以提高结型场效应管的击穿电压。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本发明的范围由所附权利要求来限定。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。

Claims (10)

1.一种结型场效应管，其特征在于，包括：
一第一导电类型衬底；
一第二导电类型阱，配置于所述第一导电类型衬底上；
一第一导电类型隔离层，配置于所述第二导电类型阱上，所述第一导电类型隔离层为深掺杂的第一导电类型离子层；
一源端，配置在所述第一导电类型隔离层上；
一漏端，配置在所述第一导电类型隔离层上；
一第一栅端，配置在所述第一导电类型隔离层上；
一第二栅端，配置在所述第一导电类型隔离层上，耦接于所述第一栅端，
所述第一导电类型隔离层，将所述漏端、源端和一盆端进行隔开，所述盆端配置于所述第二导电类型阱上，与所述第一导电类型隔离层在所述第一导电类型衬底上投影不交叠。
2.根据权利要求1所述的结型场效应管，其特征在于，所述第二导电类型阱为高压第二导电类型阱。
3.根据权利要求1所述的结型场效应管，其特征在于，还包括：
一第三栅端，位于所述源端与所述漏端间，耦接于所述第一栅端、所述第二栅端。
4.根据权利要求1、2或3所述的结型场效应管，其特征在于，还包括：
所述第一导电类型隔离层包括多个耦接的子隔离层。
5.根据权利要求4所述的结型场效应管，其特征在于，所述结型场效应管为N型沟道场效应管，其中，所述第一导电类型为P型，所述第二导电类型为N型。
6.根据权利要求4所述的结型场效应管，其特征在于，所述结型场效应管为P型沟道场效应管，其中，所述第一导电类型为N型，所述第二导电类型为P型。
7.一种结型场效应管的制作方法，其特征在于，包括：
提供一第一导电类型衬底；
在所述第一导电类型衬底形成一第二导电类型阱；
在所述第二导电类型阱上采用高能注入形成深掺杂的第一导电类型离子层；
在所述第一导电类型隔离层上形成一源端、一漏端、一第一栅端、一第二栅端，所述第二栅端耦接于所述第一栅端；
所述第一导电类型隔离层，将所述漏端、源端和一盆端进行隔开，所述盆端配置于所述第二导电类型阱上，与所述第一导电类型隔离层在所述第一导电类型衬底上投影不交叠。
8.根据权利要求7所述的结型场效应管的制作方法，其特征在于，还包括：
形成一第三栅端，位于所述源端与所述漏端间，耦接于所述第一栅端、所述第二栅端。
9.根据权利要求7或8所述的结型场效应管的制作方法，其特征在于，在所述第二导电类型阱上形成一第一导电类型隔离层包括：
在所述第二导电类型阱上形成多个耦接的子隔离层。
10.一种半导体芯片，其特征在于，包括：
一如权利要求1至6中的任一项所述的结型场效应管；
一盆端，配置于所述第二导电类型阱上，与所述第一导电类型隔离层在所述第一导电类型衬底上投影不交叠。
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