JPS6141150B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は接合形電界効果半導体装置に関するも
ので、特に集積回路化に適した接合形電界効果ト
ランジスタに関するものである。

近年、各機器の集積回路化に伴ない、増巾回路
を構成した際に混変調歪が少なく、低雑音化が期
待できる接合形電界効果トランジスタ（以後Ｊ―
FET，Junction Field Effect Transistorと称す
る）の集積回路内への組み込み、特にバイポーラ
集積回路との一体化が要求されるようになつてき
た。Ｊ―FETを集積回路に組み込むにあたつて
の重要な点は電気特性の制御性，高密度化低雑音
化である。高密度化はただ単に集積度を高め、専
有面積を減少させるだけでなく、相互コンダクタ
ンスgmを大きくすることができるために雑音，
特にホワイトノイズの原因である熱雑音を小さく
することができる。

然るに従来の集積回路化に適したＪ―FETの
構造は必ずしも以上の点を充分に満足していると
は言えない。第１図〜第３図に従来の集積回路化
に適した構造のＪ―FETの断面を示す。

なお第１図〜第３図は全てｎ―チヤンネル
FETであるがＰ―チヤンネルFETの場合もほぼ
同様である。

第１図はバツクゲート形と呼ばれるタイプで、
ｎ形層１１内に形成されたＰ形のゲート領域１２
内に高濃度ｎ形のソース１４およびドレイン１５
が形成され、ソース１４とドレイン１５の間の表
面領域にｎ形のチヤンネル１５が形成されてい
る。この構造の特徴はチヤンネル１６を工程の最
後にイオン注入等により形成できるため、ピンチ
オフ電圧Ｖ_P、最大飽和ドレイン電流Ｉ_DSS等の電
気特性の制御は行いやすいが、チヤンネル表面が
酸化膜との界面を有するため界面準位による１／
ｆ雑音が大きいという欠点がある。また相互コン
ダクタンスgmはチヤンネル長に依存するが、第
１図のタイプの場合はチヤンネル長がソース，ド
レイン拡散窓開けのマスク寸法によつて決められ
るために、チヤンネル長を１μｍ以下にし高
gm、高密度化することが困難である。

次に第２図に示す構造はトツプゲート形と呼ば
れ、チヤンネルを形成するｎ形領域２２内にソー
スコンタクト２３、ドレインコンタクト領域２２
およびゲート領域２５を形成している。このタイ
プの特徴は、チヤンネルの電流が多く流れる部分
が内部にあるため、界面準位による１／ｆ雑音は
小さいが、チヤンネルの深さ方向の巾がｎ形領域
２２とゲート領域２５の拡散深さによつて決定さ
れる。またｎ形領域２２の拡散プロフイールのす
その部分をチヤンネルとして使用するために濃度
のバラツキが大きくなる。したがつてＶ_P，Ｉ_DSS
のバラツキが大きいという欠点がある。一方高密
度化、高gm化に関しては第１図のタイプと同様
マスクのパターン寸法によつてチヤンネル巾が決
められ、あまり期待できない。

第３図のタイプはソース，ドレインは第１図と
同様であるが、チヤンネル１７がイオン注入法に
より表面より内部に形成されている。したがつ
て、１図のタイプの欠点である界面準位による
１／ｆ雑音が大きいという点は解決されている
が、第１図の場合と同様にチヤンネル長がソー
ス，ドレインの窓開けマスクパターン寸法に依存
するための高密度化、高gm化は余り期待できな
い。

本出願人は以上に述べた欠点を補いかつ構造お
よび工程が簡単で、高密度化，高gm化，低雑音
化という性能向上および高歩留りの集積回路化に
適した接合形電界効果トランジスタを特願昭52―
131722号として提案した。本発明はこの特願昭52
―131722号にて提案したトランジスタのより一層
の低雑音化をはかりさらに耐圧の低下を防止する
ことを目的とする。

第４図は特願昭52―131722号にて提案されたＪ
―FETを示す。このＪ―FETは半導体集積回路
内に作成されたものである。第４図において１は
Ｐ形シリコン半導体基板、２はたとえば前記Ｐ形
基板１上にエピタキシヤン法により形成されたｎ
形層である。このｎ形領域の表面近傍にＰ形領域
３が形成され、このＰ形領域内にＰ形領域がカツ
プ状になるようにｎ形高濃度領域４が２重拡散法
によりＰ形領域３と同一拡散窓より拡散され形成
されている。さらに領域６は、イオン注入法によ
りＰ形領域３にｎ形領域２とｎ形高濃度領域４を
結ぶように形成されたｎ形領域でチヤンネルを形
成している。ここで前記Ｐ形領域３はゲートを、
ｎ形領域２はドレインを、ｎ形高濃度領域４はソ
ースを形成している。さらに領域５はドレイン電
極を取り出すためのｎ形高濃度領域であり、７は
酸化膜、８はドレイン電極、９はソース電極であ
る。第５図は第４図を上面から見た図で、ゲート
コンタクト用Ｐ形拡散層１０が新たに描かれてい
る。

まず、前述の構造のＪ―FETの動作および電
気特性の一部ならびにその特徴を説明する。

第４図において、ゲートは３のＰ形領域、ソー
スは４のｎ形高濃度領域、ドレインは実質的には
２のｎ形エピタキシヤル層、チヤンネルは６のｎ
形イオン注入層で、チヤンネルの上下にゲートを
有する形のＪ―FETが構成されている。しかも
ここでチヤンネル長はＰ形領域３とｎ形高濃度領
域４の横方向への拡散深さの差で上記の場合0.7
〜0.8μｍになつていて、きわめて短かいチヤン
ネル長となつている。

ここでソース電極９を接地し、ドレイン電極８
に正の電圧を印加するとドレインからソースへチ
ヤンネル６を通つて電流が流れるが、ゲート３へ
負の電圧を印加していくと空乏層がチヤンネル６
内に広がり最後には電流が遮断されてピンチオフ
状態となる。この時印加したゲート電圧をピンチ
オフ電圧といつて一般にＶ_Pで表わされる。なお
負のゲート電圧を印加していつた時にチヤンネル
６内に空乏層が拡がると同時にゲート側３の不純
物濃度がむしろチヤンネル側６よりも低いため
に、ゲート内３により多くの空乏層の拡がりが見
られる。したがつてこのことを考慮してＶ_Pの計
算を行うとＶ_P―1.3Vとなる（チヤンネルの巾
0.2μｍ、平均濃度５×10¹⁶atoms／cm³、ゲートの
濃度２×10¹⁶atoms／cm³のとき）。

次にドレイン電圧をさらに高くしていくと、一
般的にはドレイン２、ゲート３がブレイクダウン
するが、第４図の構造ではドレイン２・ソース４
間が短いために、ゲート３内の空乏層の拡がりに
よつてパンチスルーを起こす心配がある。しかる
にこのパンチスルー電圧を計算すると前述の数値
の場合は、約80Vで問題はない。

一方同様のパンチスルーが、ソース４側からの
空乏層を拡がりで発生し、ソース４とゲート３と
の不純物濃度差が大きいために空乏層はほとんど
ゲート３側へ拡がり、むしろこの方がパンチスル
ーを起こしやすいと考えられる。実際にこのパン
チスルーを計算すると約15Vとなる。つまりゲー
ト３に印加する電圧をソース４に対して−15Vに
するとドレイン２・ソース４間が−15Vでパンチ
スルーを起こしてしまう。しかしながら、−15V
というのはＶ_Pの−1.3Vの比べてきわめて大きな
値なので何ら問題とはならない。

次にゲート３とソース４の拡散深さをさらに浅
くして、チヤンネル長をさらに短かくした場合を
考えてみる。今ゲート３の拡散深さを1.5μｍ、
ソース４の拡散深さを1.0μｍとするとチヤンネ
ル長は0.4μｍ程になる。この時のパンチスルー
電圧は約4Vとなりかなり低くなるが、まだＶ_Pに
対しては余裕があるので実際の動作上は全く問題
がない。すなわち第４図によれば、0.4μｍ程度
のチヤンネル長が充分可能となる。

さて、第４図のＪ―FETの特徴を述べる。ま
ず高密度化について述べる。従来のＪ―FETの
うち集積回路化に適している第１図の例と比較し
てみる。第１図に示すＪ―FETと他の素子とを
集積回路化する場合マージンを考慮するとソー
ス・ドレイン間の最少マスク寸法は５μｍ位とな
り、第１図の例の場合は実質的なチヤンネル長は
２〜３μｍとなる。したがつて第４図の0.8μｍ
に比べて2.5倍〜3.5倍、0.4μｍのチヤンネル長に
比べて５〜７倍となり、同一の相互コンダクタン
スgmを得ようとすれば第４図の場合は第１図の
従来例に比べて、チヤンネルの平面的な巾Ｗは1/
２．５〜1/3.5または1/5〜1/7でよく、面積的にもそ
れだけ小さくすることが可能となる。

次に気特性のばらつきに関しては、チヤンネル
領域を工程の最終近くでイオン注入法により形成
できるため、きわめて制御が行いやすく、したが
つてばらつきも小さい。。

次に雑音に関して述べるなら、第４図の場合は
チヤンネル領域が半導体内部にあつて半導体と酸
化膜の界面に接していないために、界面準位によ
つて発生する低周波領域でのフリツカー雑音がほ
とんどない。また従来と同じ専有面積で相互コン
ダクタンスgmを大きくできるためgmに逆比例す
る熱雑音を小さくすることができ、結果、低雑音
Ｊ―FETを得ることができる。

さらに、上述した第４図のＪ―FETはＰ形基
板上にｎ形エピタキシヤル層を設けているために
バイポーラトランジスタとの一体化がきわめて容
易であり、集積化に好適な構造である。

しかるに、本発明者らは第４図のＪ―FETに
ついてさらに検討を加えたところ、次のような問
題が見い出された。すなわち、Ｐ形拡散領域３の
表面では領域３中のボロンが偏折効果によつて表
面酸化膜中にとり込まれ、表面濃度が低下するこ
とと、チヤンネル領域となるｎ形層６をイオン注
入で形成するとｎ形層６上のＰ形拡散領域３′の
ボロン濃度がｎ形不純物（たとえばリン）のイオ
ン注入により低下することにより、３′がＰ形に
ならずにｎ形になるかまたは不純物濃度が非常に
低下する恐れがあり、３′へのリーク電流が増加
し、雑音性能が悪くなり、耐圧も小さくなる。た
とえばイオン注入に際し、加速電圧300〜350Kev
で打ち込んだリンの深さ方向のプロフアイルがＲ
_P（イオン注入時の最大濃度の深さ）を中心にし
て非対称となり、Ｒ_P以下の深さのところでガラ
ス分布よりも高濃度となりＰ形不純物であるボロ
ンが打ち消される。

本発明はこのような問題点の解消を可能とした
Ｊ―FETの製造方法を提供するもので、以下本
発明の一実施例にかかるＪ―FETの製造方法を
第６図とともに説明する。

まずＰ形基板１上にエピタキシヤル法により比
抵抗約１Ω・cmのｎ形層２を形成する。このｎ形
層２の不純物濃度は５×10¹⁵atoms／cm³程にな
る。次に表面に熱酸化により酸化膜７を形成しフ
オトマスクを用いてゲートおよびソースの拡散窓
を形成して、この拡散窓から先ずＰ形不純物をイ
オン注入法などによりデポジシヨンし、熱拡散に
より前記ｎ形エピタキシヤル層２内にＰ形領域３
を形成するａ。次に再びフオトマスクを用いてド
レイン形成のための拡散窓を開孔し、さらに前記
Ｐ形不純物拡散時に生じた、ゲートおよびソース
拡散窓表面の酸化膜を除去し、リン，ヒ素などの
ｎ形不純物をデボジシヨンし拡散する。この時、
先に形成されていたＰ形領域３も同時にドライブ
インがなされ、拡散がよく深くまで進行する。そ
して第６図ｂの状態で、Ｐ形領域３を拡散深さ
2.5μｍ、平均不純物濃度２×10¹⁶atoms／cm³に、
ｎ形高濃度領域４，５を拡散深さ1.5μｍ、不純
物濃度は通常のバイポーラトランジスタのエミツ
タと同じ10²⁰atoms／cm³程度の高濃度になるよう
にそれぞれのデボジシヨン濃度、ドライブイン時
間、温度を制御する。この工程でＰ形領域３より
なるゲート領域が作成される。

次に再度フオトマスクを用い、第６図ｃに示す
ように酸化膜７をＰ形拡散領域３より広く開孔
し、その後数100A゜の酸化膜を開孔部に形成す
る。この後チヤンネル領域を形成するためにｎ形
不純物たとえばリン（ｐ）を加速電圧300〜
350KeVでイオン注入法により表面からの深さ0.3
〜0.4μｍのところに注入する。この後800〜1000
℃の温度で数分〜数10分熱処理を行い、このｎ形
層６の深さ方向の巾を、0.2μｍ程度にする。こ
の時の６の平均不純物濃度が５×10¹⁶atoms／cm³
になるようにイオン注入量および熱処理時間を制
御する。このような工程を経て得られた構造が第
６図ｃである。

ここで、前述したようにＰ形拡散領域３の表面
がボロンの偏折効果によつて濃度が低下している
ことと、加速電圧300〜350KeVで打ち込んだリン
の深さ方向のプロフアイルがＲ_P（イオン注入時
の最大濃度の深さ）を中心にして非対称で、Ｒ_P
以下のところでガウス分布曲線よりも高濃度にな
つているという。２つの理由によつて、領域３′
がＰ形にならずにｎ形になるかまたは不純物が非
常に低濃度の層になるおそれがある。したがつて
二つの問題を防止するために本発明では次の工程
を設ける。

第６図ｃに示した工程の後第６図ｄのようにＰ
形不純物たとえばボロン(B)を加速電圧40〜60KeV
程度および３×10¹²／cm²位のドーズ量で、酸化膜
界面から0.1〜0.2μｍ位までのところに注入す
る。この後800℃で熱処理を行い３′の領域が完全
にＰ形になるようにする。このように領域３′を
完全にＰ形にすることにより、ゲートのリーク電
流を大幅に小さくでき、雑音，耐圧の点ですぐれ
た性能とすることができる。

この後第４図の構造にするには、化学蒸着法に
より数1000Åの酸化膜を全面に被着し、フオトマ
スクを用いて開孔してゲートコンタクトをとるた
めのＰ形拡散領域１０を第５図に示すごとく形成
する。なおこの領域はＰ形領域３を形成する前に
作つてもさしつかえない、その後再び化学蒸着法
により酸化膜を被着し、フオトマスクを用いて電
極取出し用のコンタクト窓を開孔し、最後にアル
ミ配線を行う。

以上のように、本発明の方法は高密度で、雑音
性能が良く、耐圧低下の恐る必要がなく、集積化
にすぐれた高性能のＪ―FETの作成に大きく寄
与するものである。

【図面の簡単な説明】

第１図，第２図，第３図は従来の集積回路に適
したＪ―FETの構造断面図、第４図は特願昭52
―131722号にて提案したＪ―FETを示す断面
図、第５図は第４図のＪ―FETの要部平面概略
図、第６図ａ〜ｄは本発明の一実施例にかかるＪ
―FETの製造工程図である。 １……Ｐ形半導体基板、２……ｎ形層、３，
３′……Ｐ形ゲート領域、４……ｎ形高濃度領域
（ソース領域）、５……ｎ形高濃度領域（ドレイン
電極取出し領域）、６，６―ａ，６―ｂ……ｎ形
チヤンネル領域、７……酸化膜。

Claims (1)

【特許請求の範囲】
1. １ 一導電形の半導体基板上に設けられた反対導
   電形の半導体層上に酸化膜を設ける工程、前記酸
   化膜を開孔し前記反対導電形の半導体層内に選択
   的に前記―導電形の不純物を拡散する工程、前記
   ―導電形の不純物を拡散した開孔およびこの開孔
   の近傍に設けた他の開孔とから選択的に前記反対
   導電形の不純物を前記―導電形の不純物よりも浅
   く拡散せしめ、前記―導電形の拡散領域よりなる
   ゲート領域を形成する工程、前記ゲート領域表面
   よりイオン注入により前記反対導電形の不純物を
   注入し、前記ゲート領域中に前記反対導電形のチ
   ヤンネル領域を形成する工程、前記ゲート領域表
   面よりイオン注入により前記―導電形の不純物を
   前記チヤンネルを形成する不純物層より浅く注入
   し、前記チヤンネル領域の上方を完全に一導電形
   領域とする工程とを備えたことを特徴とする接合
   形電界効果半導体装置の製造方法。