JPS6141151B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は接合形電界効果半導体装置に関するも
ので、特に集積回路化に適した接合形電界効果ト
ランジスタに関するものである。

近年、各機器の集積回路化に伴ない、増巾回路
を構成した際に混変調歪が少なく、低雑音化が期
待できる接合形電界効果トランジスタ（以後Ｊ―
FET，Junction Field Effect Transistorと称す
る）の集積回路内への組み込み、特にバイポーラ
集積回路との一体化が要求されるようになつてき
た。Ｊ―FETを集積回路に組み込むにあたつて
の重要な点は電気特性の制御性、高密度化、低雑
音化である。高密度化はただ単に集積度を高め、
専有面積を減少させるだけでなく、相互コンダク
タンスｇｍを大きくすることができるために雑
音、特にホワイトノイズの原因である熱雑音を小
さくすることができる。

然るに従来の集積回路化に適したＪ―FETの
構造は必ずしも以上の点を充分に満足していると
は言えない。第１図〜第３図に従来の集積回路化
に適した構造のＪ―FETの断面を示す。

なお第１図〜第３図は全てｎ―チヤンネル
FETであるがｐ―チヤンネルFETの場合もほぼ
同様である。

第１図はバツクゲート形と呼ばれるタイプで、
ｎ形層１１内に形成されたｐ形のゲート領域１２
内に高濃度ｎ形のソース１４およびドレイン１５
が形成され、ソース１４とドレイン１５の間の表
面領域にｎ形のチヤンネル１６が形成されてい
る。この構造に特徴はチヤンネル１６を工程の最
後にイオン注入等により形成できるため、ピンチ
オフ電圧Ｖ_P、最大飽和ドレイン電流Ｉ_DSS等の電
気特性の制御は行いやすいが、チヤンネル表が酸
化膜との界面を有するため界面準位による１／
雑音が大きいという欠点がある。また相互コンダ
クタンスｇｍはチヤンネル長に依存するが、第１
図のタイプの場合はチヤンネル長がソース、ドレ
イン拡散窓開けのマスク寸法によつて決められる
ために、チヤンネル長を１μｍ以下にし高ｇｍ、
高密度化することが困難である。

次に第２図に示す構造はトツプゲート形と呼ば
れ、チヤンネルを形成するｎ形領域２２内にソー
スコンタクト領域２３は、ドレインコンタクト領
域２２およびゲート領域２５を形成している。こ
のタイプの特特徴は、チヤンネルの電流が多く流
れる部分が内部にあるため、界面準位による１／
雑音は小さいが、チヤンネルの深さ方向の巾が
ｎ形領域２２とゲート領域２５の拡散深さによつ
て決定される。またｎ形領域２２の拡散プロフイ
ールのすその部分をチヤンネルとして使用するた
めに濃度のバラツキが大きくなる。したがつてＶ
_P，Ｉ_DSSのバラツキが大きいという欠点がある。
一方高密度化、高ｇｍ化に関しては第１図のタイ
プと同様マスクのパターン寸法によつてチヤンネ
ル巾が決められ、あまり期待できない。

第３図のタイプはソース、ドレインは第１図と
同様であるが、チヤンネル１７がイオン注入法に
より表面より内部に形成されている。したがつ
て、第１図のタイプの欠点である界面準備による
１／雑音が大きいという点は解決されている
が、第１図の場合と同様にチヤンネル長がソー
ス、ドレインの窓開けマスクパターン寸法に依存
するための高密度化、高ｇｍ化は余り期待できな
い。

本発明は以上述べた欠点を補い高密度化、高ｇ
ｍ化、低雑音化という性能向上および高歩留りの
集積回路化に適した接合形電界効果トランジスタ
を提供するものであり、特にバイポーラ形集積回
路との一体化に適した接合形電界効果トランジス
タを提供するものである。

以下本発明の詳細を具体的な実施例に基づいて
説明する。第４図は本発明の一実施例にかかる半
導体集積回路内に作成されたＪ―FETの断面構
造を示す図である。第４図において１０１はＰ形
シリコン半導体基板、１は前記Ｐ形基板１０１上
にエピタキシヤル法により形成した第１のｎ形エ
ピタキシヤル層、２は高濃度の埋込みＰ形領域
で、３は前記第１のｎ形エピタキシヤル層１上に
再びエピタキシヤル法により形成した第２のｎ形
エピタキシヤル層である。

この第２のｎ形領域の表面近傍に領域２と接す
るようにＰ形領域４が形成され、このＰ形領域が
カツプ状になるようにｎ形高濃度領域５が２重拡
散法によりＰ形領域４と同一拡散窓より拡散され
形成されている。さらに領域７は、イオン注入法
によりＰ形領域４にｎ形領域３とｎ形高濃度領域
５を結ぶように形成されたｎ形領域でチヤンネル
を形成している。ここで前記Ｐ形領域４はゲート
を、ｎ形領域３はドレインを、ｎ形高濃度領域５
はソースを形成している。さらに領域６はドレイ
ン電極を取り出すためのｎ形高濃度領域であり、
８は酸化膜、９はドレイン電極、１０はソース電
極である。なおゲート電極は図示されていない
が、高濃度Ｐ形埋込み領域２を介して分離拡散用
等のＰ形拡散領域より取出すことができる。

ここで上記構造を具体的に数値を用いて説明す
ると共に同時に第５図に示す製造方法を説明す
る。

まずＰ形基板１０１上にエピタキシヤル法によ
り比抵抗約１Ω・cmのｎ形層１を形成する。

次にこのｎ形層１の表面を酸化し、開孔して第
５図Ａに示すように選択的にＰ形不純物を高濃度
に拡散してＰ形領域２を形成する。つづいて前記
ｎ形層１上に再びエピタキシヤル法により比抵抗
約１Ω・cmの第２のｎ形層３を形成する。この第
２のｎ形層３の不純物濃度は５×10¹⁵atoms／cm³
程になる。また第２のエピタキシヤル成長時にＰ
形領域２も第５図Ｂに示すように第２のｎ形層３
内にも拡散され埋込み層を形成する。

次に表面に熱酸化により酸化膜８を形成しフオ
トマスクを用いてゲートおよびースの拡散窓を形
成して、この拡散窓から先ずＰ形不純物をイオン
注入法などによりデポジシヨンし、熱拡散により
前記第２のｎ形エピタキシヤル層３内にＰ形領域
４を形成する。この時に第５図Ｃに示すようにＰ
形領域４が最終的に高濃度Ｐ形埋込み領域２に接
するように熱拡散の条件を決める。

次に再びフオトマスクを用いてドレイン形成の
ための拡散窓を開孔し、さらに前記Ｐ形不純物拡
散時に生じたゲートおよびソース拡散窓表面の酸
化膜を除去し、リン、ヒ素などのｎ形不純物をデ
ポジシヨンし拡散する。この時、先に形成されて
いたＰ形領域４も同時にドライブインがなされ、
拡散がより深くまで進行する。そして第５図Ｄの
状態で、Ｐ形領域３を拡散深さ2.5μｍ、平均不
純物濃度２×10¹⁶atoms／cm³に、ｎ形高濃度領域
５，６を拡散深さ1.5μｍ、不純物濃度は通常の
バイポ―ラトランジスタのエミツタと同じ
10²⁰atoms／cm³程度の高濃度になるようにそれぞ
れのデポジシヨン濃度、ドライブイン時間、温度
を制御する。この工程でＰ形領域４になるゲート
領域が作成される。

次に再度フオトマスクを用い、第５図Ｅに示す
ように酸化膜８をＰ形拡散領域４よりも広く開孔
し、その後数100Åの酸化膜を開孔部に形成す
る。この後チヤンネル領域を形成するためにｎ形
不純物たとえばＰを加速電圧300〜350KeVでイオ
ン注入法により表面からの深さ0.3〜0.4μｍのと
ころに注入する。この後800〜1000℃の温度で数
分〜数10分熱処理を行い、このｎ形層７の深さ方
向の巾を、0.2μｍ程度にする。この時の７の平
均不純物濃度が５×10¹⁶atoms／cm³になるように
イン注入量および熱処理時間を制御する。このよ
うな工程を経て得られた構造が第５図Ｅである。

この後第４図の構造にするには、化学蒸着法に
より酸化膜を被着し、フオトマスクを用いて電極
取出し用のコンタクト窓を開孔し、最後にアルミ
配線を行う。

ここで前述の構造のＪ―FETの動作および電
気特性の一部を説明する。

第４図において、ゲートは４のＰ形領域、ソー
スは５のｎ形高濃度領域、ドレインは実質的には
３の第２のｎ形エピタキシヤル層、チヤンネルは
７のｎ形イオン注入層で、チヤンネルの上下にゲ
ートを有する形のＪ―FETが構成されている。
しかもここでチヤンネル長はＰ形領域４とｎ形高
濃度領域５の横方向への拡散深さの差で上記の場
合0.7〜0.8μｍになつていて、きわめて短かいチ
ヤンネル長となつている。

ここでソース電極１０を接地し、ドレイン電極
９に正の電圧を印加するとドレインからソースへ
チヤンネル７を通つて電流が流れるが、ゲート４
への負の電圧を印加していくと空乏層がチヤンネ
ル７内に広がり最後には電流が遮断されてピンチ
オフ状態となる。この時印加したゲート電圧をピ
ンチオフ電圧といつて一般にＶ_Pで表わされる。
なお負のゲート電圧を印加していつた時にチヤン
ネル７内に空乏層が拡がると同時にゲート側４の
不純物濃度がむしろチヤンネル側７よりも低いた
めに、ゲート内４により多くの空乏層の拡がりが
見られる。したがつてこのことを考慮してＶ_Pの
計算を行うとＶ_P−1.3Vとなる（チヤンネルの
巾0.2μｍ、平均濃度５×10¹⁶atoms／cm³、ゲート
の濃度２×10¹⁶atoms／cm³のとき）。

次にドレイン電圧をさらに高くしていくと、一
般的にはドレイン３、ゲート４がブレイクダウン
するが、本発明の構造ではドレイン３・ソース４
間が短いために、ゲート４内の空乏層の拡がりに
よつてパンチスルーを起こす心配がある。しかる
にこのパンチスルー電圧を計算すると前述の数値
の場合は、約80Vで問題はない。

一方同様のパンチスルーが、ソース５側からの
空乏層の拡がりで発生し、ソース５とゲート４と
の不純物濃度差が大きいために空乏層はほとんど
ゲート４側へ拡がり、むしろこの方法がパンチス
ルーを起こしやすいと考えられる。実際にこのパ
ンチスルーを計算すると約15Vとなる。つまりゲ
ート４に印加する電圧をソース５に対して−15V
にするとドレイン３・ソース５間が−15Vでパン
チスルーを起こしてしまう。しかしながら、−
15VというのはＶ_Pの−1.3Vに比べてきわめて大
きな値なので何ら問題とはならない。

次にゲート４とソース５の拡散深さをさらに浅
くして、チヤンネル長をさらに短かくした場合を
考えてみる。今ゲート４への拡散深さを1.5μ
ｍ、ソース５の拡散深さを1.0μｍとするとチヤ
ンネル長は0.4μｍ程になる。この時のパンチス
ルー電圧は約4Vとなりかなり低くなるが、まだ
Ｖ_Pに対しては余裕があるので実際の動作上は全
く問題がない。すなわち本発明によれば、0.4μ
ｍ程度のチヤンネル長が充分可能となる。

さて、本発明にかかるＪ―FETの特徴を述べ
る。まず高密度化について述べる。従来のＪ―
FETのうち集積回路化に適している第１図の例
と比較してみる。第１図に示すＪ―FETと他の
素子とを集積回路化する場合マージンを考慮する
とソース・ドレイン間の最少マスク寸法は５μｍ
位となり、第１図の例の場合は実質的なチヤンネ
ル長は２〜３μｍとなる。したがつて本発明の実
施例の0.8μｍに比べて2.5倍〜3.5倍、0.4μｍの
チヤンネル長に比べて５〜７倍となり、同一の相
互コンダクタンスｇｍを得ようとすれば本発明の
場合は第１図の従来例に比べて、チヤンネルの平
面的な巾Ｗは1/2.5〜1/3.5または1/5〜1/7でよ
く、面積的にもそれだけ小さくすることが可能と
なる。

次に電気特性のばらつきに関しては、チヤンネ
ル領域を工程の最終近くでイオン注入法により形
成できるため、きわめて制御が行いやすく、した
がつてばらつきも小さい。

次に雑音に関して述べるなら、本発明の場合は
チヤンネル領域が半導体内部にあつて半導体と酸
化膜の界面に接していないために、界面準位によ
つて発生する低周波領域でのフリツカー雑音がほ
とんどない。また従来と同じ専有面積で相互コン
ダクタンスｇｍを大きくできるためｇｍに逆比例
する熱雑音を小さくすることができ、結果、低雑
音Ｊ―FETを得ることができる。また本発明の
構造では埋込み拡散領域によつてゲートを電極へ
取り出すために、ゲート直列抵抗を下げることが
でき、ゲート直列抵抗によつて生じる熱雑音を小
さくすることが可能となる。FETの雑音は抵抗
に比例して大きくなるため、ゲート直列抵抗を低
下させることは雑音性能の向上に大きく寄与する
ことになる。

さらに、上述した実施はＰ形基板上にｎ形エピ
タキシヤル層を設けているためにバイポーラトラ
ンジスタとの一体化がきわめて容易であり、集積
化に好適な構造である。なお本発明はＰチヤンネ
ル形FETにおいても全く同様に適応できること
は勿論である。

以上のように本発明は高密度、高性能のＪ―
FETの作成に大きく寄与するものである。

【図面の簡単な説明】

第１図、第２図、第３図は従来の集積回路に適
したＪ―FETの構造断面図、第４図は本発明の
一実施例にかかるＪ―FETを示す断面図、第５
図Ａ〜Ｅは本発明の一実施例にかかるＪ―FET
の製造工程図である。 １０１……Ｐ形半導体基板、１，３……ｎ形エ
ピタキシヤル層、２……埋込みＰ形領域、４……
Ｐ形ゲート領域、５……ｎ形高濃度領域（ソース
領域）、６……ｎ形高濃度領域（ドレイン電極取
出し領域）、７……ｎ形チヤンネル領域、８……
酸化膜。

Claims (1)

【特許請求の範囲】
1. １ 一導電形の半導体基板表面に形成された反対
   導電形の第１エピタキシヤル層と、該第１のエピ
   タキシヤル層上に形成された反対導電形の第２の
   エピタキシヤル層と、前記第１のエピタキシヤル
   層と第２のエピタキシヤル層との間に各々のエピ
   タキシヤル層内に拡がるように形成された一導電
   形の埋込み領域と、前記第２のエピタキシヤル層
   の表面近傍に形成され、かつ前記埋込み領域と接
   して形成された一導電形の第１の半導体領域と、
   この第１の半導体領域内に形成された反対導電形
   の第２の半導体領域と、前記第１の半導体領域外
   の前記第２のエピタキシヤル層内に形成された反
   対導電形の第３の半導体領域と、前記第１の半導
   体領域内に前記第２のエピタキシヤル層から前記
   第２の半導体領域までにわたつて表面に接しない
   よう所定の深さに形成された反対導電形の第４の
   半導体領域とを備え、前記第４の半導体領域を４
   チヤンネル領域、前記第１の半導体領域をゲート
   領域とすることを特徴とする接合形電界効果半導
   体装置。