JPH03104283A - Ｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ＭＯＳ型半導体装置に係り、特に微細化され
たｐチャネルＭＯＳトランジスタの特性改良に関する。

（従来の技術） ＭＯＳ集積回路において、ｎ型シリコン基板（またはｎ
型ウェル）を用いたｐチャネルＭＯＳトランジスタのゲ
ート電極をｎ型不純物を含む多結晶晶シリコン膜により
構成した場合、通常チャネル領域にｐ型不純物をイオン
注入する所謂チャネル・ドーブが行われる。これを行わ
ないと、ゲート電極と基板の仕事関数の差によってしき
い値電圧が負方向に大きくなり過ぎ、深いＥタイプにな
ってしまうためである。このチャネル・ドーブによって
、例えばＥタイプのｐチャネルＭＯＳトランジスタでは
しきい値が−０，８ｖ程度となるようにしきい値の最適
化が行なわれる。この結果ｐチャネルＭＯＳトランジス
タはチャネル領域にｐｎ接合を持つ埋込みチャネル型と
なる。

ところがこの埋込みチャネル型ＭＯＳトランジスタでは
、表面チャネル型と比べてゲート電極によるチャネル電
流の制御性が悪い。換言すれば、ｇ■が小さい。したが
ってしきい値電圧が最適化されたとしても、表面チャネ
ル型と比べるとパンチスルーによるリーク電流が流れや
すい。これは特に素子を微細化したときに大きい問題と
なる。

またこの様なｐチャネルＭＯＳトランジスタを微細化し
た時、スケーリング削に従ってｎ型基板（またはウエル
）の濃度を高くしなければならない。これは不純物散乱
によるキャリア易動度の低下をもたらし、高速性能を損
なう。

（発明が解決しようとする課題） 以上のように従来のＭＯＳ集積回路において、ｐチャネ
ルＭＯＳトランジスタのゲート電極材料にｎ型不純物を
含む多結晶シリコン膜を用いた場合、微細化したときの
リーク電流が大きくなり、またキャリア易動度低下によ
り高速性能が劣化するという問題があった。

本発明はこの様な問題を解決したｐチャネルＭＯＳトラ
ンジスタを持つＭＯＳ型半導体装置を提供することを目
的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係るＭＯＳ型半導体装置は、ゲート電極にｎ型
不純物を含む多結晶シリコン膜を用いたｐチャネルＭＯ
Ｓトランジスタを、表面濃度の低いｎ型シリコンをチャ
ネル層とした表面チャネル型とし、そのチャネル層のｐ
型ソース．ドレイン層に接する部分にチャネル層より高
濃度のｎ型層を設けた構造としたことを特徴とする。

（作用） 本発明によれば、基板と逆導電型のチャネル・ドーブを
行うことなく、チャネル層の表面不純物濃度を低くする
ことによってしきい値電圧の最適化を図って、ｐチャネ
ルＭＱＳトランジスタを表面チャネル型としている。表
面濃度を低くするとそれだけパンチスルーによるリーク
電流が大きくなるが、本発明ではチャネル層のソース，
ドレイン層に接する部分に選択的に高濃度ｎ型層が設け
られており、これにより、リーク電流の小さい特性が得
られる。またチャネル層の不純物濃度を低くした結果、
不純物によるキャリアの散乱が少なくなって高い易動度
が得られ、従って高速性能のｐチャネルＭＯＳトランジ
スタが得られる。

（実施例） 以下、本発明の実施例を説明する。

第１図は、一実施例のＭＯＳ集積回路の一つのｐチャネ
ルＭＯＳトランジスタ部を示す。ｎ型シリコン層１は、
基板または基板に形成されたウェルであって、その表面
濃度がおよそ１　０　”／ｃＩＩ１３と低濃度である。

必要なら、ｎ型不純物のイオン注入を行って少なくとも
表面チャネル領域部をこの程度の低濃度ｎ型層とする。

この低濃度ｎ一型シリコン層１のチャネル領域となる部
分の表面にゲート酸化膜２を介して、リンがドープされ
たｎ型多結晶シリコン膜によりゲート電極３が形成され
ている。そしてチャネル領域を挟んでシリコン層１には
ｐ型ソース層４，ドレイン層５が形成されている。シリ
コン層１にはまた、ソース層４，ドレイン層５を取り囲
むようにチャネル領域より高濃度のｎ型層６．７が形成
されている。素子形成された基板上はＣＶＤ酸化膜８に
より覆われ、これにコンタクト孔が開けられて電極配線
９，１０が配設されている。

第２図（ａ）〜（ｄ）は、具体的な素子形成工程を示す
断面図である。素子分離酸化膜が形成されたｎ一型シリ
コン層１の素子形成領域に先ず、熱酸化によりゲート酸
化膜２を形成する（（ａ））。ここで必要ならば、チャ
ネルイオン注入を行って表面濃度を１　０　”／　ａｍ
　’程度にする。次いで減圧ＣＶＤ法によって多結晶シ
リコン膜を堆積し、リンを拡散した後にこれを選択エッ
チングしてゲート電極３を形成する（（ｂ））。ゲート
電極３の形成後、後酸化を行う。そしてゲート電極３を
マスクとしてリンまたはヒ素等のｎ型不純物をイオン注
入してソース，ドレイン形成領域にｎ型層６．７を形成
する（（Ｃ））。このときイオン注入は、不純物濃度の
ピークが後に形成されるソース，ドレイン層の接合深さ
以上の深い位置にくるような加速電圧を持って行う。こ
れらｎ型層６．７のピーク濃度はｌＯｌ７／ｃＩＩ１３
程度とする。続いてボロン等のｐ型不純物をイオン注入
してｐ型ソース層４，ドレイン層５を形成する（（ｄ）
）。その後は通常の工程にしたがってＣＶＤ酸化膜を堆
積し、これにコンタクト孔を開けてｌ！１極配線を形成
する。

この実施例によるｐチャネルＭＯＳトランジスタは、ゲ
ート酸化膜が約１６０入のときしきい値電圧約一〇．Ｓ
Ｖとなる。

なおｐ型のソース層４，ドレイン層５の形成に際して、
第３図に示すように、ＬＤＤ構造のＭＯＳトランジスタ
を形成する場合と同様にゲート電極３の側壁に絶縁膜１
０を選択的に形戊し、この状態でｐ型不純物のイオン注
入を行うようにしてもよい。

第４図は、埋込みチャネル型となる従来例のＭＯＳトラ
ンジスタ（（ａ））と、この実施例によるＭＯＳトラン
ジスタ（ｂ）のパンチスルー電流をシミュレーションに
より求めた結果である。素子パラメータは、ゲート長が
０．８μｍであり、基板電圧Ｖ　ｓｕｂ−ソース電圧Ｍ
Ｓ−ゲート電圧Ｖｇ−Ｑとし、ドレイン電圧Ｖｄ−−０
．３Ｖである。従来例のＭＯＳトランジスタ（ａ）では
、ソース，ドレインの接合深さよりやや深い位置をパン
チスルー電流が流れ、この実施例のＭＯＳトランジスタ
ではこの様なパンチスルー電流は流れないことが確認で
きる。

以上のようにこの実施例のｐチャネルＭＯＳトランジス
タでは、表面チャネル型として、かつチャネル領域のソ
ース．ドレイン層に接する部分にチャネル領域よりも高
濃度の層を設けることによって、バンチスルーによるリ
ーク電流が効果的に抑制される。またこの実施例のＭＯ
Ｓトランジスタは、チャネル領域が低濃度ｎ一型層であ
るためキャリア易動度が高く、高速動作が可能である。

［発明の効果］ 以上述べたように本発明によれば、微細構造で優れた特
性を持つｐチャネルＭＯＳトランジス夕を有するＭＯＳ
型半導体装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるＭＯＳ型半導体装置
のｐチャネルＭＯＳトランジスタ部を示す断面図、 第２図（ａ）〜（ｄ）はその要部製造工程を示す断面図
、 第３図は他の実施例の製造工程を説明するための断面図
、 第４図（ａ）　（ｂ）は従来例と実施例のＭＯＳトラン
ジスタのパンチスルー電流のシミュレーション結果を示
す図である。 １・・・ｎ一型シリコン層（チャネル層）、２・・・ゲ
ート酸化膜、３・・・ゲート電極（リン◆ドーブ多結晶
シリコン膜）、４・・・ｐ型ソース層、５・・・ｐ型ド
レイン層、６，７・・・ｎ型層。 第１　　ＦＭ

Claims (2)

【特許請求の範囲】
1. （１）ｎ型シリコンからなるチャネル層を挟んでｐ型ソ
   ース、ドレイン層が形成され、前記チャネル層上にゲー
   ト絶縁膜を介してｎ型不純物がドープされた多結晶シリ
   コン膜からなるゲート電極が形成され、前記チャネル層
   の前記ソース、ドレイン層に接する部分にチャネル層よ
   り高濃度のｎ型層が形成された表面チャネル型のｐチャ
   ネルＭＯＳトランジスタを有することを特徴とするＭＯ
   Ｓ型半導体装置。
2. （２）前記高濃度のｎ型層の不純物濃度ピークがソース
   、ドレインの接合深さより深い位置にあることを特徴と
   する請求項１記載のＭＯＳ型半導体装置。